KR101052835B1 - 글리치가 없는 클록 신호 멀티플렉서 회로 및 그것의 작동 방법 - Google Patents

글리치가 없는 클록 신호 멀티플렉서 회로 및 그것의 작동 방법 Download PDF

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Abstract

디지털 신호 프로세서의 설계 및 사용을 위한 기술들은 통신(예를 들어, CDMA) 시스템에서 전송들을 프로세싱하는 것을 포함하나 이에 제한되지는 않는다. 제1 클록 입력으로부터 클록 멀티플렉서를 구동시키는 제2 클록 입력으로의 스위칭에서 글리치 감소가 발생한다. 클록 멀티플렉서는 제1 클록 입력을 수신하고, 클록 출력을 제공하며, 제1 클록 출력의 낮은 위상 입력 레벨에 응답하여 클록 출력의 낮은 위상 출력 레벨을 결정한다. 제한된 시간 주기 동안, 제1 클록 입력 신호의 위상 레벨과 무관하게 낮은 위상 출력 레벨이 강제된다(force). 클록 멀티플렉서는 제2 클록 입력을 수신하고, 제2 클록 입력 신호의 낮은 위상 입력 레벨을 결정한다. 제2 클록 입력에 응답하여 클록 출력을 제공하는 것으로의 스위칭이 제2 클록 입력 신호의 낮은 위상 입력 레벨 동안 발생한다. 그 후, 클록 멀티플렉서의 출력은 제2 클록 신호의 위상 레벨을 따른다.

Description

글리치가 없는 클록 신호 멀티플렉서 회로 및 그것의 작동 방법{A GLITCH-FREE CLOCK SIGNAL MULTIPLEXER CIRCUIT AND METHOD OF OPERATION THEREOF}
개시된 발명은 디지털 신호 프로세싱, 무선 통신 및 다른 애플리케이션들을 위한 디지털 회로(circuitry)(circuitry)와 같은 디지털 회로(circuitry)에 관한 것이다. 특히, 본 명세서는 다양한 타입의 디지털 회로들에 대하여 유용할 수 있는, 신규하며 개선된 글리치가 없는(glitch-free) 클록 신호 멀티플렉서 회로에 관한 것이다.
다중 액세스 통신 시스템에서 코드 분할 다중 액세스(CDMA) 기술들의 사용이 "SPREAD SPECTRUM MLTIPLE ACCESS COMMUNICATION SYSTEM USING SATELLITE OR TERRESTRIAL REPEATERS"라는 제목의 미국 특허 제4,901,307호 및 "SYSTEM AND METHOD FOR GENERATING WAVEFORMS IN A CDMA CELLULAR TELEHANDSET SYSTEM"라는 제목의 미국 특허 제5,103,459호에 개시되며, 둘 모두는 본 발명의 양수인에게 양도된다. CDMA 시스템은 통상적으로 하나 이상의 표준들에 따르도록 설계된다. 그러한 하나의 표준은 소위 "3GPP(3rd Generation Partnership Project)"라는 컨소시엄에 의하여 제공되고, 문서 Nos. 3G TS 25.211, 3G TS 25.212, 3G TS 25.213, 및 3G TS 25.214를 포함하는 문서들의 세트에서 구체화되며, 이는 이미 대중에게 이용가능하다. 3GPP 표준은 본 명세서에서 W-CDMA 표준으로서 참조된다.
추가의 개선에서, W-CDMA 브로드밴드 기술, WCLMA 핸드셋들에 대한 하나의 특정 타입의 칩셋은 칩셋들의 Mobile Station Modem™(MSM 칩셋™) 라인으로서 공지된다. 칩셋들의 MSM 칩셋 라인은 개시된 발명의 본 양수인에 의하여 제공되며, 그러한 칩셋들의 적어도 일부는 큰 비용 효율을 제공하기 위하여 RF CMOS 단일-칩 트랜스시버 및 멀티-밴드 수신기 디바이스들에 대하여 65nm CMOS 기술 및 인터페이스를 사용한다. 칩셋들의 MSM 칩셋 라인은 예를 들어, EDGE, GPRS 및 GSM 네트워크들을 보조하며, 카메라 및 이미지 프로세싱에 통합된 멀티미디어 능력, 비디오 스트리밍, 재생, 녹음 및 비디오 텔레포니; MP3, AAC/aacPlus™ 및 개선된 aac plus와 같은 대중적인 오디오 코덱들의 재생 및 스트리밍; Bluetoot® 커넥티비티; 2D/3D 그래픽스; OMA 2.0-컴플리언트(compliant) 디지털 저작권 관리(DRM: digital rights management)를 제공한다. 또한, 몇몇 MSM 칩셋은 802.11g 및 802.11a/g 무선 LAN(WLAN) 기술을 지원하는 능력을 제공하는 Mobile™에 대한 단일-칩 라디오-온-칩(ROCm) 해결책들 사이에 상호운용성(interoperability)을 제공한다.
MSM 칩셋 및 유사한 칩셋들은 종종 다수의 서브시스템들에 공급되는 다수의 클록들을 사용한다. 적절히 동작하기 위하여 다양한 서브시스템들이 상이한 시간들에 상이한 클록들을 요구하기 때문에, 이러한 클록들은 일반적으로 서로 비동기적이다. 점점 더 많은 멀티-주파수 클록들이 이러한 그리고 유사한 칩셋들에서, 특히 통신 분야에서 사용되고 있어, 종종 칩이 구동중인 동안 클록 라인의 소스를 스위칭하는 것이 필요하다. 이것은 보통 하드웨어에서 두 개 이상의 상이한 주파수 클록 소스들을 멀티플렉싱하고, 내부 로직에 의하여 멀티플렉서 선택 라인을 제어함으로써 구현된다. 두 개의 클록 주파수들은 서로에 대하여 전혀 연관되지 않을 수 있거나, 또는 서로의 배수(multiple)들일 수 있다. 어느 경우라도, 스위칭시에 클록 라인상의 원치 않는 글리치 발생 기회가 존재한다. 다른 레지스터들에 의하여 손실되는 동안 몇몇 레지스터들에 의해 캡쳐 클록 에지로서 해석될 수 있거나, 또는 프로그램들에서의 계산들을 완료하기에 너무 적은 시간을 제공할 수 있기 때문에, 클록 라인상의 글리치는 전체 시스템에 해롭다.
이러한 문제점을 처리하기 위한 하나의 접근법은 런트 펄스들, 전기 글리치들, 준안정 상태들, 또는 미국 특허 제4,853,653호에 개시되는 다른 변칙들을 발생시키지 않고 상한 주파수들을 갖는 다수의 클록 소스들 중 한 클록 소스로부터 다른 클록 소스로의 스위칭 및 선택을 위한 회로를 제공하는 것이다. 그러한 해결책에서, 상이한 주파수들을 갖는 클록 신호들을 발생시키는 다수의 오실레이터들 중 하나로부터 다른 하나로의 비동기식 스위칭을 위한 다수의 입력 클록 선택기가 제공된다. 클록 선택기는 다수의 오실레이터들에 대응하는 다수의 섹션들을 갖는다. 클록 선택기의 각각의 섹션은 모두 직렬로 연결되는 최초 AND 게이트, 한 쌍의 플립-플롭들, 및 최종 AND 게이트를 포함한다. 각각의 섹션을 위한 오실레이터 신호는 최종 AND 게이트에, 그리고 클록 입력으로서 플립-플롭들에 인가된다. 각각의 섹션의 제2 플립-플롭으로부터 반전된 신호는 모든 다른 섹션들의 최초 AND 게이트에 대한 입력으로서 다시 공급된다. 오실레이터 선택 신호는 또한 각각의 섹션의 최초 AND 게이트에 대한 입력으로서 제공된다. 모든 최종 AND 게이트의 출력들은 선택된 클록 출력을 제공하는 OR 게이트를 통과한다. 클록 선택기는 런트 펄스들, 준안정 상태들, 또는 다른 변칙적 신호들 없이 선택 신호들에 의하여 결정되는 것에 따라 오실레이터들 사이에서 스위칭한다. 그러나, 이러한 해결책은 스위칭 동작이 완료될 때까지 선택 라인들이 안정하게 나아있도록 요구하거나, 다른 방식으로 회로가 글리치들을 생성할 수 있다.
다른 접근법은 "위상 스위치 멀티플렉서"를 사용한다. 위상 스위치 멀티플렉서는 불행히도 몇몇 클록 위상들을 압축하는 원치않는 작용을 증명한다. 이것은 또한 준안정성을 조건으로 한다. 준안전성은 순차적 엘리먼트의 저장 노드가 이상적인 "1"과 "이상적인 "0" 사이의 상태가 될 때 존재한다. 준안전성 상태는 클록 멀티플렉서 및 다른 플립 플롭의 가능한 피드백에 의하여 상이하게 해석될 수 있다. 따라서, 이것은 SELECT 신호의 론칭(launch) 에지와 플립 플롭들의 에지들의 캡쳐링이 임의의 비동기식 인터페이싱을 방지하기 위하여 서로로부터 구별되어야만 하도록 요구한다.
따라서, 글리치가 없고 위상-압축이 없는 방식으로 클록들 사이에 스위칭의 문제점에 대한 해결책이 요구된다.
모바일 시스템 칩셋들 및 유사한 애플리케이션들에 대하여 사용될 수 있는 클록 스위칭 회로들에서 빠른 스위칭 시간 및 간략성이 요구된다.
스위칭 프로세스 동안에 준안전성 또는 다른 변칙들의 낮은 가능성을 제공하는 클록 신호 스위칭 회로가 또한 요구된다.
신규하고 개선된 글리치가 없는 클록 신호 멀티플렉서 회로를 제공하기 위한 기술들이 개시되며, 이러한 기술들은 연관된 디지털 프로세싱 속도, 에너지 사용 및 서비스 품질을 증가시킬 뿐 아니라, 개인용 컴퓨터, 개인용 디지털 단말기들, 무선 핸드셋들, 및 유사한 전자 디바이스들에서 작동하는 애플리케이션들을 포함하는 더욱더 강력한 소프트웨어 애플리케이션들에 대한 디지털 신호 프로세싱 칩셋들의 동작을 개선한다.
개시된 발명의 일 측면에 따라, 클록 멀티플렉서 회로를 구동시키는 제1 클록 입력 신호으로부터 상기 클록 멀티플렉서 회로를 구동시키는 제2 클록 입력으로의 스위칭에서 글리치를 감소시키는 방법이 제공된다. 방법 및 시스템은 클록 멀티플렉서 회로에서 제1 클록 입력 신호를 수신하는 단계, 및 제1 클록 입력 신호를 수신하는 클록 멀티플렉서 회로에 응답하여 클록 멀티플렉서 회로로부터 클록 신호 출력을 제공하는 단계를 제공한다. 개시된 발명은 제1 클록 신호 출력의 낮은 위상 입력 레벨에 응답하여 클록 신호 출력의 낮은 위상 출력 레벨을 결정하고, 제한된 시간 주기 동안, 클록 멀티플렉서 회로가 제1 클록 입력 신호의 위상 레벨과 무관하게 낮은 위상 출력 레벨을 유지시키도록 한다. 클록 멀티플렉서 회로는 또한 제2 클록 입력 신호를 수신하며, 제2 클록 입력 신호의 낮은 위상 입력 레벨의 존재를 결정한다. 제2 클록 입력 신호의 낮은 위상 입력 레벨 동안, 낮은 위상 출력 레벨을 유지시키면서, 제1 클록 입력 신호에 응답하여 클록 신호 출력을 제공하는 것으로부터 제2 클록 입력 신호에 응답하여 클록 신호 출력을 제공하는 것으로 스위칭이 발생한다. 그 후, 방법 및 시스템은 스위칭하는 단계 이후에, 클록 멀티플렉서 회로의 출력이 제2 클록 입력 신호의 위상 레벨을 따르게 한다.
부가적인 신규한 특징들 뿐 아니라, 개시된 발명의 이러한 장점들 및 다른 장점들은 본 명세서에 제공되는 설명으로부터 명백해질 것이다. 이러한 요약의 목적은 청구된 발명의 포괄적인 설명이 아니며, 차라리, 본 발명의 기능 중 일부에 대한 짧은 개요를 제공하는 것이다. 본 명세서에 제공되는 것과 다른 시스템들, 방법들, 특징들 및 장점들은 하기의 도면들 및 상세한 설명에 대한 고찰시 본 기술분야의 당업자들에게 명백해질 것이다. 그러한 모든 부가적인 시스템들, 방법들, 특징들, 및 장점들은 이러한 설명 내에 포함되고, 첨부된 청구항들의 범위 내에 존재한다.
개시된 본 발명의 특징들, 성질, 및 장점들은 도면들과 함께 취해질 때 하기에 설명된 상세한 설명으로부터 보다 명확해질 것이며, 여기서 동일한 참조 기호들은 명세서 전반에 걸쳐 동일한 것으로 식별된다.
도 1은 개시된 본 발명을 실행할 수 있는 모바일 스테이션 모뎀 시스템의 간략화된 블럭도이다.
도 2는 개시된 본 발명에 의하여 처리됨에 따른 클록 회로 글리치의 개념을 증명한다.
도 3은 본 명세서와 연관된 클록 제어 파이프라인의 측면들을 도시한다.
도 4는 본 명세서를 위해 사용됨에 따른 위상 경로의 측면들을 도시한다.
도 5 및 도 6은 개시된 본 발명의 측면들을 구체화하는 클록 스위칭 회로를 보여준다.
도 7은 본 명세서의 특정 단계들을 도시하는 기능적 흐름도를 제공한다.
도 8은 개시된 본 발명의 준안정성 보정 측면들에 대한 흐름도이다.
신규하고 개선된 글리치가 없는 클록 신호 멀티플렉서 회로에 대한 개시된 발명은 본 명세서에 나타난 장점들이 바람직할 수 있는 임의의 타입의 신호 프로세싱 애플리케이션들에 대한 사용을 발견할 수 있다. 그러한 한 애플리케이션이 전자 통신에서, 특히, 하나 이상의 디지털 신호 프로세싱 회로들을 이용하는 무선 핸드셋들에서 나타난다.
도 1은 개시된 본 발명을 실행할 수 있는 모바일 스테이션 모뎀(MSM) 칩셋(10)의 간략화된 블럭도이다. 그러나, 다수의 상이한 환경들에서 작동하는 다수의 상이한 타입의 칩셋들에 본 발명이 적용될 수 있다는 것을 이해하라. 본 명세서의 설명은 따라서, 그러한 하나의 사용에 대한 증명을 제공한다. 특히, 도 1은 MSM 칩셋(10)을 보이며, 여기서 본 발명은 바람직한 애플리케이션을 발견할 수 있다. MSM 칩셋(10)은 키패드 인터페이스(14)와 같은 커넥티비티 애플리케이션들(12), SD/SDIO 애플리케이션(16), USB OTG 접속(18), 및 범용 비동기식 수신 및 UART1(20), UART2/수신 유닛 인터페이스 모뎀(RU IM1)(22), 및 UART3/RU IM2(24)와 같은 전송(UART) 디바이스들을 포함한다. MSM 칩셋(10)에 대한 비디오 입력은 CMOS CCD카메라 입력(26)을 통해 카메라 프로세싱 회로(circuitry)(28) 및 MDDI 클라이언트(30)에 도달하는 한편, 오디오 인터페이스들은 오디오 회로(circuitry)(40)와 인터페이싱하기 위한 스테레오 입력(38), 마이크로폰(36), 스테레오 헤드셋(34), 및 핸드셋 스피커(32)를 포함한다. 오디오 회로(circuitry)(40)는 MP3, AAC/aacPlus 기능들, EVRC, QCLP, EVRC, QCELP, AMR, CMX, 및 MIDI 애플리케이션들과 같은 애플리케이션들을 지원할 수 있다.
도 1의 MSM 칩셋(10) 실시예에서, 듀얼 메모리 버스들(42)은 다양한 메모리 및 관련된 기능 회로들을 인터페이싱한다. 이러한 것들은 SDRAM(46), 버스트 P SRAM(48)과 같은 메모리 디바이스들을 인터페이싱하기 위한 EB1(44), 및 LCD(54), NAND(56), 및 다른 디바이스들(58)을 인터페이싱하기 위한 EB2(52)를 포함할 수 있다. 또한, MDDI(mobile display digital interface) 호스트(60)는 LCD(54)와의 인터페이스를 제공할 수 있다. MSM 칩셋(10)은 또한 OpenGL® ES, 3D 및 2D 기능들을 지원하기 위한 그래픽스 회로(circuitry)(62), 및 MPEG-4, H.263 및 H.264 기능들을 지원하는 비디오 회로(circuitry)(64)를 포함할 수 있다. 또한, CDMA 프로세서(66), GSM/GPRS 프로세서(68), gpsOne 프로세서(70), 및 BT 1.2 프로세서(72)의 프로세싱 기능들과 같은 프로세싱 기능들은 MSM 칩셋(10)에 포함될 수 있다. 신호 변환 프로세스들 및 이와 유사한 종류의 다른 것들을 제공하면, MSM 칩셋(10)은 직렬 버스 인터페이스(SBI)(74), 수신 A/D 변환기(Rx ADC)(76), 및 전송 D/A 변환기(Tx DAC)(78)를 포함할 수 있다.
MSM 칩셋(10)은 하나 이상의 위상 고정 루프(PLL) 회로들(86) 뿐 아니라, Qualcomm Inc.의 QDSP 4000 프로세서(80), Arm, Inc.의 ARM 926EJS 프로세서(82), 및 Qualcomm Inc.의 모뎀 QDSP 4000(86)와 같은 다양한 칩셋 프로세서들을 더 포함할 수 있다. PLL들(86)은 클록 신호의 발생을 돕는다. 본질적으로 디지털 회로 동작을 위한 클록 신호를 필요로 하는 MSM 칩셋(10)의 임의의 부분은 그러한 클록 신호들에 대한 PLL들(86)을 이용할 수 있다. 또한, MSM 칩셋(10)의 상이한 실시예들에서 동작하는 예를 들어, 6개 이상과 같은 다수의 PLL들(86)이 존재할 수 있다.
때때로 MSM 칩셋(10)의 둘 이상의 부분들에 클록을 제공하는 하나의 PLL(86)을 갖는 것이 가능하다. 이것은 동일한 PLL(86)이 MSM 칩셋(10)의 둘 이상의 부분들로, 예를 들어, CDMA 프로세서(66), GSM/GPRS 프로세서(68), 및 gpsOne 프로세서(70)로 클록 신호를 제공할 수 있는 전력 사용 관점으로부터 바람직하다. PLL들(86)이 MSM 칩셋(10)의 다양한 컴포넌트들에 멀티-주파수 클록들을 제공할 때, 종종 개별적인 컴포넌트가 구동중인 동안 클록 라인의 소스를 스위칭할 필요가 있다. PLL(86)이 원하는 클록 신호를 제공할 수 있도록 하는 제어가 본 발명의 포커스이며, 일 실시예가 하기의 도 5 내지 도 8에 나타난다.
개시된 발명은 하드웨어에서 두 개의 상이한 주파수 클록 소스들을 멀티플렉싱하고, 내부 로직에 의한 멀티플렉서 선택 라인을 제어하기 위하여 제공된다. 두 개의 클록 주파수들은 서로에 대하여 전적으로 연관되지 않을 수 있고, 서로에 대해 몇몇 임의적 관계를 가질 수 있거나, 또는 그들은 서로의 배수일 수 있다. 둘 중 어떤 경우라도, 본 발명은 스위칭시 클록 라인상에 글리치를 발생시키는 것을 방지한다. 클록 라인상의 글리치는 모든 MSM 칩셋(10)에 해로운데, 이는 다른 것들에 의하여 손실되는 반면에 몇몇 레지스터들에 의해 캡쳐 클록 에지로서 해석될 수 있고, 프로그램들에서의 계산들을 완료하기에 너무 적은 시간을 제공할 수 있기 때문이다.
도 2는 본 명세서에서 클록 회로 내의 "글리치"로서 해석되는 것을 보다 상세히 도시한다. clk 신호(90)는 clka 신호(92)로부터 clkb 신호(94)로의 스위칭에서 글리치(106)의 존재를 나타낸다. 클록 신호 멀티플렉서는 clkb 위상 기간(104)의 clkb 하강 에지(102) 이후 및 clka 상승 에지(100) 이후에 완전한 clka 위상 기간(98) 미만의 clka로부터 clkb 신호(94)로의 스위칭을 위한 선택 신호에 (라인(96)에 의하여 표시된 시간에) 응답할 수 있다. 그러한 실시예에서, clk 신호(90)는 출력 클록의 높은 위상이 압축되는 글리치(106)를 증명한다. 그러한 상태는 예를 들어, MSM 칩셋(10)의 전체 동작에 부정적인 영향을 미칠 수 있다.
대조적으로, 멀티플렉서는 특히 클록 신호들을 멀티플렉싱하도록 설계되었다. 선택 라인들은 비동기식으로 스위칭하도록 허용된다. 클록 회로는 출력 클록(90)이 절대 글리치하지 않도록 보장한다(즉, 그것의 높은 또는 낮은 위상이 압축되지 않음). 개시된 발명은 그러한 클록 스위칭 회로를 제공한다.
셋업 및 홀드 시간 위반들은 준안정성을 초래할 수 있으며, 이는 미결정된 양의 시간 동안 존재할 수 있다. 따라서, 이론적으로 래치의 상태를 해결하기 위해 요구되는 시간은 그 후 무한할 수 있다. 개별적 도메인의 포인트들로부터 등거리의(또는 거의 등거리의) 연속 도메인에 항상 포인트들이 존재할 것이며, 이는 어느 개별적인 포인트가 어렵고 잠재적으로 긴 프로세스를 선택할지에 대한 결정을 한다. 플립-플롭 또는 아르바이터(arbiter)에 대한 입력들이 거의 동시적이라면, 회로는 거의 준안정성의 포인트를 트래버싱할(traverse) 것이다. 하기에 보여지는 바와 같이, 개시된 발명은 바람직한 글리치 없는 클록 신호 스위칭을 제공하는데 있어서 이러한 문제점을 처리한다.
도 3에서, clka 라인(112)은 클록 제어 파이프라인(CCP)(114)에 clka 신호(92)를 제공한다. CCP(114)는 멀티플렉서 회로(116)로의 입력들을 제어하는 다수의 CCP들 중 하나일 수 있다. 즉, clka 신호(112)는 멀티플렉서 회로(116)가 출력 클록 신호(118)를 발생시킬 수 있는 예를 들어, 5개의 가능한 클록 신호 입력들 중 하나이다.
도 4는 디지털 회로에서 글리치의 문제점을 그래픽적으로 증명하는 CCP(114)에 적용가능한 클록 신호 타이밍의 측면들을 보여준다. CCP(114) 임계 타이밍 경로는 스위칭 실시예들(120 및 122)로서 표현된다. 위상 경로(120)에서, 멀티플렉서 선택(활성화된 낮은) 신호(126)의 하강 에지(124)는 그것의 멀티플렉서(116)를 통한 왜곡되지 않은 전파를 허용하기 위하여 clka 클록 신호(92)의 상승 에지(128) 이전에 안정되어야만 한다. 늦은 하강 에지(124)는 clka 클록 신호(92)의 높은 위상을 단시간 차단(chop)할 것이다. 유사하게, 멀티플렉서 선택(132)은 또한 멀티플렉서(116)의 clk 출력(118)에서 글리치를 제공하기 위하여 clka 클록 신호(92)의 상승 에지(134) 이전에 안정되어야만 한다.
도 5는 본 발명이 바람직하게 이용될 수 있는 클록 스위칭 회로(150)를 도시한다. 클록 스위칭 회로(150)는 초기 req1, req0 및 정지(halt) 입력들을 수신하기 위한 디코더 회로(circuitry)(152)를 포함한다. 선택 제어 신호들이 clka 신호를 위한 클록 제어 파이프라인(154), clkb 신호를 위한 클록 제어 파이프라인(156), clkc 신호를 위한 클록 제어 파이프라인(158), 및 clkd 신호를 위한 클록 제어 파이프라인(160)에 공급된다. 5-to-1 멀티플렉서 회로(162)는 클록 신호들(clka, clkb, clkc, clkd, 및 clkt(테스트 클록))을 수신한다. 또한, 개시된 본 발명에 특히 중요하게, 클록 스위칭 회로(150)는 내부 요청 라인들(reqa, reqb, reqc, reqd)을 록킹하고, 따라서, 글리치를 방지하기 위한 록킹 회로(circuitry)(164)를 제공한다.
록킹 회로(circuitry)(164)는 초기(early) 선택 라인들(166) 및 후기(late) 선택 라인들(168)을 더 포함한다. 도 6은 본 명세서의 목적을 달성하기 위하여 이용될 수 있는 클록 제어 파이프라인들(154 내지 160)에 대한 입력들의 일실시예를 더욱 상세히 보여준다.
클록 스위칭 회로(150)는 현재 클록의 낮은 위상 레벨을 대기하는 단계를 포함하는 한 클록으로부터 다른 클록으로의 스위칭을 위한 제어 로직을 제공한다. 멀티플렉서 회로(circuitry)(162)로의 선택이 활성화되지 않을 때, 출력은 로우이다. 클록 스위칭 회로(150)는 멀티플렉서 회로(circuitry)(162)가 로우가 되게 하고, 새로운 클록 신호의 낮은 위상을 기다린다. 그 후, 클록 회로(circuitry)(150)는 멀티플렉서 회로(circuitry)(162)가 새로운 클록의 높은 그리고 낮은 위상 레벨들에 뒤따르도록 한다.
클록 스위칭 회로(150)에서, 출력 클록 글리치들을 완전히 방지하면서, 선택 라인들(sela, selb, selc, 및 seld)은 clka, clkb, clkc, 및 clkd에 비동기식으로 스위칭할 수 있다. 클록 스위칭 회로(150)의 개시된 실시예는 파이프라인들(154 내지 160)를 포함하는 4개 CCP들을 지원한다. 클록 스위칭 회로(150)는 PLL 클록 경로에서 스테이지들의 개수를 감소시키도록 CCP(114)의 로직과 멀티플렉서(162)의 로직을 통합한다. 개시된 실시예의 기술적 장점은 지터(jitter) 및 듀티 사이클 왜곡에서의 현저한 개선이다. 또한, 클록 스위칭 회로(150)는 CCP 로직이 필요치 않을 때 동작 불가능하게 한다. 개시된 발명의 부가적인 기술적 장점들은 일실시예에서 1.0 GHz 클록에 대한 클록 스위칭 지원을 포함한다. 본 명세서는 낮은 준안정성 가능성, 낮은 지터, 낮은 듀티 사이클 왜곡, 낮은 전력 및 에너지 요구 조건, 낮은 면적 요구 조건, 및 낮은 비뚤어짐(skew)을 증명한다.
도 7은 클록 스위칭 회로(150)에 의해 수행될 수 있는 바에 따른, 본 명세서의 특정 단계들을 개시하는 기능적 흐름도(170)를 제공한다. 클록들 사이의 스위칭 프로세스를 추가로 설명함에 있어, 클록 스위칭 회로(150)는 현재 선택된 클록이 외부 요청 라인들(req1 및 req0)과 일치할 때 안정 상태에 있는 것으로 고려한다((단계(172)). 즉, 클록 스위칭 회로(150)는 clka가 선택되는 안정 상태에 있다(단계(174)). 외부 요청 라인들은 디코더를 통해 전파하는 것으로부터 차단되지 않는다. 그 후, req0은 상승할 수 있으며, clkb가 그 후 요청된다(단계(176)). 사건은 디코더 회로(circuitry)(152)를 통해 전파하여, reqa가 로우가 되고, reqb가 하이가 되게 한다(단계(178)). 그 후, reqa는 파이프라인 제어(sela)(154)에 0을 삽입한다(단계(180)). 그러나, reqb는 즉각적인 영향을 갖지 않는다. 작동시, reqb는 아직 파이프라인 제어(clkb)에 진입하도록 허용되지 않는데, 이는 sela가 여전히 하이이기 때문이다(단계(182)).
얼마간의 시간 후, req1는 스위칭할 수 있다(단계(184)). 그 후, reqd는 이제 하이가 되고, reqb를 대체하며, 여전히 멀티플렉서(162) 출력 클록 신호에 즉각적 영향을 미치지 않는다(단계(186)). 몇몇 포인트에서, clka에 대한 초기 선택은 하강할 것이다. 이것은 파이프라인들(152 내지 160)을 공급하는 내부 요청 라인들을 록킹할 것이다(단계(188)). 그 후, 디코더 회로(circuitry)(152)는 준안전성이 될 수 있다. 한 클록 사이클 내에서, 개시된 회로는 실질적으로 준안정성이 발생하는 가능성을 감소시킨다(단계(190)). 한 사이클 뒤에, sela는 reqd가 파이프라인 제어(clkd)(160)로 1을 삽입하도록 허용할 뿐 아니라, 하강할 것이다(192). 결국, seld는 하이가 될 것이며, 이는 내부 요청 라인들을 록킹 해제시키고, 클록 스위칭 회로(150)를 다시 안정 상태로 위치시킬 것이다(단계(194)).
도 8의 흐름도(200)가 상술하는 바에 따라, 클록 스위칭 회로(150)는 또한 디코더 회로(circuitry)(152) 준안전성을 효율적으로 처리한다. 단계(202)에서 시작하여, 클록 스위칭 회로(150)는 clka가 선택되는 안정 상태에 있는 것으로 가정한다(단계(202). 외부 요청 라인들은 디코더를 통해 전파하는 것으로부터 차단된다. req0은 상승하고, clkb가 이제 요청되는 것으로 가정한다(단계(204)). 사건은 디코더 회로(circuitry)(152)를 통해 전파하여, reqa가 로우가 되고 reqb가 하이가 되게 한다(단계(206)). 그 후, reqa는 파이프라인 제어(sela)(154)에 0을 삽입한다. 몇몇 포인트에서, clka에 대한 초기 선택 회로(circuitry)(166)가 하강할 것이다. 이것은 파이프라인들(152 내지 160))을 공급하는 내부 요청 라인들을 록킹할 것이다(단계(210)). req0이 동시에 하강한다면, 디코더 회로(circuitry)(152)는 준안정될 수 있다(단계(212)). reqa상의 준안정성은 그것을 위한 다음 샘플링 사건이 단 하나의 클록 사이클 이후에 발생할 것이기 때문에 묵인될 수 있다(단계(214)). reqb, reqc, 및 reqd상의 준안정성은 sela, clka에 대한 후기 선택이 다른 사이클에 대하여 하이로 남아있을 것이기 때문에 또한 묵인될 수 있다(단계(216)).
개시된 실시예에서, 동작의 테스트 모드는 또한 테스트 클록을 선택하기 위하여 제공될 수 있다. 테스트 클록(clkt)의 선택은 보통 5-to-1 멀티플렉서 회로(circuitry)(162)에 의하여 생성되는 기능적 클록을 우회한다(bypass). clkt의 선택은 멀티플렉서 회로(circuitry)(162)의 동작 제어에서 클록 스위칭 회로(150)의 상태에 충격을 주지 않는다. clkt의 선택은 클록 스위칭 회로(150)에 충격을 주지 않는다. 테스트 클록 선택 라인은 클록 스위칭 회로(150)에 우선한다(override).
요약하면, 본 명세서는 클록 멀티플렉서 회로를 구동시키는 제1 클록 입력 신호으로부터 상기 클록 멀티플렉서 회로를 구동시키는 제2 클록 입력으로의 스위칭에서 글리치를 감소시키는 방법을 제공한다. 방법 및 시스템은 클록 멀티플렉서 회로에서 제1 클록 입력 신호를 수신하는 단계, 및 제1 클록 입력 신호를 수신하는 클록 멀티플렉서 회로에 응답하여 클록 멀티플렉서 회로로부터 클록 신호 출력을 제공하는 단계를 제공한다. 개시된 발명은 제1 클록 신호 출력의 낮은 위상 입력 레벨에 응답하여 클록 신호 출력의 낮은 위상 출력 레벨을 결정하고, 제한된 시간 주기 동안, 클록 멀티플렉서 회로가 제1 클록 입력 신호의 위상 레벨과 무관하게 낮은 위상 출력 레벨을 유지시키도록 한다. 클록 멀티플렉서 회로는 또한 제2 클록 입력 신호를 수신하며, 제2 클록 입력 신호의 낮은 위상 입력 레벨의 존재를 결정한다. 제2 클록 입력 신호의 낮은 위상 입력 레벨 동안, 낮은 위상 출력 레벨을 유지시키면서, 제1 클록 입력 신호에 응답하여 클록 신호 출력을 제공하는 것으로부터 제2 클록 입력 신호에 응답하여 클록 신호 출력을 제공하는 것으로 스위칭이 발생한다. 그 후, 방법 및 시스템은 스위칭하는 단계 이후에, 클록 멀티플렉서 회로의 출력이 제2 클록 입력 신호의 위상 레벨을 따르게 한다.
클록 멀티플렉서 회로를 구동시키는 제1 클록 입력 신호으로부터 상기 클록 멀티플렉서 회로를 구동시키는 제2 클록 입력으로의 스위칭에서 글리치를 감소시키기 위한, 본 명세서에 개시된 프로세싱 특징들 및 기능들은 다양한 방식으로 실행될 수 있다. 또한, 본 명세서에 개시된 프로세스 및 특징들은 그러한 다양한 신호 및 명령 프로세싱 시스템들에 의한 판독 및 실행을 위한 자기, 광학, 또는 다른 기록 매체에 저장될 수 있다. 따라서, 전술한 바람직한 실시예들에 관한 설명은 본 기술 분야의 당업자들이 청구된 발명을 사용하는 것을 가능하게 하기 위하여 제공된다. 이러한 실시예들에 대한 다양한 변형들이 본 기술 분야의 당업자들에게 명백할 것인데, 예를 들어, 하나의 추가의 실시예가 회로의 N-to-1 버전을 포함할 수 있으며, 본 명세서에 정의된 일반적 원리들은 혁신적 능력을 사용하지 않고 다른 실시예들에 적용될 수 있다. 따라서, 청구된 본 발명은 본 명세서에 보여진 실시예들로 제한되도록 의도되지 않으며, 본 명세서에 개시된 원리들 및 신규한 특징들과 일치하는 가장 넓은 범위에 따를 것이다.

Claims (30)

  1. 클록 멀티플렉서 회로에서 복수의 클록 입력 신호들 중 제 1 클록 입력 신호를 수신하는 단계 ― 상기 복수의 클록 입력 신호들 각각은 연관된 클록 입력 신호가 선택되었는지 여부를 표시하는 복수의 클록 선택 신호들 중 하나 이상과 연관됨 ―;
    상기 클록 멀티플렉서 회로가 상기 제 1 클록 입력 신호 및 상기 제 1 클록 입력 신호의 선택을 표시하도록 구성되는 상기 복수의 클록 선택 신호들 중 제 1 클록 선택 신호를 수신하는 것에 응답하여 상기 클록 멀티플렉서 회로로부터 클록 신호 출력을 제공하는 단계;
    상기 제 1 클록 입력 신호의 낮은 위상 입력 레벨에 응답하여 상기 클록 신호 출력의 낮은 위상 출력 레벨을 결정하는 단계;
    상기 제 1 클록 입력 신호의 상기 위상 레벨에 무관하게 상기 낮은 위상 출력 레벨을 유지하기 위해 상기 클록 멀티플렉서 회로를 록킹(lock)하는 단계 ― 상기 클록 멀티플렉서 회로의 록킹은상기 복수의 클록 입력 신호들 각각과 연관되는 상기 복수의 클록 선택 신호들 중 하나가 상기 연관된 클록 입력 신호의 선택을 표시하지 않도록 구성된다는 것에 응답하여 상기 클록 멀티플렉서 회로의 내부 요청 라인들의 세트를 록킹함으로써 수행되고, 상기 내부 요청 라인들의 세트는 상기 복수의 클록 입력 신호들 사이에서 상기 클록 멀티플렉서 회로로부터의 상기 클록 신호 출력의 전이(transistion)를 원활하게 하기 위해 사용되고, 상기 클록 멀티플렉서 회로는 적어도 상기 내부 요청 라인들의 세트가 록킹되는 것으로 유지되는 한 상기 낮은 위상 출력 레벨을 유지함 ―;
    상기 클록 멀티플렉서 회로의 상기 복수의 클록 입력 신호들 중 제 2 클록 입력 신호를 수신하는 단계;
    상기 제 2 클록 입력 신호의 낮은 위상 입력 레벨의 존재를 결정하는 단계;
    상기 복수의 클록 선택 신호들 중 제 2 클록 선택 신호가 상기 제 2 클록 입력 신호의 선택을 표시하도록 구성되는 경우, 상기 낮은 위상 출력 레벨을 유지하면서 그리고 상기 낮은 위상 입력 레벨이 상기 제 2 클록 입력 신호에 존재하면서 상기 록킹된 낮은 위상 출력 레벨에 기반하여 상기 클록 신호 출력을 제공하는 것으로부터 상기 제 2 클록 입력 신호에 응답하여 상기 클록 신호 출력을 제공하는 것으로 스위칭하는 단계 ― 여기서 상기 스위칭 단계는 상기 내부 요청 라인들의 세트를 언록킹(unlock)하는 단계를 포함함 ―; 및
    상기 스위칭 단계 이후에 상기 클록 멀티플렉서 회로의 상기 클록 신호 출력이 상기 제 2 클록 신호 입력의 상기 위상 레벨을 따르도록(follows) 허용하는 단계를 포함하는, 방법.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 록킹 단계의 제1 부분에 대한 초기 스테이지(early stage) 록킹 단계 및 상기 록킹 단계의 뒷부분에 대한 후기 스테이지(later stage) 록킹 단계로서 상기 록킹 단계를 수행하는 단계를 더 포함하는, 방법.
  4. 제 1 항에 있어서,
    적어도 일부분이 상기 제1 클록 입력 신호 및 상기 제2 클록 입력 신호에 독립적으로 동작하는 회로(circuitry)를 사용하여 상기 클록 멀티플렉서 회로의 동작을 테스트하는 단계를 더 포함하는, 방법.
  5. 제 1 항에서,
    상기 제1 클록 입력 신호을 제1 클록 제어 파이프라인을 사용하는 상기 클록 멀티플렉서 회로와 연관시키고, 상기 제2 클록 입력 신호을 제2 클록 제어 파이프라인을 사용하는 상기 클록 멀티플렉서 회로와 연관시키는 단계를 더 포함하는, 방법.
  6. 제 5 항에 있어서,
    디코더 회로를 상기 제1 클록 제어 파이프라인 및 상기 제2 클록 제어 파이프라인과 연관시키는 단계를 더 포함하는, 방법.
  7. 제 1 항에 있어서,
    제1 위상 고정 루프 회로로부터 상기 제1 클록 입력 신호을 유도하고, 제2 위상 고정 루프 회로로부터 상기 제2 클록 입력 신호을 유도하는 단계를 더 포함하는, 방법.
  8. 제 1 항에 있어서,
    상기 클록 멀티플렉서 회로의 출력을 다수의 디지털 신호 프로세싱 회로들과 연관시키는 단계를 더 포함하는, 방법.
  9. 제 1 항에 있어서,
    상기 클록 멀티플렉서의 상기 출력을 모바일 스테이션 모뎀 칩셋(mobile station modem chipset)과 연관시키는 단계를 더 포함하는, 방법.
  10. 글리치(glitch) 감소 클록 스위칭 회로로서,
    복수의 클록 입력 신호들 중 제 1 클록 입력 신호를 수신하기 위한 클록 멀티플렉서 회로 ― 상기 복수의 클록 입력 신호들 각각은 연관된 클록 입력 신호가 선택되었는지 여부를 표시하는 복수의 클록 선택 신호들 중 하나 이상과 연관됨 ―;
    상기 클록 멀티플렉서 회로가 상기 제 1 클록 입력 신호 및 상기 제 1 클록 입력 신호의 선택을 표시하도록 구성되는 상기 복수의 클록 선택 신호들 중 제 1 클록 선택 신호를 수신하는 것에 응답하여 상기 클록 멀티플렉서 회로로부터 클록 신호 출력을 제공하기 위한 클록 멀티플렉서 회로 출력;
    상기 제 1 클록 입력 신호의 낮은 위상 입력 레벨에 응답하여 상기 클록 신호 출력의 낮은 위상 출력 레벨을 결정하기 위한 클록 출력 레벨 결정 회로;
    상기 제 1 클록 입력 신호의 상기 위상 레벨에 무관하게 상기 낮은 위상 출력 레벨을 유지하기 위해 상기 클록 멀티플렉서 회로를 록킹(lock)하기 위한 록킹회로 ― 상기 록킹 회로는 상기 복수의 클록 입력 신호들 각각과 연관되는 상기 복수의 클록 선택 신호들 중 하나가 상기 연관된 클록 입력 신호의 선택을 표시하지 않도록 구성된다는 것에 응답하여 상기 클록 멀티플렉서 회로의 내부 요청 라인들의 세트를 록킹함으로써 상기 클록 멀티플렉서 회로를 록킹하고, 상기 내부 요청 라인들의 세트는 상기 복수의 클록 입력 신호들 사이에서 상기 클록 멀티플렉서 회로로부터의 상기 클록 신호 출력의 전이(transistion)를 원활하게 하기 위해 사용되고, 상기 클록 멀티플렉서 회로는 적어도 상기 내부 요청 라인들의 세트가 록킹되는 것으로 유지되는 한 상기 낮은 위상 출력 레벨을 유지함 ―;
    상기 클록 멀티플렉서 회로의 상기 복수의 클록 입력 신호들 중 제 2 클록 입력 신호를 수신하기 위한 클록 멀티플렉서 입력 회로;
    상기 제 2 클록 입력 신호의 낮은 위상 입력 레벨의 존재를 결정하기 위한 낮은 위상 입력 레벨 결정 회로;
    상기 복수의 클록 선택 신호들 중 제 2 클록 선택 신호가 상기 제 2 클록 입력 신호의 선택을 표시하도록 구성되는 경우, 상기 낮은 위상 출력 레벨을 유지하면서 그리고 상기 낮은 위상 입력 레벨이 상기 제 2 클록 입력 신호에 존재하면서 상기 록킹된 낮은 위상 출력 레벨에 기반하여 상기 클록 신호 출력을 제공하는 것으로부터 상기 제 2 클록 입력 신호에 응답하여 상기 클록 신호 출력을 제공하는 것으로 스위칭하기 위한 스위칭 회로 ― 여기서 상기 스위칭 회로에 의해 수행되는 스위칭은 상기 내부 요청 라인들의 세트를 언록킹(unlock)하는 것을 포함함 ―; 및
    상기 스위칭 회로가 상기 제 1 클록 입력 신호로부터 상기 제 2 클록 입력 신호로 스위칭한 이후에 상기 클록 멀티플렉서 회로의 상기 출력이 상기 제 2 클록 신호 입력의 상기 위상 레벨을 따르도록(follows) 허용하기 위한 클록 멀티플렉서 회로 출력 회로를 포함하는, 글리치 감소 클록 스위칭 회로.
  11. 삭제
  12. 제 10 항에 있어서, 초기 스테이지 록킹 단계 및 후기 스테이지 록킹 단계를 수행하기 위한 회로 및 명령들을 더 포함하는, 글리치 감소 클록 스위칭 회로.
  13. 제 10 항에 있어서, 적어도 일부분이 상기 제1 클록 입력 신호 및 상기 제2 클록 입력 신호에 독립적으로 동작하는 회로를 사용하여 상기 클록 멀티플렉서 회로의 동작을 테스트하기 위한 명령들 및 회로를 더 포함하는, 글리치 감소 클록 스위칭 회로.
  14. 제 10 항에 있어서, 상기 제1 클록 입력 신호을 제1 클록 제어 파이프라인을 사용하는 상기 클록 멀티플렉서 회로와 연관시키고, 상기 제2 클록 입력 신호을 제2 클록 제어 파이프라인을 사용하는 상기 클록 멀티플렉서 회로와 연관시키기 위한 명령들 및 회로를 더 포함하는, 글리치 감소 클록 스위칭 회로.
  15. 제 14 항에 있어서,
    상기 제1 클록 제어 파이프라인 및 상기 제2 클록 제어 파이프라인과 연관시키기 위한 디코더 회로를 더 포함하는, 글리치 감소 클록 스위칭 회로.
  16. 제 10 항에 있어서,
    제1 위상 고정 루프 회로로부터 상기 제1 클록 입력 신호을 유도하고, 제2 위상 고정 루프 회로로부터 상기 제2 클록 입력 신호을 유도하기 위한 명령들 및 회로를 더 포함하는, 글리치 감소 클록 스위칭 회로.
  17. 제 10 항에 있어서, 상기 클록 멀티플렉서 회로의 출력을 다수의 디지털 신호 프로세싱 회로들과 연관시키기 위한 회로 및 명령들을 더 포함하는, 글리치 감소 클록 스위칭 회로.
  18. 제 10 항에 있어서, 상기 클록 멀티플렉서의 상기 출력을 모바일 스테이션 모뎀 칩셋과 연관시키기 위한 회로 및 명령들을 더 포함하는, 글리치 감소 클록 스위칭 회로.
  19. 모바일 스테이션 모뎀으로서,
    클록 멀티플렉서 회로에서 복수의 클록 입력 신호들 중 제 1 클록 입력 신호를 수신하기 위한 수단 ― 상기 복수의 클록 입력 신호들 각각은 연관된 클록 입력 신호가 선택되었는지 여부를 표시하는 복수의 클록 선택 신호들 중 하나 이상과 연관됨 ―;
    상기 클록 멀티플렉서 회로가 상기 제 1 클록 입력 신호 및 상기 제 1 클록 입력 신호의 선택을 표시하도록 구성되는 상기 복수의 클록 선택 신호들 중 제 1 클록 선택 신호를 수신하는 것에 응답하여 상기 클록 멀티플렉서 회로로부터 클록 신호 출력을 제공하기 위한 수단;
    상기 제 1 클록 입력 신호의 낮은 위상 입력 레벨에 응답하여 상기 클록 신호 출력의 낮은 위상 출력 레벨을 결정하기 위한 수단;
    상기 제 1 클록 입력 신호의 상기 위상 레벨에 무관하게 상기 낮은 위상 출력 레벨을 유지하기 위해 상기 클록 멀티플렉서 회로를 록킹(lock)하기 위한 수단 ― 상기 록킹하기 위한 수단은 상기 복수의 클록 입력 신호들 각각과 연관되는 상기 복수의 클록 선택 신호들 중 하나가 상기 연관된 클록 입력 신호의 선택을 표시하지 않도록 구성된다는 것에 응답하여 상기 클록 멀티플렉서 회로의 내부 요청 라인들의 세트를 록킹함으로써 상기 클록 멀티플렉서 회로를 록킹하고, 상기 내부 요청 라인들의 세트는 상기 복수의 클록 입력 신호들 사이에서 상기 클록 멀티플렉서 회로로부터의 상기 클록 신호 출력의 전이(transistion)를 원활하게 하기 위해 사용되고, 상기 클록 멀티플렉서 회로는 적어도 상기 내부 요청 라인들의 세트가 록킹되는 것으로 유지되는 한 상기 낮은 위상 출력 레벨을 유지함 ―;
    상기 클록 멀티플렉서 회로의 상기 복수의 클록 입력 신호들 중 제 2 클록 입력 신호를 수신하기 위한 수단;
    상기 제 2 클록 입력 신호의 낮은 위상 입력 레벨의 존재를 결정하기 위한 수단;
    상기 복수의 클록 선택 신호들 중 제 2 클록 선택 신호가 상기 제 2 클록 입력 신호의 선택을 표시하도록 구성되는 경우, 상기 낮은 위상 출력 레벨을 유지하면서 그리고 상기 낮은 위상 입력 레벨이 상기 제 2 클록 입력 신호에 존재하면서 상기 록킹된 낮은 위상 출력 레벨에 기반하여 상기 클록 신호 출력을 제공하는 것으로부터 상기 제 2 클록 입력 신호에 응답하여 상기 클록 신호 출력을 제공하는 것으로 스위칭하기 위한 수단 ― 여기서 상기 스위칭 수단에 의해 수행되는 스위칭은 상기 내부 요청 라인들의 세트를 언록킹(unlock)하는 것을 포함함 ―; 및
    상기 스위칭 수단의 동작 이후에 상기 클록 멀티플렉서 회로의 상기 출력이 상기 제 2 클록 신호 입력의 상기 위상 레벨을 따르도록(follows) 허용하기 위한 수단을 포함하는, 모바일 스테이션 모뎀.
  20. 삭제
  21. 제 19 항에 있어서,
    샘플링 이벤트 이전에 디코더 회로에서 상기 내부 요청 라인을 록킹하기 위한 수단을 더 포함하는, 모바일 스테이션 모뎀.
  22. 제 19 항에 있어서,
    적어도 일부분이 상기 제1 클록 입력 신호 및 상기 제2 클록 입력 신호에 독립적으로 동작하는 회로(circuitry)를 사용하여 상기 클록 멀티플렉서 회로의 동작을 테스트하기 위한 수단을 더 포함하는, 모바일 스테이션 모뎀.
  23. 제 19 항에 있어서, 상기 제1 클록 입력 신호을 제1 클록 제어 파이프라인을 사용하는 상기 클록 멀티플렉서 회로와 연관시키고, 상기 제2 클록 입력 신호을 제2 클록 제어 파이프라인을 사용하는 상기 클록 멀티플렉서 회로와 연관시키기 위한 수단을 더 포함하는, 모바일 스테이션 모뎀.
  24. 제 23 항에 있어서, 디코더 회로를 상기 제1 클록 제어 파이프라인 및 상기 제2 클록 제어 파이프라인과 연관시키기 위한 수단을 더 포함하는, 모바일 스테이션 모뎀.
  25. 제 19 항에 있어서, 제1 위상 고정 루프 회로로부터 상기 제1 클록 입력 신호을 유도하고, 제2 위상 고정 루프 회로로부터 상기 제2 클록 입력 신호을 유도하기 위한 수단을 더 포함하는, 모바일 스테이션 모뎀.
  26. 제 19 항에 있어서, 상기 클록 멀티플렉서 회로의 출력을 다수의 디지털 신호 프로세싱 회로들과 연관시키기 위한 수단을 더 포함하는, 모바일 스테이션 모뎀.
  27. 제 19 항에 있어서, 상기 클록 멀티플렉서의 상기 출력을 개인 전자 장치와 연관시키기 위한 수단을 더 포함하는, 모바일 스테이션 모뎀.
  28. 제 1 항에 있어서, 디코더 회로에서 수신되는 외부 요청 값들에 대응하는 내부 요청 라인들은 상기 디코더 회로의 출력에 관련된 샘플링 이벤트 이전에 상기 제 1 또는 제 2 클록 입력 신호들의 적어도 하나의 클록 사이클에서 록킹되는, 방법.
  29. 제 10 항에 있어서, 디코더 회로에서 수신되는 외부 요청 값들에 대응하는 내부 요청 라인들은 상기 디코더 회로의 출력에 관련된 샘플링 이벤트 이전에 상기 제 1 또는 제 2 클록 입력 신호들의 적어도 하나의 클록 사이클에서 록킹되는, 글리치 감소 클록 스위칭 회로.
  30. 제 19 항에 있어서, 디코더 회로에서 수신되는 외부 요청 값들에 대응하는 내부 요청 라인들은 상기 디코더 회로의 출력에 관련된 샘플링 이벤트 이전에 상기 제 1 또는 제 2 클록 입력 신호들의 적어도 하나의 클록 사이클에서 록킹되는, 모바일 스테이션 모뎀.
KR1020097000662A 2006-06-14 2007-06-13 글리치가 없는 클록 신호 멀티플렉서 회로 및 그것의 작동 방법 KR101052835B1 (ko)

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