JP2012217175A - グリッチフリークロック信号マルチプレクサ回路および動作の方法 - Google Patents
グリッチフリークロック信号マルチプレクサ回路および動作の方法 Download PDFInfo
- Publication number
- JP2012217175A JP2012217175A JP2012110629A JP2012110629A JP2012217175A JP 2012217175 A JP2012217175 A JP 2012217175A JP 2012110629 A JP2012110629 A JP 2012110629A JP 2012110629 A JP2012110629 A JP 2012110629A JP 2012217175 A JP2012217175 A JP 2012217175A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- input
- circuit
- multiplexer circuit
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/693—Switching arrangements with several input- or output-terminals, e.g. multiplexers, distributors
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0079—Receiver details
- H04L7/0083—Receiver details taking measures against momentary loss of synchronisation, e.g. inhibiting the synchronisation, using idle words or using redundant clocks
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/08—Clock generators with changeable or programmable clock frequency
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/125—Discriminating pulses
- H03K5/1252—Suppression or limitation of noise or interference
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Nonlinear Science (AREA)
- Electronic Switches (AREA)
- Manipulation Of Pulses (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Tests Of Electronic Circuits (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
【課題】クロックマルチプレクサを駆動する第１のクロック入力から第２のクロック入力への切換えにおいて起こるグリッチを低減する。
【解決手段】クロックマルチプレクサ１１６は、第１のクロック入力を受信し、クロック出力１１８を提供し、第１のクロック出力における低フェーズ入力レベルに応答してクロック出力における低フェーズ出力レベルを判定する。限定された期間、低フェーズ出力レベルは、第１のクロック入力信号のフェーズレベルに関わらず維持される。クロックマルチプレクサ１１６は、第２のクロック入力を受信し、第２のクロック入力信号における低フェーズ入力レベルを判定する。第２のクロック入力に応答してクロック出力１１８を提供することへの切換えは、第２のクロック入力信号における低フェーズ入力レベルの間に起こる。その後、クロックマルチプレクサ１１６の出力は第２のクロック信号のフェーズレベルに従う。
【選択図】図３
【解決手段】クロックマルチプレクサ１１６は、第１のクロック入力を受信し、クロック出力１１８を提供し、第１のクロック出力における低フェーズ入力レベルに応答してクロック出力における低フェーズ出力レベルを判定する。限定された期間、低フェーズ出力レベルは、第１のクロック入力信号のフェーズレベルに関わらず維持される。クロックマルチプレクサ１１６は、第２のクロック入力を受信し、第２のクロック入力信号における低フェーズ入力レベルを判定する。第２のクロック入力に応答してクロック出力１１８を提供することへの切換えは、第２のクロック入力信号における低フェーズ入力レベルの間に起こる。その後、クロックマルチプレクサ１１６の出力は第２のクロック信号のフェーズレベルに従う。
【選択図】図３
Description
開示された主題は、例えばデジタル信号処理、無線通信、及びその他のアプリケーションのためのデジタル回路のようなデジタル回路に関する。本開示は特に、例えば多くのタイプのデジタル回路のために役に立つような、新規かつ改善されたグリッチフリークロック信号マルチプレクサ回路に関する。
多元接続通信システムにおける符号分割多元接続（ＣＤＭＡ）技術の利用は、何れも特許請求した主題の譲受人に譲渡された“SPREAD SPECTRUM MULTIPLE ACCESS COMMUNICATION SYSTEM USING SATELLITE OR TERRESTRIAL REPEATERS”と題された米国特許４，９０１，３０７号及び“SYSTEM AND METHOD FOR GENERATING WAVEFORMS IN A CDMA CELLULAR TELEHANDSET SYSTEM”と題された米国特許５，１０３，４５９号に開示される。ＣＤＭＡシステムは一般に、１つ又は複数の規格に準拠するように設計される。このような規格の１つは、“3rd Generation Partnership Project”（３ＧＰＰ）と名付けられた組織によって提供され、３Ｇ ＴＳ ２５．２１１、３Ｇ ＴＳ ２５．２１２、３Ｇ ｔｓ ２５．２１３、及び３Ｇ ＴＳ ２５．２１４を含む公的に入手可能な文書のセットにおいて具体化される。３ＧＰＰ規格は、本明細書ではＷ−ＣＤＭＡ規格と称される。
更に高度なＷ−ＣＤＭＡブロードバンド技術において、ＷＣＤＭＡハンドセットのための１つの特定のタイプのチップセットが、チップセットのＭｏｂｉｌｅ Ｓｔａｔｉｏｎ Ｍｏｄｅｍ（登録商標）（ＭＳＭチップセット（登録商標））ラインとして周知である。チップセットのＭＳＭチップセットラインは、本明細書に開示される主題の譲受人によって提供され、このようなチップセットのうちの少なくともいくつかは、６５ｎｍ ＣＭＯＳ技術を用い、ＲＦ ＣＭＯＳシングルチップトランシーバ及びマルチバンド受信機デバイスとのインタフェースとなって、多大なコスト効率を提供する。チップセットのＭＳＭチップセットラインは、例えばＥＤＧＥネットワーク、ＧＰＲＳネットワーク及びＧＳＭ（登録商標）ネットワークをサポートし、カメラ及び画像処理、ビデオストリーミング、プレイバック、レコーディング、及びビデオテレフォニに統合されたマルチメディア機能、例えばＭＰ３、ＡＡＣ／ａａｃＰｌｕｓ（登録商標）やエンハンストａａｃＰｌｕｓのような一般的なオーディオコーデックのストリーミング及びプレイバック、Ｂｌｕｅｔｏｏｔｈ（登録商標）接続、２Ｄ／３Ｄグラフィック、またＯＭＡ２．０準拠のデジタル権利管理（ＤＲＭ）を提供する。更に、いくつかのＭＳＭチップセットは、それらに８０２．１１ｇ無線ＬＡＮ（ＷＬＡＮ）技術及び８０２．１１ａ／ｇＷＬＡＮ技術をサポートする能力を与えるＳｉｎｇｌｅ−ｃｈｉｐ Ｒａｄｉｏ−ｏｎ−Ｃｈｉｐ ｆｏｒ Ｍｏｂｉｌｅ（登録商標）（ＲＯＣｍ）ソリューション間の相互運用性を提供する。
ＭＳＭチップセット及び同様のチップセットはしばしば、複数のサブシステムを提供する複数のクロックを用いる。これらのクロックは一般に、異なる時刻に異なるクロックを必要とする様々なサブシステムを正確に動作するために、互いに非同期である。これらのチップセット及び同様のチップセットにおいて更なる多重周波数クロックを用いると、特に通信分野において、しばしばチップの実行中にクロックラインのソースを切り換える必要がある。これは通常、ハードウェアにおいて２つ又はそれ以上の異なる周波数クロックソースを多重化し、内部論理によってマルチプレクサ選択ラインを制御することによって実現される。２つのクロック周波数は互いに全く関係がないか、あるいは互いの倍数であることができる。何れの場合においても、切換え時にクロックライン上で望まれないグリッチを生成する可能性がある。クロックライン上のグリッチは、いくつかのレジスタによって取得クロックエッジとして解釈され他のレジスタにはミスされうるために、又はプログラムにおいて計算を終了するためには少なすぎる時間を提供するために、システム全体にとって危険である。
この問題に対処する１つのアプローチは、ラントパルス、電気グリッチ、準安定状態、又はその他の異常を生成することなく異なる周波数を有する複数のクロックソースのうちの１つから別の１つへ選択し切り換える回路を提供することであり、米国特許４，８５３，６５３号（特許文献１）で説明される。このような解決策において、異なる周波数を有するクロック信号を生成する複数の発振器のうちの１つから別の１つへ非同期的に切り換える多重入力クロックセレクタが提供される。クロックセレクタは、複数の発振器に対応する複数のセクションを有する。クロックセレクタの各セクションは、連続して接続された初期ＡＮＤゲート、フリップフロップのペア、及び最終ＡＮＤゲートを備える。各セクションの発振器信号は、クロック入力として、最終ＡＮＤゲートとフリップフロップとに適用される。各セクションの第２のフリップフロップからの反転信号は、他の全てのセクションの初期ＡＮＤゲートへ入力として送り戻される。発振器選択信号もまた、各セクションの初期ＡＮＤゲートへ入力として提供される。全ての最終ＡＮＤゲートの出力は、選択されたクロック出力を提供するＯＲゲートを通過する。クロックセレクタは、ラントパルス、準安定状態、又はその他の異常信号を生成することなく選択信号によって判定されるように、発振器間で切り換わる。しかし、この解決策は、切換え動作が完了するまで選択ラインが安定したままであることを必要とし、そうでなければこの回路はグリッチを生成するであろう。
別のアプローチは、「フェーズ切換えマルチプレクサ」を用いる。残念ながらフェーズ切換えマルチプレクサは、いくつかのクロックフェーズを圧縮するという望まれない挙動を示す。これはまた、準安定に起因する。準安定は、連続した要素の記憶ノードが理想的な「１」と理想的な「０」との間の状態になる場合に存在する。準安定状態は、クロックマルチプレクサによって異なって解釈され、他のフリップフロップのフィードバックをもたらしうる。従って、あらゆる非同期のインタフェーシングを回避するために、両方のフリップフロップの取得エッジとＳＥＬＥＣＴ信号の開始エッジとが互いから離れてセットされることが必要である。
従って、グリッチフリー方式及びフェーズ圧縮フリー方式におけるクロック間の切換えの問題に対する解決策へのニーズがある。
モバイルシステムチップセット及び同様のアプリケーションのために用いられることができるクロック切換え回路における速い切換え時間及び簡略さへのニーズがある。
更に、切換え処理中の準安定又はその他の異常の可能性を低くするクロック信号切換え回路へのニーズがある。
米国特許４，８５３，６５３号
新規かつ改善されたグリッチフリークロック信号マルチプレクサ回路を提供する技術が開示される。この技術は、パーソナルコンピュータ、携帯情報端末、無線ハンドセット、及び同様の電子デバイスにおいて動作するアプリケーションを含むよりいっそう強力なソフトウェアアプリケーションのデジタル信号処理チップセットの動作を向上させ、また、関連するデジタル処理速度、エネルギー利用及びサービス品質を増加させる。
開示された主題の局面によると、クロックマルチプレクサ回路を駆動する第１のクロック入力から、クロックマルチプレクサ回路を駆動する第２のクロック入力への切換えにおけるグリッチを阻止する方法及びシステムが提供される。この方法及びシステムは、クロックマルチプレクサ回路において第１のクロック入力信号を受信することと、クロックマルチプレクサが第１のクロック入力信号を受信したことに応答してクロックマルチプレクサ回路からのクロック信号出力を提供することとを提供する。開示された主題は、第１のクロック信号出力における低フェーズ入力レベルに応答してクロック信号出力における低フェーズ出力レベルを判定し、限定された期間、クロックマルチプレクサ回路に、第１のクロック入力信号のフェーズレベルに関わらず低フェーズ出力レベルを維持させる。クロックマルチプレクサ回路はまた、第２のクロック入力信号を受信し、第２のクロック入力信号における低フェーズ入力レベルの存在を判定する。第１のクロック入力信号に応答するクロック信号入力を提供することから、第２のクロック入力信号に応答するクロック信号を提供することへの切換えは、第２のクロック入力信号における低フェーズ入力レベルの間、低フェーズ出力レベルを維持しながら起こる。その後方法及びシステムは、切換えの後、クロックマルチプレクサ回路の出力が第２のクロック信号入力のフェーズレベルに従うことを可能とする。
開示された主題のこれらの利点及びその他の利点は、追加の新規特徴と同様、本明細書で提供される説明から明らかになるであろう。この発明の概要の意図は、特許請求された主題の包括的な説明であることではなく、むしろ主題の機能のうちいくつかの短い概観を提供することである。本明細書で提供されるその他のシステム、方法、特徴、及び利点は、図面及び詳細な説明によって当業者に明らかになるであろう。そのような追加のシステム、方法、特徴、及び利点の全ては、この説明に含まれ、請求項の範囲内であることが意図されている。
開示された本主題の特徴、性質、及び利点は、同様の特徴が本明細書を通して相応する図面と関連して説明される詳細な説明からより明らかになるであろう。
新規の高度なグリッチフリークロック信号マルチプレクサ回路に関する開示された主題は、本明細書に示す利益が有利となりうる任意のタイプの信号処理アプリケーションのために用いることができる。このようなアプリケーションの１つはテレコミュニケーションにおいて見られ、特に、１つ又は複数のデジタル信号処理回路を用いる無線ハンドセットにおいて見られる。
図１は、開示された主題を実現することができるモバイル局モデム（ＭＳＭ）チップセット１０の簡略ブロック図である。しかし、開示された本主題は、多くの異なる実施形態において動作する多くの異なるタイプのチップセットに適用することができることを理解されたい。従って、本明細書に記載された提示は、このような利用の１つの実例による説明を提供する。特に図１は、開示された本主題が有利なアプリケーションを見つけることができるＭＳＭチップセット１０を示す。ＭＳＭチップセット１０は、例えばキーパッドインタフェース１４、ＳＤ／ＳＤＩＯアプリケーション１６、ＵＳＢ ＯＴＧ接続１８、及び例えばＵＡＲＴ１ ２０、ＵＡＲＴ２／受信ユニットインタフェースモデム（ＲＵ ＩＭ１）２２、及び（ＵＡＲＴ３／ＲＵ ＩＭ２）２４のようなユニバーサル非同期送受信（ＵＡＲＴ）デバイスのような接続アプリケーション１２を含む。ＭＳＭチップセット１０へのビデオ入力は、ＣＭＯＳ ＣＣＤカメラ入力２６を通してカメラ処理回路２８及びＭＯＤＩクライアント３０へ到来することができ、オーディオインタフェースは、インタフェースオーディオ回路のためのハンドセットスピーカ３２、ステレオヘッドセット３４、マイクロホン３６、及びステレオ入力３８を含む。オーディオ回路は、例えばＭＰ３、ＡＡＣ／ａａｃＰｌｕｓ機能、ＥＶＲＣ、ＱＣＥＬＰ、ＥＶＲＣ、ＱＣＥＬＰ、ＡＭＲ、ＣＭＸ、及びＭＩＤＩアプリケーションのようなアプリケーションをサポートすることが可能である。
図１のＭＳＭチップセット１０の例において、デュアルメモリバス４２は、様々なメモリと、関連する機能回路とをインタフェースする。これらは、例えばＳＤＲＡＭ４６、Ｂｕｒｓｔ Ｐ ＳＲＡＭ４８、及びＢｕｒｓｔ ＮＯＲ５０のようなメモリデバイスをインタフェースするＥＢ１ ４４と、ＬＣＤ５４、ＮＡＮＤ５６、及びその他のデバイス５８をインタフェースするＥＢ２ ５２とを含むことができる。また、ＭＤＤＩ（モバイル・ディスプレイ・デジタル・インタフェース）ホスト６０は、ＬＣＤ５４とのインタフェースを提供することができる。ＭＳＭチップセット１０は、ＯｐｅｎＧＬ（登録商標）ＥＳ機能、３Ｄ機能、及び２Ｄ機能をサポートするグラフィック回路６２と、ＭＰＥＧ−４機能、Ｈ．２６３機能、及びＨ．２６４機能をサポートするビデオ回路６４とを含むこともできる。加えて、例えばＣＤＭＡプロセッサ６６、ＧＳＭ／ＧＰＲＳプロセッサ６８、ｇｐｓＯｎｅプロセッサ７０、及びＢＴ１．２プロセッサ７２の処理機能のような処理機能が、ＭＳＭチップセット１０に含まれることができる。信号変換処理等を提供するために、ＭＳＭチップセット１０は、直列バスインタフェース（ＳＢＩ）７４、受信Ａ／Ｄ変換器（Ｒｘ ＡＤＣ）７６、及び送信Ｄ／Ａ変換器（Ｔｘ ＤＡＣ）７８を含むことができる。
ＭＳＭチップセット１０は更に、例えばクァルコム社のＱＤＳＰ４０００プロセッサ８０、アーム社のＡＲＭ９２６ＥＪＳプロセッサ８２、及びクァルコム社のＭｏｄｅｍ ＱＤＳＰ４０００ ８６、及び１つ又は複数のフェーズロックループ（ＰＬＬ）回路８６のような様々なチップセットプロセッサを含むことができる。ＰＬＬ８６は、クロック信号の生成を支援する。本質的に、デジタル回路動作のためのクロック信号を必要とするＭＳＭチップセット１０の任意の部分は、そのようなクロック信号のためにＰＬＬ８６の上に集まることができる。加えて、ＭＳＭチップセット１０の異なる実施形態において動作する例えば６つ又はそれ以上の多くのＰＬＬ８６がある。
時に、ＭＳＭチップセット１０の２つ又はそれ以上の部分へクロックを提供する１つのＰＬＬ８６を有することが可能である。これは、同じＰＬＬ８６がＭＳＭチップセット１０の２つ又はそれ以上の部分、例えばＣＤＭＡプロセッサ６６、ＧＳＭ／ＧＰＲＳプロセッサ６８、及びｇｐｓＯｎｅプロセッサ７０へクロック信号を提供することができるために電力利用の観点から有利である。ＭＳＭチップセット１０の様々な構成要素へ多重周波数クロックを提供するＰＬＬ８６を用いると、しばしば、それぞれの構成要素の実行中にクロックラインのソースを切り換えることが必要である。何れのＰＬＬ８６が望まれるクロック信号を提供しうるかを、以下の図５乃至図８に示す１つの実施形態を用いて制御することが本開示の焦点である。
開示された主題は、ハードウェアにおいて２つの異なる周波数クロックソースを多重化することと、内部論理によってマルチプレクサ選択ラインを制御することとを提供する。２つのクロック周波数は、互いに全く関係がないか、互いにいくつかの任意の関係を有するか、あるいは互いの倍数であることができる。何れの場合においても、本開示は、切換え時にクロックライン上でグリッチを生成することを回避する。クロックライン上のグリッチは、いくつかのレジスタによって取得クロックエッジとして解釈され他のレジスタにはミスされうるために、又はプログラムにおいて計算を終了するためには少なすぎる時間を提供するために、ＭＳＭチップセット１０全体に対して危険である。
図２は、本明細書で「グリッチ」として理解されるものをクロック回路内でより詳細に示す。ｃｌｋ信号９０が、ｃｌｋａ信号９２からｃｌｋｂ信号９４への切換えにおけるグリッチ１０６の存在を示す。クロック信号マルチプレクサは、ｃｌｋｂフェーズ持続期間のｃｌｋｂ立下りエッジ１０２の前かつｃｌｋａ立上りエッジ１００の後、ｃｌｋａから、ｃｌｋａフェーズ持続期間９８全体より少ないｃｌｋｂ信号９４へ切り換える選択信号に（ライン９６によって示される時間において）応答することができる。このような例において、ｃｌｋ信号９０は、出力クロックの高フェーズが圧縮されるグリッチ１０６を示す。このような状態は例えばＭＳＭチップセット１０の動作全体に有害な影響を及ぼしうる。
対照的に、マルチプレクサは多重化クロック信号のために特化して設計される。選択ラインは、非同期的に切り換わることが可能である。クロック回路は、出力クロック９０が決してグリッチしない（すなわち、出力クロックの高フェーズ又は低フェーズが圧縮されない）ことを確実にする。開示された主題は、このようなクロック切換え回路を提供する。
セットアップ時間及び保留時間の違反は、未判定の時間量存在しうる準安定をもたらしうる。従って理論上、ラッチの状態を分解するために必要な時間は無限となりうる。離散領域のポイントから等距離（又はほぼ等距離）である連続した領域内のポイントが常にあり、困難で潜在的に冗長な処理を何れの離散ポイントが選択するかに関する判定をする。もしアービタ又はフリップフロップに対する入力がほぼ同時に到着すれば、回路はおそらく準安定ポイントを横断するであろう。開示された主題は、下記に示すように、望まれるグリッチフリークロック信号切換えを提供することによってこの問題に対処する。
図３において、ｃｌｋａライン１１２は、クロック制御パイプライン（ＣＣＰ）１１４内にｃｌｋａ信号９２を提供する。ＣＣＰ１１４は、マルチプレクサ回路１１６内への入力を制御する複数のＣＣＰのうちの１つであることができる。つまり、ｃｌｋａ信号１１２は、例えばマルチプレクサ回路１１６が出力クロック信号１１８を生成することができる５つの可能なクロック信号入力のうちの１つである。
図４は、デジタル回路におけるグリッチの問題をグラフで示す、ＣＣＰ１１４に適用可能なクロック信号タイミングの局面を示す。ＣＣＰ１１４クリティカルタイミング経路が、切換え例１２０及び１２２として見られる。フェーズ経路１２０において、マルチプレクサ選択（アクティブ・ロー）信号１２６の立下りエッジ１２４は、マルチプレクサ１１６によるひずみのない伝搬を可能とするために、ｃｌｋａクロック信号９２の立上りエッジ１２８の前に安定でなければならない。後の立下りエッジ１２４は、ｃｌｋａクロック信号９２の高フェーズをチップするであろう。同様に、マルチプレクサ選択１３２の立上りエッジ１３０は、マルチプレクサ１１６のｃｌｋ出力１１８におけるグリッチを阻止するために、ｃｌｋａクロック信号９２の前に安定でなければならない。
図５は、本開示が有利に用いられるクロック切換え回路１５０を示す。クロック切換え回路１５０は、ｉｎｉｔ入力、ｒｅｑ１入力、ｒｅｑ０入力、及び停止入力を受信する復号器回路１５２を含む。選択制御信号が、ｃｌｋａ信号のためのクロック制御パイプライン１５４、ｃｌｋｂ信号のためのクロック制御パイプライン１５６、ｃｌｋｃ信号のためのクロック制御パイプライン１５８、及びｃｌｋｄ信号のためのクロック制御パイプライン１６０へ供給される。５から１へのマルチプレクサ回路１６２は、クロック信号ｃｌｋａ、ｃｌｋｂ、ｃｌｋｃ、ｃｌｋｄ、及びｃｌｋｔ（テストクロック）を受信する。加えて開示された主題にとって特に重要なことに、クロック切換え回路１５０は、内部要求ラインｒｅｑａ、ｒｅｑｂ、ｒｅｑｃ、ｒｅｑｄをロックし、それによってグリッチを阻止するロック回路１６４を提供する。
ロック回路１６４は更に、初期選択ライン１６６及び後期選択ライン１６８を含む。図６は、本開示の目的を達成するために用いられることができるクロック制御パイプライン１５４乃至１６０への入力の１つの実施形態をより詳細に示す。
クロック切換え回路１５０は、カレントクロックの低フェーズレベルを待つことを含む、１つのクロックから別のクロックへ切り換える制御論理を提供する。マルチプレクサ回路１６２への何れの選択もアクティブでない場合、出力は低い。クロック切換え回路１５０は、マルチプレクサ回路１６２の出力を低くし、新たなクロック信号の低フェーズを待つ。その後、クロック回路１５０は、マルチプレクサ回路１６２が新たなクロックの高フェーズレベル及び低フェーズレベルに従うことを可能とする。
クロック切換え回路１５０において、選択ライン（ｓｅｌａ、ｓｅｌｂ、ｓｅｌｃ、及びｓｅｌｄ）は、出力クロックグリッチを完全に回避しながら、ｃｌｋａ、ｃｌｋｂ、ｃｌｋｃ、及びｃｌｋｄへ非同期的に切り換わる。クロック切換え回路１５０の開示された実施形態は、パイプライン１５４乃至１６０を含む４つのＣＣＰをサポートする。クロック切換え回路１５０は、ＰＬＬクロック経路内のステージの数を低減するために、ＣＣＰ１１４の論理をマルチプレクサ１６２の論理と併合する。開示された実施形態の技術的利点は、ジッタとデューティサイクルひずみとの両方における著しい改良である。加えて、クロック切換え回路１５０は、ＣＣＰ論理を必要でない場合にディセーブルすることを可能とする。開示された主題の更なる技術的利点は、１つの実施形態において１．０ＧＨｚクロックのためのクロック切換えサポートを含む。本開示は、低確率の準安定、低ジッタ、低デューティサイクルひずみ、低電力要求と低エネルギー要求、低エリア要求、及び低スキューを明らかにする。
図７は、クロック切換え回路１５０によって実行することができる、本開示の特定のステップを示す機能フローチャート１７０を提供する。クロック間の切換え処理の更なる説明において、現在選択されているクロックが外部要求ラインｒｅｑ１及びｒｅｑ０と整合が取れている場合、クロック切換え回路１５０は安定状態にある（ステップ１７２）と見なされたい。つまり、クロック切換え回路１５０は、選択されたｃｌｋａを用いた安定状態にあると仮定する（ステップ１７４）。外部要求ラインは、復号器による伝搬からブロックされない。その後、ｒｅｑ０は立ち上がることができ、ｃｌｋｂが要求される（ステップ１７６）。この事象は復号器回路１５２を介して伝搬し、ｒｅｑａを低くしｒｅｑｂを高くする（ステップ１７８）。その後、ｒｅｑａは、ｓｅｌａを制御しているパイプライン１５４に０を入力する（ステップ１８０）。しかし、ｒｅｑｂには即座の効果がない。動作中、ｒｅｑｂは、ｓｅｌａが未だ高いために、ｃｌｋｂを制御しているパイプラインにまだ入力することができない。
いくらかの後、ｒｅｑ１は切り換わることができる（ステップ１８４）。その後、ｒｅｑｄが高くなりｒｅｑｂと入れ替わるが、マルチプレクサ１６２の出力クロック信号にはまだ効果がない（ステップ１８６）。いくつかの時点で、ｃｌｋａの初期選択が立ち下がる。これはパイプライン１５２乃至１６０に供給している内部要求ラインをロックする（ステップ１８８）。その後、復号器回路１５２が準安定となりうる。１つのクロックサイクル内で、開示された回路は準安定が起こる可能性を実質的に低減する（ステップ１９０）。１サイクル後、ｓｅｌａが同様に立ち下がり、ｒｅｑｄが、ｃｌｋｄ１６０を制御しているパイプラインに１を入力することを可能とする（ステップ１９２）。結局、ｓｅｌｄが高くなり、内部要求ラインをロック解除し、クロック切換え回路１５０を安定状態に戻す（ステップ１９４）。
図８のフローチャート２００に示すように、クロック切換え回路１５０はまた、復号器回路１５２の準安定に効果的に対処する。ステップ２０２で開始し、クロック切換え回路１５０が、選択されたｃｌｋａによって安定状態にあると仮定する（ステップ２０２）。外部要求ラインは、復号器を介した伝搬からブロックされない。ｒｅｑ０が立ち上がり、ｃｌｋｂが要求されると仮定する（ステップ２０４）。この事象は復号器回路１５２を介して伝搬し、ｒｅｑａを低くし、ｒｅｑｂを高くする（ステップ２０６）。その後ｒｅｑａは、ｓｅｌａ１５４を制御しているパイプラインに０を入力する（ステップ２０８）。いくつかの時点で、ｃｌｋａの初期選択回路１６６が立ち下がる。これは、パイプライン１５２乃至１６０に供給している内部要求ラインをロックする（ステップ２１０）。もしｒｅｑ０が同時に立ち下がれば、復号器回路１５２は準安定となりうる（ステップ２１２）。ｒｅｑａにおける準安定は、ｒｅｑａのための次のサンプリング事象がたった１クロックサイクル後に起こるために、許容されうる（ステップ２１４）。ｃｌｋａの後の選択であるｓｅｌａが別のサイクルに対して高いままであるだろうから、ｒｅｑｂ、ｒｅｑｃ、及びｒｅｑｄにおける準安定も許容されうる（ステップ２１６）。
開示された実施形態において、テストクロックを選択するためにテストモード動作を提供することができる。テストクロックｃｌｋｔの選択は、通常５から１へのマルチプレクサ回路１６２によって通常生成される機能クロックをバイパスする。ｃｌｋｔの選択は、マルチプレクサ回路１６２の動作の制御におけるクロック切換え回路１５０の状態に影響を及ぼさない。ｃｌｋｔの選択は、クロック切換え回路１５０に影響を及ぼさない。テストクロック選択ラインはクロック切換え回路１５０をオーバライドする。
要約すると本開示は、クロックマルチプレクサ回路を駆動する第１のクロック入力から、クロックマルチプレクサ回路を駆動する第２のクロック入力への切換えにおけるグリッチを阻止する方法及びシステムを提供する。この方法及びシステムは、クロックマルチプレクサ回路において第１のクロック入力信号を受信することと、クロックマルチプレクサが第１のクロック入力信号を受信したことに応答してクロックマルチプレクサ回路からのクロック信号出力を提供することとを提供する。開示された主題は、第１のクロック信号出力における低フェーズ入力レベルに応答してクロック信号出力における低フェーズ出力レベルを判定し、限定された期間、クロックマルチプレクサ回路に、第１のクロック入力信号のフェーズレベルに関わらず低フェーズ出力レベルを維持させる。クロックマルチプレクサ回路はまた、第２のクロック入力信号を受信し、第２のクロック入力信号における低フェーズ入力レベルの存在を判定する。第１のクロック入力信号に応答するクロック信号入力を提供することから、第２のクロック入力信号に応答するクロック信号を提供することへの切換えは、第２のクロック入力信号における低フェーズ入力レベルの間、低フェーズ出力レベルを維持しながら起こる。その後方法及びシステムは、切換えの後、クロックマルチプレクサ回路の出力が第２のクロック信号入力のフェーズレベルに従うことを可能とする。
本明細書で説明された、クロックマルチプレクサ回路を駆動する第１のクロック信号入力から、該クロックマルチプレクサ回路を駆動する第２のクロック入力への切換えにおいてグリッチを低減する処理特徴及び機能は、様々な方式で実現することができる。更に、本明細書で説明された処理及び機能は、このような様々な信号及び命令処理システムによる読取及び実行のために、磁気記録媒体、光記録媒体、又はその他の記録媒体に格納されることができる。従って上述した好適な実施形態の説明は、当業者をして、特許請求された主題の製造又は利用を可能とするために提供される。これらの実施形態への様々な変形例も当業者には明らかであって、例えば１つの更なる実施形態は、Ｎから１へのバージョンの回路を含むことができる。本明細書で定義された一般原理は、発明能力を用いることなく他の実施形態に適用可能である。従って、特許請求された主題は、本明細書に示す実施形態に限定されることは意図されておらず、本明細書に開示した原理及び新規特徴と整合が取れた最も広い範囲と一致するように意図されている。
本明細書で説明された、クロックマルチプレクサ回路を駆動する第１のクロック信号入力から、該クロックマルチプレクサ回路を駆動する第２のクロック入力への切換えにおいてグリッチを低減する処理特徴及び機能は、様々な方式で実現することができる。更に、本明細書で説明された処理及び機能は、このような様々な信号及び命令処理システムによる読取及び実行のために、磁気記録媒体、光記録媒体、又はその他の記録媒体に格納されることができる。従って上述した好適な実施形態の説明は、当業者をして、特許請求された主題の製造又は利用を可能とするために提供される。これらの実施形態への様々な変形例も当業者には明らかであって、例えば１つの更なる実施形態は、Ｎから１へのバージョンの回路を含むことができる。本明細書で定義された一般原理は、発明能力を用いることなく他の実施形態に適用可能である。従って、特許請求された主題は、本明細書に示す実施形態に限定されることは意図されておらず、本明細書に開示した原理及び新規特徴と整合が取れた最も広い範囲と一致するように意図されている。
なお、以下に、出願当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
クロックマルチプレクサ回路を駆動する第１のクロック信号入力から、前記クロックマルチプレクサ回路を駆動する第２のクロック信号入力への切換えにおけるグリッチを低減する方法であって、
クロックマルチプレクサ回路において第１のクロック入力信号を受信することと、
前記クロックマルチプレクサ回路が前記第１のクロック入力信号を受信したことに応答して、前記クロックマルチプレクサ回路からのクロック信号出力を提供することと、
前記第１のクロック信号出力における低フェーズ入力レベルに応答して、前記クロック信号出力における低フェーズ出力レベルを判定することと、
前記第１のクロック入力信号のフェーズレベルに関わらず、前記低フェーズ出力レベルを維持するために前記クロックマルチプレクサ回路をロックすることと、
前記クロックマルチプレクサ回路において第２のクロック入力信号を受信することと、
前記第２のクロック入力信号における低フェーズ入力レベルの存在を判定することと、
前記第２のクロック入力信号における低フェーズ入力レベルの間、前記低フェーズ出力レベルを維持しながら、前記第１のクロック入力信号に応答してクロック信号出力を提供することから、前記第２のクロック入力信号に応答してクロック信号出力を提供することへ切り換えることと、
前記切り換えることの後、前記クロックマルチプレクサ回路の出力が、前記第２のクロック信号入力のフェーズレベルに従うことを可能とすることと
からなるステップを備える方法。
［Ｃ２］
Ｃ１に記載の方法において、
およそ１クロックサイクル内で、前記切り換えることに関連して起こる準安定状態を除去するステップを更に備える方法。
［Ｃ３］
Ｃ１に記載の方法において、
前記ロックすることを、前記ロックすることの第１の部分の初期ステージロックステップと、前記ロックすることの第２の部分の後期ステージロックステップと、として実行するステップを更に備える方法。
［Ｃ４］
Ｃ１に記載の方法において、
少なくとも前記第１のクロック信号入力と前記第２のクロック信号入力とを独立して動作する部分の回路を用いて、前記クロックマルチプレクサ回路の動作をテストするステップを更に備える方法。
［Ｃ５］
Ｃ１に記載の方法において、
第１のクロック制御パイプラインを用いて前記第１のクロック信号入力を前記クロックマルチプレクサ回路に関連付け、第２のクロック制御パイプラインを用いて前記第２のクロック信号入力を前記クロックマルチプレクサ回路に関連付けるステップを更に備える方法。
［Ｃ６］
Ｃ５に記載の方法において、
復号器回路を前記第１のクロック制御パイプライン及び前記第２のクロック制御パイプラインと関連付けるステップを更に備える方法。
［Ｃ７］
Ｃ１に記載の方法において、
第１のフェーズロックループ回路から前記第１のクロック信号入力を取り出し、第２のフェーズロックループ回路から前記第２のクロック信号入力を取り出すステップを更に備える方法。
［Ｃ８］
Ｃ１に記載の方法において、
前記クロックマルチプレクサ回路の出力を複数のデジタル信号処理回路に関連付けるステップを更に備える方法。
［Ｃ９］
Ｃ１に記載の方法において、
前記クロックマルチプレクサ回路の出力をモバイル局モデムチップセットに関連付けるステップを更に備える方法。
［Ｃ１０］
クロックマルチプレクサ回路を駆動する第１のクロック信号入力から、前記クロックマルチプレクサ回路を駆動する第２のクロック信号入力への切換えにおけるグリッチを低減するグリッチ低減クロック切換え回路であって、
クロックマルチプレクサ回路において第１のクロック入力信号を受信するクロックマルチプレクサ回路と、
前記クロックマルチプレクサ回路が前記第１のクロック入力信号を受信したことに応答して、前記クロックマルチプレクサ回路からのクロック信号出力を提供するクロックマルチプレクサ回路出力と、
前記第１のクロック信号出力における低フェーズ入力レベルに応答して、前記クロック信号出力における低フェーズ出力レベルを判定するクロック出力レベル判定回路と、
前記第１のクロック入力信号のフェーズレベルに関わらず、前記低フェーズ出力レベルを維持するために前記クロックマルチプレクサ回路をロックするロック回路と、
前記クロックマルチプレクサ回路において第２のクロック入力信号を受信するクロックマルチプレクサ入力回路と、
前記第２のクロック入力信号における低フェーズ入力レベルの存在を判定する低フェーズ入力レベル判定回路と、
前記第２のクロック入力信号における低フェーズ入力レベルの間、前記低フェーズ出力レベルを維持しながら、前記第１のクロック入力信号に応答してクロック信号出力を提供することから、前記第２のクロック入力信号に応答してクロック信号出力を提供することへ切り換える切換え回路と、
前記切り換え後、前記クロックマルチプレクサ回路の出力が、前記第２のクロック信号入力のフェーズレベルに従うことを可能とするクロックマルチプレクサ回路出力回路と
を備えるグリッチ低減クロック切換え回路。
［Ｃ１１］
Ｃ１０に記載のシステムにおいて、
前記グリッチ低減クロック切換え回路は更に、およそ１クロックサイクル内で、前記切り換えることに関連して起こる準安定状態を除去する回路及び命令を更に備えるシステム。
［Ｃ１２］
Ｃ１０に記載のシステムにおいて、
前記グリッチ低減クロック切換え回路は更に、前記ロックするステップを、前記ロックすることの第１の部分の初期ステージロックステップと、前記ロックすることの第２の部分の後期ステージロックステップと、として実行する回路及び命令を備えるシステム。
［Ｃ１３］
Ｃ１０に記載のシステムにおいて、
前記グリッチ低減クロック切換え回路は更に、少なくとも前記第１のクロック信号入力と前記第２のクロック信号入力とを独立して動作する部分の回路を用いて、前記クロックマルチプレクサ回路の動作をテストする回路及び命令を備えるシステム。
［Ｃ１４］
Ｃ１０に記載のシステムにおいて、
前記グリッチ低減クロック切換え回路は更に、第１のクロック制御パイプラインを用いて前記第１のクロック信号入力を前記クロックマルチプレクサ回路に関連付け、第２のクロック制御パイプラインを用いて前記第２のクロック信号入力を前記クロックマルチプレクサ回路に関連付ける回路及び命令を備えるシステム。
［Ｃ１５］
Ｃ１０に記載のシステムにおいて、
前記グリッチ低減クロック切換え回路は更に、前記第１のクロック制御パイプライン及び前記第２のクロック制御パイプラインと関連付ける復号器回路を備えるシステム。
［Ｃ１６］
Ｃ１０に記載のシステムにおいて、
前記グリッチ低減クロック切換え回路は更に、第１のフェーズロックループ回路から前記第１のクロック信号入力を取り出し、第２のフェーズロックループ回路から前記第２のクロック信号入力を取り出す回路及び命令を備えるシステム。
［Ｃ１７］
Ｃ１０に記載のシステムにおいて、
前記グリッチ低減クロック切換え回路は更に、前記クロックマルチプレクサ回路の出力を複数のデジタル信号処理回路に関連付ける回路及び命令を備えるシステム。
［Ｃ１８］
Ｃ１０に記載のシステムにおいて、
前記グリッチ低減クロック切換え回路は更に、前記クロックマルチプレクサ回路の出力をモバイル局モデムチップセットに関連付ける回路及び命令を備えるシステム。
［Ｃ１９］
クロックマルチプレクサ回路を駆動する第１のクロック信号入力から、前記クロックマルチプレクサ回路を駆動する第２のクロック信号入力への切換えにおけるグリッチを低減する手段を備える、パーソナル電子デバイスのサポートにおける動作のためのモバイル局モデムであって、
クロックマルチプレクサ回路において第１のクロック入力信号を受信する受信手段と、
前記クロックマルチプレクサ回路が前記第１のクロック入力信号を受信したことに応答して、前記クロックマルチプレクサ回路からのクロック信号出力を提供する手段と、
前記第１のクロック信号出力における低フェーズ入力レベルに応答して、前記クロック信号出力における低フェーズ出力レベルを判定する手段と、
前記第１のクロック入力信号のフェーズレベルに関わらず、前記クロックマルチプレクサ回路に前記低フェーズ出力レベルを維持させる手段と、
前記クロックマルチプレクサ回路において第２のクロック入力信号を受信する手段と、
前記第２のクロック入力信号における低フェーズ入力レベルの存在を判定する手段と、
前記第２のクロック入力信号における低フェーズ入力レベルの間、前記低フェーズ出力レベルを維持しながら、前記第１のクロック入力信号に応答してクロック信号出力を提供することから、前記第２のクロック入力信号に応答してクロック信号出力を提供することへ切り換える切換え手段と、
前記切り換え手段の動作後、前記クロックマルチプレクサ回路の出力が、前記第２のクロック信号入力のフェーズレベルに従うことを可能とする手段と
からなるステップを備えるモバイル局モデム。
［Ｃ２０］
Ｃ１９に記載のモバイル局モデムにおいて、
およそ１クロックサイクル内で、前記切り換えることに関連して起こる準安定状態を除去する手段を更に備えるモバイル局モデム。
［Ｃ２１］
Ｃ１９に記載のモバイル局モデムにおいて、
前記ロックするステップを、前記ロックすることの第１の部分の初期ステージロックステップと、前記ロックすることの第２の部分の後期ステージロックステップと、として実行する手段を更に備えるモバイル局モデム。
［Ｃ２２］
Ｃ１９に記載のモバイル局モデムにおいて、
少なくとも前記第１のクロック信号入力と前記第２のクロック信号入力とを独立して動作する部分の回路を用いて、前記クロックマルチプレクサ回路の動作をテストする手段を更に備えるモバイル局モデム。
［Ｃ２３］
Ｃ１９に記載のモバイル局モデムにおいて、
第１のクロック制御パイプラインを用いて前記第１のクロック信号入力を前記クロックマルチプレクサ回路に関連付け、第２のクロック制御パイプラインを用いて前記第２のクロック信号入力を前記クロックマルチプレクサ回路に関連付ける手段を更に備えるモバイル局モデム。
［Ｃ２４］
Ｃ１９に記載のモバイル局モデムにおいて、
復号器回路を前記第１のクロック制御パイプライン及び前記第２のクロック制御パイプラインと関連付ける手段を更に備えるモバイル局モデム。
［Ｃ２５］
Ｃ１９に記載のモバイル局モデムにおいて、
第１のフェーズロックループ回路から前記第１のクロック信号入力を取り出し、第２のフェーズロックループ回路から前記第２のクロック信号入力を取り出す手段を更に備えるモバイル局モデム。
［Ｃ２６］
Ｃ１９に記載のモバイル局モデムにおいて、
前記クロックマルチプレクサ回路の出力を複数のデジタル信号処理回路に関連付ける手段を更に備えるモバイル局モデム。
［Ｃ２７］
Ｃ１９に記載のモバイル局モデムにおいて、
前記クロックマルチプレクサ回路の出力をパーソナル電子デバイスに関連付ける手段を更に備えるモバイル局モデム。
［Ｃ２８］
クロックマルチプレクサ回路を駆動する第１のクロック信号入力から、前記クロックマルチプレクサ回路を駆動する第２のクロック信号入力への切換えにおけるグリッチを低減する命令をデジタル信号プロセッサ上で処理するコンピュータ読取可能プログラムコード手段を有するコンピュータ利用可能媒体であって、
クロックマルチプレクサ回路において第１のクロック入力信号を受信するコンピュータ読取可能プログラムコード手段と、
前記クロックマルチプレクサ回路が前記第１のクロック入力信号を受信したことに応答して、前記クロックマルチプレクサ回路からのクロック信号出力を提供するコンピュータ読取可能プログラムコード手段と、
前記第１のクロック信号出力における低フェーズ入力レベルに応答して、前記クロック信号出力における低フェーズ出力レベルを判定するコンピュータ読取可能プログラムコード手段と、
前記第１のクロック入力信号のフェーズレベルに関わらず、前記クロックマルチプレクサ回路に前記低フェーズ出力レベルを維持させるコンピュータ読取可能プログラムコード手段と、
前記クロックマルチプレクサ回路において第２のクロック入力信号を受信するコンピュータ読取可能プログラムコード手段と、
前記第２のクロック入力信号における低フェーズ入力レベルの存在を判定するコンピュータ読取可能プログラムコード手段と、
前記第２のクロック入力信号における低フェーズ入力レベルの間、前記低フェーズ出力レベルを維持しながら、前記第１のクロック入力信号に応答してクロック信号出力を提供することから、前記第２のクロック入力信号に応答してクロック信号出力を提供することへ切り換えるコンピュータ読取可能プログラム手段と、
前記切り換えた後、前記クロックマルチプレクサ回路の出力が、前記第２のクロック信号入力のフェーズレベルに従うことを可能とするコンピュータ読取可能プログラム手段と
を備えるコンピュータ利用可能媒体。
［Ｃ２９］
Ｃ２８に記載のコンピュータ利用可能媒体において、
前記クロックマルチプレクサ回路の出力を複数のデジタル信号処理回路に関連付けるコンピュータ読取可能プログラムコード手段を更に備えるコンピュータ利用可能媒体。
［Ｃ３０］
Ｃ２８に記載のコンピュータ利用可能媒体において、
前記クロックマルチプレクサ回路の出力をモバイル局モデムチップセットに関連付けるコンピュータ読取可能プログラムコード手段を備えるコンピュータ利用可能媒体。
なお、以下に、出願当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
クロックマルチプレクサ回路を駆動する第１のクロック信号入力から、前記クロックマルチプレクサ回路を駆動する第２のクロック信号入力への切換えにおけるグリッチを低減する方法であって、
クロックマルチプレクサ回路において第１のクロック入力信号を受信することと、
前記クロックマルチプレクサ回路が前記第１のクロック入力信号を受信したことに応答して、前記クロックマルチプレクサ回路からのクロック信号出力を提供することと、
前記第１のクロック信号出力における低フェーズ入力レベルに応答して、前記クロック信号出力における低フェーズ出力レベルを判定することと、
前記第１のクロック入力信号のフェーズレベルに関わらず、前記低フェーズ出力レベルを維持するために前記クロックマルチプレクサ回路をロックすることと、
前記クロックマルチプレクサ回路において第２のクロック入力信号を受信することと、
前記第２のクロック入力信号における低フェーズ入力レベルの存在を判定することと、
前記第２のクロック入力信号における低フェーズ入力レベルの間、前記低フェーズ出力レベルを維持しながら、前記第１のクロック入力信号に応答してクロック信号出力を提供することから、前記第２のクロック入力信号に応答してクロック信号出力を提供することへ切り換えることと、
前記切り換えることの後、前記クロックマルチプレクサ回路の出力が、前記第２のクロック信号入力のフェーズレベルに従うことを可能とすることと
からなるステップを備える方法。
［Ｃ２］
Ｃ１に記載の方法において、
およそ１クロックサイクル内で、前記切り換えることに関連して起こる準安定状態を除去するステップを更に備える方法。
［Ｃ３］
Ｃ１に記載の方法において、
前記ロックすることを、前記ロックすることの第１の部分の初期ステージロックステップと、前記ロックすることの第２の部分の後期ステージロックステップと、として実行するステップを更に備える方法。
［Ｃ４］
Ｃ１に記載の方法において、
少なくとも前記第１のクロック信号入力と前記第２のクロック信号入力とを独立して動作する部分の回路を用いて、前記クロックマルチプレクサ回路の動作をテストするステップを更に備える方法。
［Ｃ５］
Ｃ１に記載の方法において、
第１のクロック制御パイプラインを用いて前記第１のクロック信号入力を前記クロックマルチプレクサ回路に関連付け、第２のクロック制御パイプラインを用いて前記第２のクロック信号入力を前記クロックマルチプレクサ回路に関連付けるステップを更に備える方法。
［Ｃ６］
Ｃ５に記載の方法において、
復号器回路を前記第１のクロック制御パイプライン及び前記第２のクロック制御パイプラインと関連付けるステップを更に備える方法。
［Ｃ７］
Ｃ１に記載の方法において、
第１のフェーズロックループ回路から前記第１のクロック信号入力を取り出し、第２のフェーズロックループ回路から前記第２のクロック信号入力を取り出すステップを更に備える方法。
［Ｃ８］
Ｃ１に記載の方法において、
前記クロックマルチプレクサ回路の出力を複数のデジタル信号処理回路に関連付けるステップを更に備える方法。
［Ｃ９］
Ｃ１に記載の方法において、
前記クロックマルチプレクサ回路の出力をモバイル局モデムチップセットに関連付けるステップを更に備える方法。
［Ｃ１０］
クロックマルチプレクサ回路を駆動する第１のクロック信号入力から、前記クロックマルチプレクサ回路を駆動する第２のクロック信号入力への切換えにおけるグリッチを低減するグリッチ低減クロック切換え回路であって、
クロックマルチプレクサ回路において第１のクロック入力信号を受信するクロックマルチプレクサ回路と、
前記クロックマルチプレクサ回路が前記第１のクロック入力信号を受信したことに応答して、前記クロックマルチプレクサ回路からのクロック信号出力を提供するクロックマルチプレクサ回路出力と、
前記第１のクロック信号出力における低フェーズ入力レベルに応答して、前記クロック信号出力における低フェーズ出力レベルを判定するクロック出力レベル判定回路と、
前記第１のクロック入力信号のフェーズレベルに関わらず、前記低フェーズ出力レベルを維持するために前記クロックマルチプレクサ回路をロックするロック回路と、
前記クロックマルチプレクサ回路において第２のクロック入力信号を受信するクロックマルチプレクサ入力回路と、
前記第２のクロック入力信号における低フェーズ入力レベルの存在を判定する低フェーズ入力レベル判定回路と、
前記第２のクロック入力信号における低フェーズ入力レベルの間、前記低フェーズ出力レベルを維持しながら、前記第１のクロック入力信号に応答してクロック信号出力を提供することから、前記第２のクロック入力信号に応答してクロック信号出力を提供することへ切り換える切換え回路と、
前記切り換え後、前記クロックマルチプレクサ回路の出力が、前記第２のクロック信号入力のフェーズレベルに従うことを可能とするクロックマルチプレクサ回路出力回路と
を備えるグリッチ低減クロック切換え回路。
［Ｃ１１］
Ｃ１０に記載のシステムにおいて、
前記グリッチ低減クロック切換え回路は更に、およそ１クロックサイクル内で、前記切り換えることに関連して起こる準安定状態を除去する回路及び命令を更に備えるシステム。
［Ｃ１２］
Ｃ１０に記載のシステムにおいて、
前記グリッチ低減クロック切換え回路は更に、前記ロックするステップを、前記ロックすることの第１の部分の初期ステージロックステップと、前記ロックすることの第２の部分の後期ステージロックステップと、として実行する回路及び命令を備えるシステム。
［Ｃ１３］
Ｃ１０に記載のシステムにおいて、
前記グリッチ低減クロック切換え回路は更に、少なくとも前記第１のクロック信号入力と前記第２のクロック信号入力とを独立して動作する部分の回路を用いて、前記クロックマルチプレクサ回路の動作をテストする回路及び命令を備えるシステム。
［Ｃ１４］
Ｃ１０に記載のシステムにおいて、
前記グリッチ低減クロック切換え回路は更に、第１のクロック制御パイプラインを用いて前記第１のクロック信号入力を前記クロックマルチプレクサ回路に関連付け、第２のクロック制御パイプラインを用いて前記第２のクロック信号入力を前記クロックマルチプレクサ回路に関連付ける回路及び命令を備えるシステム。
［Ｃ１５］
Ｃ１０に記載のシステムにおいて、
前記グリッチ低減クロック切換え回路は更に、前記第１のクロック制御パイプライン及び前記第２のクロック制御パイプラインと関連付ける復号器回路を備えるシステム。
［Ｃ１６］
Ｃ１０に記載のシステムにおいて、
前記グリッチ低減クロック切換え回路は更に、第１のフェーズロックループ回路から前記第１のクロック信号入力を取り出し、第２のフェーズロックループ回路から前記第２のクロック信号入力を取り出す回路及び命令を備えるシステム。
［Ｃ１７］
Ｃ１０に記載のシステムにおいて、
前記グリッチ低減クロック切換え回路は更に、前記クロックマルチプレクサ回路の出力を複数のデジタル信号処理回路に関連付ける回路及び命令を備えるシステム。
［Ｃ１８］
Ｃ１０に記載のシステムにおいて、
前記グリッチ低減クロック切換え回路は更に、前記クロックマルチプレクサ回路の出力をモバイル局モデムチップセットに関連付ける回路及び命令を備えるシステム。
［Ｃ１９］
クロックマルチプレクサ回路を駆動する第１のクロック信号入力から、前記クロックマルチプレクサ回路を駆動する第２のクロック信号入力への切換えにおけるグリッチを低減する手段を備える、パーソナル電子デバイスのサポートにおける動作のためのモバイル局モデムであって、
クロックマルチプレクサ回路において第１のクロック入力信号を受信する受信手段と、
前記クロックマルチプレクサ回路が前記第１のクロック入力信号を受信したことに応答して、前記クロックマルチプレクサ回路からのクロック信号出力を提供する手段と、
前記第１のクロック信号出力における低フェーズ入力レベルに応答して、前記クロック信号出力における低フェーズ出力レベルを判定する手段と、
前記第１のクロック入力信号のフェーズレベルに関わらず、前記クロックマルチプレクサ回路に前記低フェーズ出力レベルを維持させる手段と、
前記クロックマルチプレクサ回路において第２のクロック入力信号を受信する手段と、
前記第２のクロック入力信号における低フェーズ入力レベルの存在を判定する手段と、
前記第２のクロック入力信号における低フェーズ入力レベルの間、前記低フェーズ出力レベルを維持しながら、前記第１のクロック入力信号に応答してクロック信号出力を提供することから、前記第２のクロック入力信号に応答してクロック信号出力を提供することへ切り換える切換え手段と、
前記切り換え手段の動作後、前記クロックマルチプレクサ回路の出力が、前記第２のクロック信号入力のフェーズレベルに従うことを可能とする手段と
からなるステップを備えるモバイル局モデム。
［Ｃ２０］
Ｃ１９に記載のモバイル局モデムにおいて、
およそ１クロックサイクル内で、前記切り換えることに関連して起こる準安定状態を除去する手段を更に備えるモバイル局モデム。
［Ｃ２１］
Ｃ１９に記載のモバイル局モデムにおいて、
前記ロックするステップを、前記ロックすることの第１の部分の初期ステージロックステップと、前記ロックすることの第２の部分の後期ステージロックステップと、として実行する手段を更に備えるモバイル局モデム。
［Ｃ２２］
Ｃ１９に記載のモバイル局モデムにおいて、
少なくとも前記第１のクロック信号入力と前記第２のクロック信号入力とを独立して動作する部分の回路を用いて、前記クロックマルチプレクサ回路の動作をテストする手段を更に備えるモバイル局モデム。
［Ｃ２３］
Ｃ１９に記載のモバイル局モデムにおいて、
第１のクロック制御パイプラインを用いて前記第１のクロック信号入力を前記クロックマルチプレクサ回路に関連付け、第２のクロック制御パイプラインを用いて前記第２のクロック信号入力を前記クロックマルチプレクサ回路に関連付ける手段を更に備えるモバイル局モデム。
［Ｃ２４］
Ｃ１９に記載のモバイル局モデムにおいて、
復号器回路を前記第１のクロック制御パイプライン及び前記第２のクロック制御パイプラインと関連付ける手段を更に備えるモバイル局モデム。
［Ｃ２５］
Ｃ１９に記載のモバイル局モデムにおいて、
第１のフェーズロックループ回路から前記第１のクロック信号入力を取り出し、第２のフェーズロックループ回路から前記第２のクロック信号入力を取り出す手段を更に備えるモバイル局モデム。
［Ｃ２６］
Ｃ１９に記載のモバイル局モデムにおいて、
前記クロックマルチプレクサ回路の出力を複数のデジタル信号処理回路に関連付ける手段を更に備えるモバイル局モデム。
［Ｃ２７］
Ｃ１９に記載のモバイル局モデムにおいて、
前記クロックマルチプレクサ回路の出力をパーソナル電子デバイスに関連付ける手段を更に備えるモバイル局モデム。
［Ｃ２８］
クロックマルチプレクサ回路を駆動する第１のクロック信号入力から、前記クロックマルチプレクサ回路を駆動する第２のクロック信号入力への切換えにおけるグリッチを低減する命令をデジタル信号プロセッサ上で処理するコンピュータ読取可能プログラムコード手段を有するコンピュータ利用可能媒体であって、
クロックマルチプレクサ回路において第１のクロック入力信号を受信するコンピュータ読取可能プログラムコード手段と、
前記クロックマルチプレクサ回路が前記第１のクロック入力信号を受信したことに応答して、前記クロックマルチプレクサ回路からのクロック信号出力を提供するコンピュータ読取可能プログラムコード手段と、
前記第１のクロック信号出力における低フェーズ入力レベルに応答して、前記クロック信号出力における低フェーズ出力レベルを判定するコンピュータ読取可能プログラムコード手段と、
前記第１のクロック入力信号のフェーズレベルに関わらず、前記クロックマルチプレクサ回路に前記低フェーズ出力レベルを維持させるコンピュータ読取可能プログラムコード手段と、
前記クロックマルチプレクサ回路において第２のクロック入力信号を受信するコンピュータ読取可能プログラムコード手段と、
前記第２のクロック入力信号における低フェーズ入力レベルの存在を判定するコンピュータ読取可能プログラムコード手段と、
前記第２のクロック入力信号における低フェーズ入力レベルの間、前記低フェーズ出力レベルを維持しながら、前記第１のクロック入力信号に応答してクロック信号出力を提供することから、前記第２のクロック入力信号に応答してクロック信号出力を提供することへ切り換えるコンピュータ読取可能プログラム手段と、
前記切り換えた後、前記クロックマルチプレクサ回路の出力が、前記第２のクロック信号入力のフェーズレベルに従うことを可能とするコンピュータ読取可能プログラム手段と
を備えるコンピュータ利用可能媒体。
［Ｃ２９］
Ｃ２８に記載のコンピュータ利用可能媒体において、
前記クロックマルチプレクサ回路の出力を複数のデジタル信号処理回路に関連付けるコンピュータ読取可能プログラムコード手段を更に備えるコンピュータ利用可能媒体。
［Ｃ３０］
Ｃ２８に記載のコンピュータ利用可能媒体において、
前記クロックマルチプレクサ回路の出力をモバイル局モデムチップセットに関連付けるコンピュータ読取可能プログラムコード手段を備えるコンピュータ利用可能媒体。
Claims (30)
- クロックマルチプレクサ回路を駆動する第１のクロック信号入力から、前記クロックマルチプレクサ回路を駆動する第２のクロック信号入力への切換えにおけるグリッチを低減する方法であって、
クロックマルチプレクサ回路において第１のクロック入力信号を受信することと、
前記クロックマルチプレクサ回路が前記第１のクロック入力信号を受信したことに応答して、前記クロックマルチプレクサ回路からのクロック信号出力を提供することと、
前記第１のクロック信号出力における低フェーズ入力レベルに応答して、前記クロック信号出力における低フェーズ出力レベルを判定することと、
前記第１のクロック入力信号のフェーズレベルに関わらず、前記低フェーズ出力レベルを維持するために前記クロックマルチプレクサ回路をロックすることと、
前記クロックマルチプレクサ回路において第２のクロック入力信号を受信することと、
前記第２のクロック入力信号における低フェーズ入力レベルの存在を判定することと、
前記第２のクロック入力信号における低フェーズ入力レベルの間、前記低フェーズ出力レベルを維持しながら、前記第１のクロック入力信号に応答してクロック信号出力を提供することから、前記第２のクロック入力信号に応答してクロック信号出力を提供することへ切り換えることと、
前記切り換えることの後、前記クロックマルチプレクサ回路の出力が、前記第２のクロック信号入力のフェーズレベルに従うことを可能とすることと
からなるステップを備える方法。 - 請求項１に記載の方法において、
およそ１クロックサイクル内で、前記切り換えることに関連して起こる準安定状態を除去するステップを更に備える方法。 - 請求項１に記載の方法において、
前記ロックすることを、前記ロックすることの第１の部分の初期ステージロックステップと、前記ロックすることの第２の部分の後期ステージロックステップと、として実行するステップを更に備える方法。 - 請求項１に記載の方法において、
少なくとも前記第１のクロック信号入力と前記第２のクロック信号入力とを独立して動作する部分の回路を用いて、前記クロックマルチプレクサ回路の動作をテストするステップを更に備える方法。 - 請求項１に記載の方法において、
第１のクロック制御パイプラインを用いて前記第１のクロック信号入力を前記クロックマルチプレクサ回路に関連付け、第２のクロック制御パイプラインを用いて前記第２のクロック信号入力を前記クロックマルチプレクサ回路に関連付けるステップを更に備える方法。 - 請求項５に記載の方法において、
復号器回路を前記第１のクロック制御パイプライン及び前記第２のクロック制御パイプラインと関連付けるステップを更に備える方法。 - 請求項１に記載の方法において、
第１のフェーズロックループ回路から前記第１のクロック信号入力を取り出し、第２のフェーズロックループ回路から前記第２のクロック信号入力を取り出すステップを更に備える方法。 - 請求項１に記載の方法において、
前記クロックマルチプレクサ回路の出力を複数のデジタル信号処理回路に関連付けるステップを更に備える方法。 - 請求項１に記載の方法において、
前記クロックマルチプレクサ回路の出力をモバイル局モデムチップセットに関連付けるステップを更に備える方法。 - クロックマルチプレクサ回路を駆動する第１のクロック信号入力から、前記クロックマルチプレクサ回路を駆動する第２のクロック信号入力への切換えにおけるグリッチを低減するグリッチ低減クロック切換え回路であって、
クロックマルチプレクサ回路において第１のクロック入力信号を受信するクロックマルチプレクサ回路と、
前記クロックマルチプレクサ回路が前記第１のクロック入力信号を受信したことに応答して、前記クロックマルチプレクサ回路からのクロック信号出力を提供するクロックマルチプレクサ回路出力と、
前記第１のクロック信号出力における低フェーズ入力レベルに応答して、前記クロック信号出力における低フェーズ出力レベルを判定するクロック出力レベル判定回路と、
前記第１のクロック入力信号のフェーズレベルに関わらず、前記低フェーズ出力レベルを維持するために前記クロックマルチプレクサ回路をロックするロック回路と、
前記クロックマルチプレクサ回路において第２のクロック入力信号を受信するクロックマルチプレクサ入力回路と、
前記第２のクロック入力信号における低フェーズ入力レベルの存在を判定する低フェーズ入力レベル判定回路と、
前記第２のクロック入力信号における低フェーズ入力レベルの間、前記低フェーズ出力レベルを維持しながら、前記第１のクロック入力信号に応答してクロック信号出力を提供することから、前記第２のクロック入力信号に応答してクロック信号出力を提供することへ切り換える切換え回路と、
前記切り換え後、前記クロックマルチプレクサ回路の出力が、前記第２のクロック信号入力のフェーズレベルに従うことを可能とするクロックマルチプレクサ回路出力回路と
を備えるグリッチ低減クロック切換え回路。 - 請求項１０に記載のシステムにおいて、
前記グリッチ低減クロック切換え回路は更に、およそ１クロックサイクル内で、前記切り換えることに関連して起こる準安定状態を除去する回路及び命令を更に備えるシステム。 - 請求項１０に記載のシステムにおいて、
前記グリッチ低減クロック切換え回路は更に、前記ロックするステップを、前記ロックすることの第１の部分の初期ステージロックステップと、前記ロックすることの第２の部分の後期ステージロックステップと、として実行する回路及び命令を備えるシステム。 - 請求項１０に記載のシステムにおいて、
前記グリッチ低減クロック切換え回路は更に、少なくとも前記第１のクロック信号入力と前記第２のクロック信号入力とを独立して動作する部分の回路を用いて、前記クロックマルチプレクサ回路の動作をテストする回路及び命令を備えるシステム。 - 請求項１０に記載のシステムにおいて、
前記グリッチ低減クロック切換え回路は更に、第１のクロック制御パイプラインを用いて前記第１のクロック信号入力を前記クロックマルチプレクサ回路に関連付け、第２のクロック制御パイプラインを用いて前記第２のクロック信号入力を前記クロックマルチプレクサ回路に関連付ける回路及び命令を備えるシステム。 - 請求項１０に記載のシステムにおいて、
前記グリッチ低減クロック切換え回路は更に、前記第１のクロック制御パイプライン及び前記第２のクロック制御パイプラインと関連付ける復号器回路を備えるシステム。 - 請求項１０に記載のシステムにおいて、
前記グリッチ低減クロック切換え回路は更に、第１のフェーズロックループ回路から前記第１のクロック信号入力を取り出し、第２のフェーズロックループ回路から前記第２のクロック信号入力を取り出す回路及び命令を備えるシステム。 - 請求項１０に記載のシステムにおいて、
前記グリッチ低減クロック切換え回路は更に、前記クロックマルチプレクサ回路の出力を複数のデジタル信号処理回路に関連付ける回路及び命令を備えるシステム。 - 請求項１０に記載のシステムにおいて、
前記グリッチ低減クロック切換え回路は更に、前記クロックマルチプレクサ回路の出力をモバイル局モデムチップセットに関連付ける回路及び命令を備えるシステム。 - クロックマルチプレクサ回路を駆動する第１のクロック信号入力から、前記クロックマルチプレクサ回路を駆動する第２のクロック信号入力への切換えにおけるグリッチを低減する手段を備える、パーソナル電子デバイスのサポートにおける動作のためのモバイル局モデムであって、
クロックマルチプレクサ回路において第１のクロック入力信号を受信する受信手段と、
前記クロックマルチプレクサ回路が前記第１のクロック入力信号を受信したことに応答して、前記クロックマルチプレクサ回路からのクロック信号出力を提供する手段と、
前記第１のクロック信号出力における低フェーズ入力レベルに応答して、前記クロック信号出力における低フェーズ出力レベルを判定する手段と、
前記第１のクロック入力信号のフェーズレベルに関わらず、前記クロックマルチプレクサ回路に前記低フェーズ出力レベルを維持させる手段と、
前記クロックマルチプレクサ回路において第２のクロック入力信号を受信する手段と、
前記第２のクロック入力信号における低フェーズ入力レベルの存在を判定する手段と、
前記第２のクロック入力信号における低フェーズ入力レベルの間、前記低フェーズ出力レベルを維持しながら、前記第１のクロック入力信号に応答してクロック信号出力を提供することから、前記第２のクロック入力信号に応答してクロック信号出力を提供することへ切り換える切換え手段と、
前記切り換え手段の動作後、前記クロックマルチプレクサ回路の出力が、前記第２のクロック信号入力のフェーズレベルに従うことを可能とする手段と
からなるステップを備えるモバイル局モデム。 - 請求項１９に記載のモバイル局モデムにおいて、
およそ１クロックサイクル内で、前記切り換えることに関連して起こる準安定状態を除去する手段を更に備えるモバイル局モデム。 - 請求項１９に記載のモバイル局モデムにおいて、
前記ロックするステップを、前記ロックすることの第１の部分の初期ステージロックステップと、前記ロックすることの第２の部分の後期ステージロックステップと、として実行する手段を更に備えるモバイル局モデム。 - 請求項１９に記載のモバイル局モデムにおいて、
少なくとも前記第１のクロック信号入力と前記第２のクロック信号入力とを独立して動作する部分の回路を用いて、前記クロックマルチプレクサ回路の動作をテストする手段を更に備えるモバイル局モデム。 - 請求項１９に記載のモバイル局モデムにおいて、
第１のクロック制御パイプラインを用いて前記第１のクロック信号入力を前記クロックマルチプレクサ回路に関連付け、第２のクロック制御パイプラインを用いて前記第２のクロック信号入力を前記クロックマルチプレクサ回路に関連付ける手段を更に備えるモバイル局モデム。 - 請求項１９に記載のモバイル局モデムにおいて、
復号器回路を前記第１のクロック制御パイプライン及び前記第２のクロック制御パイプラインと関連付ける手段を更に備えるモバイル局モデム。 - 請求項１９に記載のモバイル局モデムにおいて、
第１のフェーズロックループ回路から前記第１のクロック信号入力を取り出し、第２のフェーズロックループ回路から前記第２のクロック信号入力を取り出す手段を更に備えるモバイル局モデム。 - 請求項１９に記載のモバイル局モデムにおいて、
前記クロックマルチプレクサ回路の出力を複数のデジタル信号処理回路に関連付ける手段を更に備えるモバイル局モデム。 - 請求項１９に記載のモバイル局モデムにおいて、
前記クロックマルチプレクサ回路の出力をパーソナル電子デバイスに関連付ける手段を更に備えるモバイル局モデム。 - クロックマルチプレクサ回路を駆動する第１のクロック信号入力から、前記クロックマルチプレクサ回路を駆動する第２のクロック信号入力への切換えにおけるグリッチを低減する命令をデジタル信号プロセッサ上で処理するコンピュータ読取可能プログラムコード手段を有するコンピュータ利用可能媒体であって、
クロックマルチプレクサ回路において第１のクロック入力信号を受信するコンピュータ読取可能プログラムコード手段と、
前記クロックマルチプレクサ回路が前記第１のクロック入力信号を受信したことに応答して、前記クロックマルチプレクサ回路からのクロック信号出力を提供するコンピュータ読取可能プログラムコード手段と、
前記第１のクロック信号出力における低フェーズ入力レベルに応答して、前記クロック信号出力における低フェーズ出力レベルを判定するコンピュータ読取可能プログラムコード手段と、
前記第１のクロック入力信号のフェーズレベルに関わらず、前記クロックマルチプレクサ回路に前記低フェーズ出力レベルを維持させるコンピュータ読取可能プログラムコード手段と、
前記クロックマルチプレクサ回路において第２のクロック入力信号を受信するコンピュータ読取可能プログラムコード手段と、
前記第２のクロック入力信号における低フェーズ入力レベルの存在を判定するコンピュータ読取可能プログラムコード手段と、
前記第２のクロック入力信号における低フェーズ入力レベルの間、前記低フェーズ出力レベルを維持しながら、前記第１のクロック入力信号に応答してクロック信号出力を提供することから、前記第２のクロック入力信号に応答してクロック信号出力を提供することへ切り換えるコンピュータ読取可能プログラム手段と、
前記切り換えた後、前記クロックマルチプレクサ回路の出力が、前記第２のクロック信号入力のフェーズレベルに従うことを可能とするコンピュータ読取可能プログラム手段と
を備えるコンピュータ利用可能媒体。 - 請求項２８に記載のコンピュータ利用可能媒体において、
前記クロックマルチプレクサ回路の出力を複数のデジタル信号処理回路に関連付けるコンピュータ読取可能プログラムコード手段を更に備えるコンピュータ利用可能媒体。 - 請求項２８に記載のコンピュータ利用可能媒体において、
前記クロックマルチプレクサ回路の出力をモバイル局モデムチップセットに関連付けるコンピュータ読取可能プログラムコード手段を備えるコンピュータ利用可能媒体。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US11/453,733 | 2006-06-14 | ||
| US11/453,733 US7911239B2 (en) | 2006-06-14 | 2006-06-14 | Glitch-free clock signal multiplexer circuit and method of operation |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2009515636A Division JP5185262B2 (ja) | 2006-06-14 | 2007-06-13 | グリッチフリークロック信号マルチプレクサ回路および動作の方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2012217175A true JP2012217175A (ja) | 2012-11-08 |
| JP5442802B2 JP5442802B2 (ja) | 2014-03-12 |
Family
ID=38734714
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2009515636A Expired - Fee Related JP5185262B2 (ja) | 2006-06-14 | 2007-06-13 | グリッチフリークロック信号マルチプレクサ回路および動作の方法 |
| JP2012110629A Expired - Fee Related JP5442802B2 (ja) | 2006-06-14 | 2012-05-14 | グリッチフリークロック信号マルチプレクサ回路および動作の方法 |
Family Applications Before (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2009515636A Expired - Fee Related JP5185262B2 (ja) | 2006-06-14 | 2007-06-13 | グリッチフリークロック信号マルチプレクサ回路および動作の方法 |
Country Status (13)
| Country | Link |
|---|---|
| US (1) | US7911239B2 (ja) |
| EP (1) | EP2070247B1 (ja) |
| JP (2) | JP5185262B2 (ja) |
| KR (1) | KR101052835B1 (ja) |
| CN (1) | CN101467383B (ja) |
| AT (1) | ATE477635T1 (ja) |
| BR (1) | BRPI0712764A8 (ja) |
| CA (1) | CA2653630C (ja) |
| DE (1) | DE602007008447D1 (ja) |
| MX (1) | MX2008015612A (ja) |
| RU (1) | RU2404517C2 (ja) |
| TW (1) | TWI340546B (ja) |
| WO (1) | WO2007147017A2 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9189014B2 (en) * | 2008-09-26 | 2015-11-17 | Intel Corporation | Sequential circuit with error detection |
| CN102118134A (zh) * | 2009-12-31 | 2011-07-06 | 杭州晶华微电子有限公司 | 一种新型仪表放大器 |
| CN102868398B (zh) * | 2011-07-05 | 2014-12-17 | 联发科技（新加坡）私人有限公司 | 时钟信号产生装置以及使用于时钟信号产生装置的方法 |
| US8957704B1 (en) * | 2013-09-06 | 2015-02-17 | Synopsys, Inc. | High speed phase selector with a glitchless output used in phase locked loop applications |
| US8975921B1 (en) | 2013-12-09 | 2015-03-10 | Freescale Semiconductor, Inc. | Synchronous clock multiplexer |
| IN2014CH00439A (ja) * | 2014-01-30 | 2015-08-07 | Mentor Graphics Corp | |
| KR102191167B1 (ko) * | 2014-08-06 | 2020-12-15 | 삼성전자주식회사 | 클럭 스위치 장치 및 이를 포함하는 시스템-온-칩 |
| US9653079B2 (en) * | 2015-02-12 | 2017-05-16 | Apple Inc. | Clock switching in always-on component |
| KR101887757B1 (ko) * | 2016-09-19 | 2018-09-10 | 주식회사 아이닉스 | 글리치 프리 클록 멀티플렉서 및 그 멀티플렉서를 사용한 클록 신호를 선택하는 방법 |
| US10484027B2 (en) | 2016-11-14 | 2019-11-19 | Qualcomm Incorporated | Glitch free phase selection multiplexer enabling fractional feedback ratios in phase locked loops |
| US10587248B2 (en) | 2017-01-24 | 2020-03-10 | International Business Machines Corporation | Digital logic circuit for deterring race violations at an array test control boundary using an inverted array clock signal feature |
| US10775833B2 (en) * | 2017-03-03 | 2020-09-15 | Texas Instruments Incorporated | Meeting setup/hold times for a repetitive signal relative to a clock |
| CN110912545A (zh) * | 2019-12-04 | 2020-03-24 | 电子科技大学 | 低输入信号串扰多路时分复用sar adc电路系统 |
| GB201918998D0 (en) | 2019-12-20 | 2020-02-05 | Nordic Semiconductor Asa | Clock selector circuit |
| GB202102971D0 (en) | 2021-03-03 | 2021-04-14 | Nordic Semiconductor Asa | Clock selector circuit |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0452221U (ja) * | 1990-09-04 | 1992-05-01 | ||
| JPH04303219A (ja) * | 1991-03-29 | 1992-10-27 | Victor Co Of Japan Ltd | クロック切換回路 |
| JP2006024216A (ja) * | 2004-07-06 | 2006-01-26 | Samsung Electronics Co Ltd | グリッチを誘発しないクロックスイッチング回路 |
Family Cites Families (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4853653A (en) * | 1988-04-25 | 1989-08-01 | Rockwell International Corporation | Multiple input clock selector |
| US4923055A (en) * | 1989-01-24 | 1990-05-08 | Delaware Capital Formation, Inc. | Safety mechanism for preventing unintended motion in traction elevators |
| US5183979A (en) * | 1991-07-22 | 1993-02-02 | Otis Elevator Company | Elevator governor rope restraint when elevator car moves with car doors open |
| US5544163A (en) | 1994-03-08 | 1996-08-06 | Excel, Inc. | Expandable telecommunications system |
| US5623223A (en) * | 1994-10-12 | 1997-04-22 | National Semiconductor Corporation | Glitchless clock switching circuit |
| MY114291A (en) | 1995-01-31 | 2002-09-30 | Qualcomm Inc | Concentrated subscriber system for wireless local loop |
| US5652536A (en) * | 1995-09-25 | 1997-07-29 | Cirrus Logic, Inc. | Non-glitch clock switching circuit |
| US5877636A (en) * | 1996-10-18 | 1999-03-02 | Samsung Electronics Co., Ltd. | Synchronous multiplexer for clock signals |
| GB9925594D0 (en) * | 1999-10-28 | 1999-12-29 | Sgs Thomson Microelectronics | Output circuit |
| US6587954B1 (en) * | 1999-11-24 | 2003-07-01 | Advanced Micro Devices, Inc. | Method and interface for clock switching |
| US6452426B1 (en) * | 2001-04-16 | 2002-09-17 | Nagesh Tamarapalli | Circuit for switching between multiple clocks |
| US6960942B2 (en) * | 2001-05-18 | 2005-11-01 | Exar Corporation | High speed phase selector |
| US6982573B2 (en) * | 2001-05-30 | 2006-01-03 | Stmicroelectronics Limited | Switchable clock source |
| TWI237946B (en) | 2001-07-06 | 2005-08-11 | Via Tech Inc | Clock output circuit free of glitch and method thereof |
| US6784699B2 (en) * | 2002-03-28 | 2004-08-31 | Texas Instruments Incorporated | Glitch free clock multiplexing circuit with asynchronous switch control and minimum switch over time |
| US6639449B1 (en) * | 2002-10-22 | 2003-10-28 | Lattice Semiconductor Corporation | Asynchronous glitch-free clock multiplexer |
| US7053675B2 (en) * | 2003-07-25 | 2006-05-30 | Arm Limited | Switching between clocks in data processing |
| TWI243980B (en) | 2003-10-09 | 2005-11-21 | Via Tech Inc | Switch circuit for switching clock signals |
| US7446588B2 (en) * | 2003-12-11 | 2008-11-04 | International Business Machines Corporation | Highly scalable methods and apparatus for multiplexing signals |
| DE602005013565D1 (de) * | 2004-11-12 | 2009-05-07 | Atheros Technology Ltd | Zwei-bit-a-/d-wandler mit versatzlöschung, verbesserter gleichtaktunterdrückung und schwellensensitivität |
| ITTO20050307A1 (it) * | 2005-05-06 | 2006-11-07 | St Microelectronics Srl | Circuito di commutazione fra segnali di clock e relativo procedimento |
-
2006
- 2006-06-14 US US11/453,733 patent/US7911239B2/en active Active
-
2007
- 2007-06-13 JP JP2009515636A patent/JP5185262B2/ja not_active Expired - Fee Related
- 2007-06-13 RU RU2009100921/09A patent/RU2404517C2/ru not_active IP Right Cessation
- 2007-06-13 AT AT07798523T patent/ATE477635T1/de not_active IP Right Cessation
- 2007-06-13 KR KR1020097000662A patent/KR101052835B1/ko active IP Right Grant
- 2007-06-13 MX MX2008015612A patent/MX2008015612A/es active IP Right Grant
- 2007-06-13 CA CA2653630A patent/CA2653630C/en not_active Expired - Fee Related
- 2007-06-13 WO PCT/US2007/071147 patent/WO2007147017A2/en active Application Filing
- 2007-06-13 CN CN2007800217242A patent/CN101467383B/zh active Active
- 2007-06-13 EP EP07798523A patent/EP2070247B1/en not_active Not-in-force
- 2007-06-13 DE DE602007008447T patent/DE602007008447D1/de active Active
- 2007-06-13 BR BRPI0712764A patent/BRPI0712764A8/pt not_active Application Discontinuation
- 2007-06-14 TW TW096121496A patent/TWI340546B/zh not_active IP Right Cessation
-
2012
- 2012-05-14 JP JP2012110629A patent/JP5442802B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0452221U (ja) * | 1990-09-04 | 1992-05-01 | ||
| JPH04303219A (ja) * | 1991-03-29 | 1992-10-27 | Victor Co Of Japan Ltd | クロック切換回路 |
| JP2006024216A (ja) * | 2004-07-06 | 2006-01-26 | Samsung Electronics Co Ltd | グリッチを誘発しないクロックスイッチング回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| ATE477635T1 (de) | 2010-08-15 |
| CN101467383B (zh) | 2013-07-24 |
| DE602007008447D1 (de) | 2010-09-23 |
| CA2653630C (en) | 2012-01-03 |
| RU2404517C2 (ru) | 2010-11-20 |
| BRPI0712764A2 (pt) | 2012-10-02 |
| WO2007147017A3 (en) | 2008-02-28 |
| BRPI0712764A8 (pt) | 2019-01-15 |
| KR20090033217A (ko) | 2009-04-01 |
| US7911239B2 (en) | 2011-03-22 |
| JP2009540774A (ja) | 2009-11-19 |
| CN101467383A (zh) | 2009-06-24 |
| EP2070247A2 (en) | 2009-06-17 |
| TWI340546B (en) | 2011-04-11 |
| KR101052835B1 (ko) | 2011-08-01 |
| EP2070247B1 (en) | 2010-08-11 |
| TW200812230A (en) | 2008-03-01 |
| JP5185262B2 (ja) | 2013-04-17 |
| MX2008015612A (es) | 2009-01-09 |
| RU2009100921A (ru) | 2010-07-20 |
| US20070290725A1 (en) | 2007-12-20 |
| JP5442802B2 (ja) | 2014-03-12 |
| CA2653630A1 (en) | 2007-12-21 |
| WO2007147017A2 (en) | 2007-12-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5442802B2 (ja) | グリッチフリークロック信号マルチプレクサ回路および動作の方法 | |
| US7877528B2 (en) | System method for I/O pads in mobile multimedia processor (MMP) that has bypass mode wherein data is passed through without being processed by MMP | |
| EP1691297B1 (en) | Method and system for input/output pads in a mobile multimedia processor | |
| US20090150706A1 (en) | Wrapper circuit for globally asynchronous locally synchronous system and method for operating the same | |
| US7793021B2 (en) | Method for synchronizing a transmission of information and a device having synchronizing capabilities | |
| JP3560793B2 (ja) | データ転送方法 | |
| JP2015530644A (ja) | 遅延ロック・ループを使用するメモリ・デバイスのための省電力の装置及び方法 | |
| US9106575B2 (en) | Multiplexing multiple serial interfaces | |
| US10429881B2 (en) | Semiconductor device for stopping an oscillating clock signal from being provided to an IP block, a semiconductor system having the semiconductor device, and a method of operating the semiconductor device | |
| US20020181631A1 (en) | Reducing latency and power in asynchronous data transfers | |
| JP2007312321A (ja) | シリアル・パラレル変換用の半導体集積回路 | |
| CN213365516U (zh) | 一种接口转换电路及接口转换装置 | |
| US7519789B1 (en) | Method and system for dynamically selecting a clock edge for read data recovery | |
| US8885694B2 (en) | Changing an operating performance point | |
| US8576967B2 (en) | Semiconductor device and communication method | |
| JP2002351818A (ja) | バス制御システム | |
| JP5315882B2 (ja) | 半導体装置及び通信方法 | |
| CN113504809A (zh) | 一种多路时钟的动态切换方法、装置及系统 | |
| Krstic et al. | Deliverable-D3 Specification of optimized GALS interfaces and application scenarios | |
| JP2001044841A (ja) | マンチェスタ符号化装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20130624 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130702 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20131002 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20131007 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20131028 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20131119 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20131218 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 5442802 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |