RU2404517C2 - Не допускающая сбоев схема мультиплексора синхросигналов и способ работы - Google Patents
Не допускающая сбоев схема мультиплексора синхросигналов и способ работы Download PDFInfo
- Publication number
- RU2404517C2 RU2404517C2 RU2009100921/09A RU2009100921A RU2404517C2 RU 2404517 C2 RU2404517 C2 RU 2404517C2 RU 2009100921/09 A RU2009100921/09 A RU 2009100921/09A RU 2009100921 A RU2009100921 A RU 2009100921A RU 2404517 C2 RU2404517 C2 RU 2404517C2
- Authority
- RU
- Russia
- Prior art keywords
- clock
- clock signal
- input
- circuit
- output
- Prior art date
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/693—Switching arrangements with several input- or output-terminals, e.g. multiplexers, distributors
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0079—Receiver details
- H04L7/0083—Receiver details taking measures against momentary loss of synchronisation, e.g. inhibiting the synchronisation, using idle words or using redundant clocks
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/08—Clock generators with changeable or programmable clock frequency
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/125—Discriminating pulses
- H03K5/1252—Suppression or limitation of noise or interference
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- Signal Processing (AREA)
- Computer Networks & Wireless Communication (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Electronic Switches (AREA)
- Manipulation Of Pulses (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Tests Of Electronic Circuits (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
Изобретение относится к цифровым схемам для обработки цифровых сигналов, к беспроводной связи. Методики для проектирования и применения процессора цифровых сигналов, в том числе для обработки передачи в системе связи (к примеру, CDMA). Технический результат -уменьшение числа сбоев. Меньшее число сбоев происходит при переключении от первого входного синхросигнала на второй входной синхросигнал, приводящий в действие схему мультиплексора синхросигналов. Мультиплексор синхросигналов принимает первый входной синхросигнал, предоставляет выходной синхросигнал и определяет низкий фазовый выходной уровень в выходном синхросигнале в ответ на низкий фазовый входной уровень в первом выходном синхросигнале. В течение ограниченного периода времени низкий фазовый выходной уровень принудительно поддерживается независимо от фазового уровня первого входного синхросигнала. Мультиплексор синхросигналов принимает второй входной синхросигнал и определяет низкий фазовый входной уровень во втором входном синхросигнале. Переключение на предоставление выходного синхросигнала в ответ на второй входной синхросигнал выполняется в течение низкого фазового входного уровня во втором входном синхросигнале. Далее выходной сигнал мультиплексора синхросигналов следует фазовому уровню второго синхросигнала. 4 н. и 26 з.п. ф-лы, 8 ил.
Description
ОБЛАСТЬ ТЕХНИКИ, К КОТОРОЙ ОТНОСИТСЯ ИЗОБРЕТЕНИЕ
Раскрытый объект изобретения относится к цифровым схемам, таким как цифровые схемы для обработки цифровых сигналов, беспроводной связи и других вариантов применения. Более конкретно, это раскрытие относится к новой и усовершенствованной, не допускающей сбоев схеме мультиплексора синхросигналов, пригодной для многих типов цифровых схем.
УРОВЕНЬ ТЕХНИКИ
Применение методик множественного доступа с кодовым разделением каналов (CDMA) в системе связи с множественным доступом раскрыто в Патенте (США) номер 4901307, озаглавленном "SPREAD SPECTRUM MULTIPLE ACCESS COMMUNICATION SYSTEM USING SATELLITE OR TERRESTRIAL REPEATERS", и в Патенте (США) номер 5103459, озаглавленном "SYSTEM AND METHOD FOR GENERATING WAVEFORMS IN A CDMA CELLULAR TELEHANDSET SYSTEM", оба из которых переуступлены правопреемнику заявляемого объекта изобретения. CDMA-система в типичном варианте выполнена с возможностью соответствовать одному или более стандартов. Один такой стандарт предложен консорциумом с названием Партнерский проект третьего поколения (3GPP) и осуществлен как набор документов, включающий в себя документы со следующими номерами 3G TS 25.211, 3G TS 25.212, 3G TS 25.213 и 3G TS 25.214, которые находятся в открытом доступе. Стандарт 3GPP далее упоминается как стандарт WCDMA.
В дополнительном улучшении широкополосной технологии WCDMA один конкретный тип наборов микросхем для телефонных аппаратов WCDMA известен как линейка наборов микросхем Mobile Station Modem™ (набор микросхем MSM™). Линейка наборов микросхем MSM предлагается настоящим правопреемником раскрытого объекта изобретения, и, по меньшей мере, некоторые из таких наборов микросхем используют 65-нанометровую CMOS-технологию и интерфейс с однокристальным приемо-передающим устройством RF CMOS и многополосными приемными устройствами, чтобы обеспечить значительную экономическую эффективность. Линейка наборов микросхем MSM, например, поддерживает EDGE-, GPRS- и GSM-сети и предоставляет мультимедийные возможности, интегрированные в фотокамеру и обработку изображений, потоковую передачу, воспроизведение и запись видео и видеотелефонию; потоковую передачу и воспроизведение популярных аудиокодеков, таких как MP3, AAC/aacPlus™ и Enhanced aacPlus; возможности подключения Bluetooth®; двумерную/трехмерную графику; а также совместимое с OMA 2.0 управление цифровыми правами (DRM). Более того, некоторые наборы микросхем MSM предоставляют функциональную совместимость между однокристальными решениями по технологии Radio-on-Chip for Mobile™ (ROCm), давая им возможность поддерживать технологию беспроводных LAN 802.11g и 802.11a/g.
Набор микросхем MSM и похожие наборы микросхем зачастую используют множество синхросигналов, которые подаются в несколько подсистем. Эти синхросигналы, в общем, являются асинхронными по отношению друг к другу, поскольку для того, чтобы работать надлежащим образом, различные подсистемы требуют различные синхросигналы в различные моменты времени. С учетом все большего использования многочастотных синхросигналов в этих и похожих микросхемах, особенно в области техники связи, зачастую необходимо переключать источник линии синхросигналов в то время, когда микросхема работает. Это обычно реализуется посредством мультиплексирования двух или более источников синхросигналов различных частот в аппаратных средствах и управления линией выбора мультиплексора посредством внутренней логики. Две частоты синхросигналов могут быть абсолютно не связаны друг с другом, либо они могут быть кратны друг другу. В любом случае есть вероятность появления нежелательных сбоев в линии синхросигналов во время переключения. Сбой в линии синхросигналов опасен для всей системы, поскольку он может интерпретироваться как захват фронта синхросигнала посредством некоторых регистров при пропуске другими или предоставлять слишком мало времени для того, чтобы вычисления в программах завершились.
Один подход для того, чтобы разрешить эту проблему, состоит в том, чтобы предоставить схему для выбора и переключения с одного на другой во множестве источников синхросигналов, имеющих различные частоты, без формирования недопустимо коротких импульсов, электрических сбоев, метастабильных условий или других аномалий, описанных в Патенте (США) номер 4853653. В таком решении предусмотрен селектор нескольких входных синхросигналов для асинхронного переключения с одного на другой из множества осцилляторов, которые формируют синхросигналы, имеющие различные частоты. Селектор синхросигнала имеет множество секций, соответствующих множеству осцилляторов. Каждая секция в селекторе синхросигнала содержит начальный И-вентиль, пару мультивибраторов и конечный И-вентиль, все из которых подключены последовательно. Сигнал осциллятора для каждой секции применяется к конечному И-вентилю и к мультивибраторам как синхронизирующий вход. Инвертированный сигнал из второго мультивибратора каждой секции предоставляется в качестве входа в начальные И-вентили всех остальных секций. Сигнал выбора осциллятора также предоставляется в качестве входа в начальный И-вентиль каждой секции. Выходы всех конечных И-вентилей проходят через ИЛИ-вентиль, который предоставляет выбранный выходной синхросигнал. Селектор синхросигнала переключается между осцилляторами так, как определено посредством сигналов выбора, без создания недопустимо коротких импульсов, метастабильных условий или других аномальных сигналов. Тем не менее, это решение требует того, чтобы линии выбора оставались стабильными до тех пор, пока операция переключения не будет завершена, в противном случае схема может формировать сбои.
Другой подход использует "мультиплексор с переключением фаз". Мультиплексор с переключением фаз, к сожалению, демонстрирует нежелательный характер работы при сжатии некоторых фаз синхросигнала. Он также подвержен метастабильности. Метастабильность возникает, когда запоминающий узел последовательного элемента переходит в состояние между идеальной "единицей" и идеальным "нулем". Метастабильное состояние может интерпретироваться по-разному мультиплексором синхросигналов и включающей обратной связью другого мультивибратора. Следовательно, необходимо, чтобы фиксирующие фронты обоих мультивибраторов и запускающий фронт сигнала SELECT задавались отдельно друг от друга, чтобы исключить любые асинхронные взаимодействия.
Соответственно, имеется потребность в решении для проблемы переключения между синхросигналами без сбоев и сжатия фаз.
Есть потребность в небольшом времени переключения и простоте схем переключения синхросигналов, которые могут быть использованы для наборов микросхем мобильных систем и аналогичных вариантов применения.
Есть дополнительная потребность в схеме переключения синхросигналов, которая обеспечивает низкую вероятность метастабильности или других аномалий в ходе процесса переключения.
СУЩНОСТЬ ИЗОБРЕТЕНИЯ
Раскрыты методики предоставления новой и усовершенствованной, не допускающей сбоев схемы мультиплексора синхросигналов, причем эти методики как усовершенствуют работу наборов микросхем обработки цифровых сигналов для все более мощных программно-реализованных приложений, работающих в персональных компьютерах, персональных цифровых устройствах, беспроводных телефонных аппаратах и аналогичных электронных устройствах, так и повышают ассоциативно связанную скорость цифровой обработки, эффективность использования энергии и качество обслуживания.
Согласно одному аспекту раскрытого объекта изобретения предусмотрен способ и система, которые предотвращают сбои при переключении синхросигналов от первого входного синхросигнала, управляющего схемой мультиплексора синхросигналов, на второй входной синхросигнал, управляющий мультиплексором синхросигналов. Способ и система предусматривают прием первого входного синхросигнала в схеме мультиплексора синхросигналов и предоставление выходного синхросигнала из схемы мультиплексора синхросигналов в ответ на прием посредством схемы мультиплексора синхросигналов первого входного синхросигнала. Раскрытый объект изобретения определяет низкий фазовый выходной уровень в выходном синхросигнале в ответ на низкий фазовый входной уровень в первом выходном синхросигнале и заставляет, в течение ограниченного периода времени, схему мультиплексора синхросигналов поддерживать низкий фазовый выходной уровень независимо от фазового уровня первого входного синхросигнала. Схема мультиплексора синхросигналов также принимает второй входной синхросигнал и определяет наличие низкого фазового входного уровня во втором входном синхросигнале. Переключение от предоставления выходного синхросигнала в ответ на первый входной синхросигнал на предоставление выходного синхросигнала в ответ на второй входной синхросигнал выполняется при сохранении низкого фазового выходного уровня и в течение низкого фазового входного уровня во втором входном синхросигнале. Далее способ и система дают возможность выходному сигналу схемы мультиплексора синхросигналов следовать фазовому уровню второго входного синхросигнала после этапа переключения.
Эти и другие преимущества раскрытого объекта изобретения, а также дополнительные новые функции должны стать очевидными из описания, предоставленного в данном документе. Цель данной сущности состоит не в том, чтобы быть всеобъемлющим описанием заявляемого объекта изобретения, а вместо этого предоставить краткий обзор части функциональности объекта изобретения. Другие системы, способы, признаки и преимущества, предоставленные в данном документе, должны стать очевидными специалистам в данной области техники после изучения прилагаемых чертежей и подробного описания. Подразумевается, что все подобные дополнительные системы, способы, признаки и преимущества включены в рамки этого описания, находятся в рамках объема прилагаемой формулы изобретения.
КРАТКОЕ ОПИСАНИЕ ЧЕРТЕЖЕЙ
Признаки, характер и преимущества раскрытого объекта изобретения должны стать более очевидными из изложенного ниже подробного описания, рассматриваемого вместе с чертежами, на которых одинаковые символы ссылок определяют соответственно по всему документу и из которых:
Фиг.1 - это упрощенная блок-схема системы модема мобильной станции, которая может реализовывать раскрытый объект изобретения;
Фиг.2 демонстрирует понятие сбоя схемы синхросигнала, для устранения которого предназначен раскрытый объект изобретения;
Фиг.3 иллюстрирует аспекты конвейера управления синхросигналами, относящиеся к настоящей заявке;
Фиг.4 иллюстрирует аспекты фазовой траектории, подходящие для настоящего раскрытия;
Фиг.5 и 6 иллюстрируют схему переключения синхросигналов, осуществляющую аспекты раскрытого объекта изобретения;
Фиг.7 предоставляет блок-схему последовательности операций, показывающую конкретные этапы настоящего раскрытия;
Фиг.8 - это блок-схема последовательности операций аспектов корректировки метастабильности раскрытого объекта изобретения.
ПОДРОБНОЕ ОПИСАНИЕ ВАРИАНТОВ ОСУЩЕСТВЛЕНИЯ
Раскрытый объект изобретения новой и усовершенствованной, не допускающей сбоев схемы мультиплексора синхросигналов может находить применение в приложениях, связанных с обработкой сигналов любого типа, для которых представленные здесь преимущества могут быть полезны. Один такой вариант применения появляется в связи и, в частности, в беспроводных телефонных аппаратах, которые используют одну или более схем обработки цифровых сигналов.
Фиг.1 - это упрощенная блок-схема набора 10 микросхем модема мобильной станции (MSM), который может осуществлять раскрытый объект изобретения. Тем не менее, следует понимать, что настоящий раскрытый объект изобретения может быть применен ко многим различным типам наборов микросхем во многих различных окружениях. Осуществленное здесь представление, следовательно, предоставляет демонстрацию одного такого применения. В частности, фиг.1 показывает набор 10 микросхем MSM, в котором настоящий раскрытый объект изобретения может находить преимущественное применение. Набор 10 микросхем MSM включает в себя применения 12 подключения, такие как интерфейс 14 кнопочной панели, приложение 16 SD/SDIO, подключение 18 USB OTG и универсальные асинхронные приемо-передающие устройства (UART), такие как UART1 20, UART2/модем интерфейса приемного блока (RUIM1) 22 и (UART3/RUIM2) 24. Видеоввод в набор 10 микросхем MSM может проходить через ввод 26 с камеры CMOS CCD в схему 28 обработки камеры и MODI-клиент 30, тогда как аудиоинтерфейсы включают в себя громкоговоритель 32 телефонного аппарата, стереогарнитуру 34, микрофон 36 и стереоввод 38 для взаимодействия с аудиосхемой 40. Аудиосхема 40 может допускать поддержку приложений, таких как функции MP3, AAC/aacPlus, EVRC, QCELP, EVRC, QCELP, AMR, CMX и MIDI-приложения.
В примере набора 10 микросхем MSM по фиг.1 шины 42 двойной памяти сопрягают различные запоминающие устройства и связанные функциональные схемы. Они могут включать в себя EB1 44 для сопряжения запоминающих устройств, таких как SDRAM 46, пакетное P SRAM 48 и пакетное NOR 50, и EB2 52 для сопряжения LCD 54, NAND 56 и других устройств 58. Также хост 60 MDDI (цифровой интерфейс мобильного дисплея) может предоставлять интерфейс с LCD 54. Набор 10 микросхем MSM также может включать в себя графическую схему 62 для поддержки функций OpenGL® ES, 3D и 2D и видеосхему 64 для поддержки функций MPEG-4, H.263 и H.264. Помимо этого функции обработки, такие как функции CDMA-процессора 66, GSM/GPRS-процессора 68, gpsOne-процессора 70 и BT 1.2-процессора 72, могут быть включены в набор 10 микросхем MSM. При условии процессов преобразования сигналов и т.п. набор 10 микросхем MSM может включать в себя интерфейс последовательной шины (SBI) 74, приемный A/D-преобразователь (Rx ADC) 76 и передающий D/A-преобразователь (Tx DAC) 78.
Набор 10 микросхем дополнительно может включать в себя различные процессоры наборов микросхем, такие как процессор 80 QDSP4000 компании Qualcomm Inc., процессор 82 ARM926EJS компании Arm, Inc. и процессор 86 Modem QDSP4000 компании Qualcomm, Inc., а также одну или более схем 86 фазовой автоподстройки частоты (PLL). PLL 86 помогают с формированием синхросигнала. Практически любая часть набора 10 микросхем MSM, которая требует синхросигнала для работы цифровой схемы, может составлять PLL 86 для таких синхросигналов. Помимо этого может быть множество PLL 86, к примеру шесть или более, работающих в различных вариантах осуществления набора 10 микросхем MSM.
Время от времени возможно, чтобы одна PLL 86 предоставляла синхросигнал двум или более частям набора 10 микросхем MSM. Это преимущественно с точки зрения энергопотребления в том, что одна PLL 86 может предоставлять синхросигнал в одну или более частей набора 10 микросхем MSM, к примеру в CDMA-процессор 66, GSM/GPRS-процессор 68 и gpsOne-процессор 70. При предоставлении посредством PLL 86 многочастотных синхросигналов в различные компоненты набора 10 микросхем MSM зачастую необходимо переключить источник линии синхросигнала в то время, когда соответствующий компонент выполняется. Управление тем, какая PLL 86 может предоставлять требуемый синхросигнал, является центральной темой настоящего раскрытия, один вариант осуществления которого представлен ниже на фиг.5-8.
Раскрытый объект изобретения обеспечивает мультиплексирование двух различных источников частотных синхросигналов в аппаратных средствах и управление линией выбора мультиплексора посредством внутренней логики. Две синхронизирующие частоты могут быть абсолютно не связаны друг с другом, могут иметь произвольную взаимосвязь друг с другом либо они могут быть кратны друг другу. В любом случае настоящее раскрытие исключает появление сбоев в линии синхросигналов во время переключения. Сбой линии синхросигналов опасен для всего набора 10 микросхем MSM, поскольку он может интерпретироваться как захват фронта синхросигнала некоторыми регистрами при пропуске другими или предоставлять слишком мало времени для того, чтобы вычисления в программах завершились.
Фиг.2 более подробно иллюстрирует то, что в данном документе должно пониматься как "сбой" в синхронизирующей схеме. Сигнал 90 clk показывает наличие сбоя 106 при переключении с сигнала 92 clka на сигнал 94 clkb. Мультиплексор синхросигналов может реагировать на сигнал выбора (во время, указанное посредством линии 96) для переключения с clka на сигнал 94 clkb менее чем через продолжительность 98 фазы clka после переднего фронта 100 clka и до заднего фронта 102 clkb продолжительности 104 фазы clkb. В этом случае сигнал 90 clk демонстрирует сбой 106, где высокая фаза выходного синхросигнала сжимается. Это условие может указывать негативное влияние, например, на всю работу набора 10 микросхем MSM.
В отличие от этого мультиплексор специально разработан для мультиплексирования синхросигналов. Линиям выбора разрешено переключаться асинхронно. Синхронизирующая схема обеспечивает то, что выходной синхросигнал 90 никогда не сбоит (т.е. его высокая или низкая фаза не сжимаются). Раскрытый объект изобретения обеспечивает такую схему переключения синхросигналов.
Нарушения времени настройки и удержания могут приводить к метастабильности, которая может иметь место в течение неопределенного интервала времени. Следовательно, теоретически, время, требуемое для того, чтобы разрешить состояние триггера-защелки, в таком случае может быть бесконечным. Всегда будут точки в непрерывной области, которые находятся на равном (или практически равном) расстоянии от точек в дискретной области, делая решение того, какую точку выбрать, трудным и потенциально продолжительным процессом. Если входные сигналы в схему разрешения конфликтов или мультивибратор поступают практически одновременно, схема наиболее вероятно пересечет точку метастабильности. Раскрытый объект изобретения, как показано ниже, разрешает эту проблему за счет предоставления требуемого не допускающего сбоев переключения синхросигналов.
На фиг.3 линия 112 clka предоставляет сигнал 92 clka в конвейер управления синхросигналами (CCP) 114. CCP 114 может быть одним из ряда CCP, которые управляют входами в схему 116 мультиплексора. Т.е. сигнал 112 clka является одним, например, из пяти (5) возможных входных синхросигналов, из которых схема 116 мультиплексора может сформировать выходной синхросигнал 118.
Фиг.4 иллюстрирует аспекты распределения по времени синхросигналов, применимые к CCP 114, для графической демонстрации проблемы сбоя в цифровой схеме. Критическая траектория распределения по времени CCP 114 показана как примеры 120 и 122 переключения. В фазовой траектории 120 задний фронт 124 сигнала 126 выбора (активного при низком уровне) мультиплексора должен быть стабильным до переднего фронта 128 синхросигнала 92 clka, чтобы обеспечить его неискаженное распространение через мультиплексор 116. Поздний задний фронт 124 урезает верхнюю фазу синхросигнала 92 clka. Аналогично, передний фронт 130 сигнала 132 выбора мультиплексора также должен быть стабильным до заднего фронта 134 синхросигнала 92 clka, чтобы не допустить сбоя на выходе 118 clk мультиплексора 116.
Фиг.5 иллюстрирует схему 150 переключения синхросигналов, в которой настоящее раскрытие может быть преимущественно использовано. Схема 150 переключения синхросигналов включает в себя схемы 152 декодера для приема входных сигналов init, req1, req0 и halt. Сигналы управления выбором подаются в конвейер 154 управления синхросигналами для сигнала clka, конвейер 156 управления синхросигналами для сигнала clkb, конвейер 158 управления синхросигналами для сигнала clkc и конвейер 160 управления синхросигналами для сигнала clkd. Схема 162 мультиплексора 5-к-1 принимает синхросигналы clka, clkb, clkc, clkd и clkt (тестовый синхросигнал). Кроме того (очень важно для раскрытого объекта изобретения), схема 150 переключения синхросигналов предоставляет запирающую схему 164 для запирания внутренних запросных линий reqa, reqb, reqc, reqd и тем самым предотвращает сбой.
Запирающая схема 164 дополнительно включает в себя линии 166 раннего выбора и линии 168 позднего выбора. Фиг.6 конкретнее показывает один вариант осуществления входных данных для конвейеров 154-160 управления синхросигналами, которые могут быть использованы для того, чтобы достичь целей настоящего раскрытия.
Схема 150 переключения синхросигналов предоставляет управляющую логику для переключения от одного синхросигнала на другой, которая включает в себя ожидание низкого фазового уровня текущего синхросигнала. Когда нет активных выборок в схеме 162 мультиплексора, выходной сигнал имеет низкий уровень. Схема 150 переключения синхросигналов принудительно задает низкий уровень схемы 162 мультиплексора и ожидает низкой фазы нового синхросигнала. Затем схема 150 синхросигналов предоставляет возможность схеме 162 мультиплексора следовать высокому и низкому фазовым уровням нового синхросигнала.
В схеме 150 переключения синхросигналов линии выбора (sela, selb, selb и seld) могут переключаться автономно на clka, clkb, clkc и clkd, при этом полностью исключая сбои выходных синхросигналов. Раскрытый вариант осуществления схемы 150 переключения синхросигналов поддерживает четыре (4) CCP, включая конвейеры 154-160. Схема 150 переключения синхросигналов объединяет логику CCP 114 с логикой CCP мультиплексора 162, чтобы уменьшить число стадий в пути синхросигнала в PLL. Техническое преимущество раскрытого варианта осуществления является важным усовершенствованием в дрожании и искажении рабочего цикла. Помимо этого схема 150 переключения синхросигналов позволяет отключать логику CCP, когда она не требуется. Дополнительные технические преимущества раскрытого предмета изобретения включают в себя поддержку переключения синхросигналов для синхросигнала в 1 ГГц в одном варианте осуществления. Настоящая заявка демонстрирует низкую вероятность метастабильности, низкое дрожание, низкое искажение рабочего цикла, низкие требования по питанию и электроэнергии, низкие требования по площади и низкий перекос.
Фиг.7 предоставляет функциональную блок-схему 170 последовательности операций способа, иллюстрирующую конкретные этапы настоящего раскрытия, которые могут выполняться посредством схемы 150 переключения синхросигналов. В дополнительном пояснении процесса переключения между синхросигналами допустим, что схема 150 переключения синхросигналов находится в установившемся режиме, когда синхросигнал, в настоящее время выбранный, является согласованным с внешними запросными линиями req1 и req0 (этап 172). Т.е. предположим, что схема 150 переключения синхросигналов находится в установившемся режиме при выбранном clka (этап 174). Внешние запросные линии не запираются от распространения через декодер. Затем req0 может возрастать, и после этого запрашивается clkb (этап 176). Событие распространяется через схему 152 декодера, принудительно задавая низкий уровень reqa и высокий уровень reqb (этап 178). Далее reqa вставляет нуль в конвейер, управляющий sela 154 (этап 180). Тем не менее, reqb не имеет немедленного эффекта. При работе reqb еще не разрешено входить в конвейер, управляющий clkb, поскольку sela остается на высоком уровне (этап 182).
Через некоторое время req1 может переключаться (этап 184). Далее reqd теперь переходит к высокому уровню и заменяет reqb, по-прежнему без немедленного влияния на выходной синхросигнал мультиплексора 162 (этап 186). В некоторой точке ранний выбор clka упадет. Это запирает внутренние запросные линии, питающие конвейеры 152-160 (этап 188). Далее схема 152 декодера может стать метастабильной. В рамках одного цикла синхронизации раскрытая схема значительно снижает вероятность того, что возникает метастабильность (этап 190). После одного цикла sela также снижается, позволяя reqd вставлять единицу в конвейер, управляющий clkd 160 (этап 192). В конце концов seld переходит к высокому уровню, что отпирает внутренние запросные линии и помещает схему 150 переключения синхросигналов обратно в установившийся режим (этап 194).
Как проясняет блок-схема 200 последовательности операций способа по фиг.8, схема 150 переключения синхросигналов также эффективно разрешает метастабильность схемы 152 декодера. Начиная на этапе 202, допустим, что схема 150 переключения синхросигналов находится в установившемся режиме при выбранном clka (этап 202). Внешние запросные линии не запираются от распространения через декодер. Допустим, что req0 возрастает и что теперь запрашивается clkb (этап 204). Событие распространяется через схему 152 декодера, принудительно задавая низкий уровень reqa и высокий уровень reqb (этап 206). Далее reqa вставляет нуль в конвейер, управляющий sela 154 (этап 208). В некоторой точке схема 166 раннего выбора clka снижается. Это запирает внутренние запросные линии, питающие конвейеры 152-160 (этап 210). Схема 152 декодера может стать метастабильной, если req0 снижается одновременно (этап 212). Метастабильность для reqa может быть разрешена, поскольку следующее событие дискретизации для него возникает только через один цикл (этап 214). Метастабильность для reqb, reqc и reqd также может быть разрешена, поскольку sela, поздний выбор для clka, остается на высоком уровне для следующего цикла (этап 216). В раскрытом варианте осуществления тестовый режим работы также может быть предоставлен для выбора тестового синхросигнала. Выбор тестового синхросигнала, clkt, обходит функциональный синхросигнал, обычно формируемый посредством схемы 162 мультиплексора 5-к-1. Выбор clkt не влияет на состояние схемы 150 переключения синхросигналов при управлении работой схемы 162 мультиплексора. Выбор clkt не влияет на схему 150 переключения синхросигналов. Линия выбора тестового синхросигнала переопределяет схему 150 переключения синхросигналов.
Обобщая, настоящее раскрытие предоставляет способ и систему, которые предотвращают сбои при переключении синхросигналов от первого синхронизирующего входа, управляющего схемой мультиплексора синхросигналов, на второй синхронизирующий вход, управляющий мультиплексором синхросигналов. Способ и система предусматривают прием первого входного синхросигнала в схеме мультиплексора синхросигналов и предоставление выходного синхросигнала из схемы мультиплексора синхросигналов в ответ на прием посредством схемы мультиплексора синхросигналов первого входного синхросигнала. Раскрытый объект изобретения определяет низкий фазовый выходной уровень в выходном синхросигнале в ответ на низкий фазовый входной уровень в первом выходном синхросигнале и заставляет, в течение ограниченного периода времени, схему мультиплексора синхросигналов поддерживать низкий фазовый выходной уровень независимо от фазового уровня первого входного синхросигнала. Схема мультиплексора синхросигналов также принимает второй входной синхросигнал и определяет наличие низкого фазового входного уровня во втором входном синхросигнале. Переключение от предоставления выходного синхросигнала в ответ на первый входной синхросигнал на предоставление выходного синхросигнала в ответ на второй входной синхросигнал выполняется при сохранении низкого фазового выходного уровня и в течение низкого фазового входного уровня во втором входном синхросигнале. Далее способ и система дают возможность выходному сигналу схемы мультиплексора синхросигналов следовать фазовому уровню второго входного синхросигнала после этапа переключения.
Признаки и функции обработки, описанные в данном документе, для уменьшения сбоев при переключении от первого входного синхросигнала, управляющего схемой мультиплексора синхросигналов, на второй входной синхросигнал, управляющий упомянутой схемой мультиплексора синхросигналов, могут быть реализованы множеством способов. Более того, процесс и признаки, описанные в данном документе, могут быть сохранены на магнитных, оптических или других записывающих носителях для считывания и приведения в исполнение посредством таких систем обработки сигналов и инструкций. Предшествующее описание предпочтительных вариантов осуществления, следовательно, предоставлено для того, чтобы дать возможность любому специалисту в данной области техники создавать или использовать заявляемый объект изобретения. Различные модификации в этих вариантах осуществления должны стать очевидными специалистам в данной области техники, например один дополнительный вариант осуществления может включать в себя версию схемы N-к-1, а общие принципы, определенные в материалах настоящей заявки, могут быть применены к другим вариантам осуществления без использования каких-либо нововведений. Таким образом, заявляемый объект изобретения не предназначен для того, чтобы быть ограниченным показанными в данном документе вариантами осуществления, а должен удовлетворять самой широкой области применения, согласованной с принципами и новыми функциями, раскрытыми в данном документе.
Claims (30)
1. Способ уменьшения сбоев при переключении с первого входного синхросигнала, приводящего в действие схему мультиплексора синхросигналов, на второй входной синхросигнал, приводящий в действие упомянутую схему мультиплексора синхросигналов, содержащий этапы, на которых
принимают первый входной синхросигнал в схеме мультиплексора синхросигналов;
предоставляют выходной синхросигнал из схемы мультиплексора синхросигналов в ответ на прием схемой мультиплексора синхросигналов первого входного синхросигнала;
определяют низкий фазовый выходной уровень в выходном синхросигнале в ответ на низкий фазовый входной уровень в первом выходном синхросигнале;
запирают схему мультиплексора синхросигналов, чтобы поддерживать низкий фазовый выходной уровень независимо от фазового уровня первого входного синхросигнала;
принимают второй входной синхросигнал в схеме мультиплексора синхросигналов;
определяют наличие низкого фазового входного уровня во втором входном синхросигнале;
переключают от предоставления выходного синхросигнала в ответ на первый входной синхросигнал на предоставление выходного синхросигнала в ответ на второй входной синхросигнал при сохранении низкого фазового выходного уровня и в течение низкого фазового входного уровня во втором входном синхросигнале; и
дают возможность выходному сигналу схемы мультиплексора синхросигналов следовать фазовому уровню второго входного синхросигнала после этапа переключения.
принимают первый входной синхросигнал в схеме мультиплексора синхросигналов;
предоставляют выходной синхросигнал из схемы мультиплексора синхросигналов в ответ на прием схемой мультиплексора синхросигналов первого входного синхросигнала;
определяют низкий фазовый выходной уровень в выходном синхросигнале в ответ на низкий фазовый входной уровень в первом выходном синхросигнале;
запирают схему мультиплексора синхросигналов, чтобы поддерживать низкий фазовый выходной уровень независимо от фазового уровня первого входного синхросигнала;
принимают второй входной синхросигнал в схеме мультиплексора синхросигналов;
определяют наличие низкого фазового входного уровня во втором входном синхросигнале;
переключают от предоставления выходного синхросигнала в ответ на первый входной синхросигнал на предоставление выходного синхросигнала в ответ на второй входной синхросигнал при сохранении низкого фазового выходного уровня и в течение низкого фазового входного уровня во втором входном синхросигнале; и
дают возможность выходному сигналу схемы мультиплексора синхросигналов следовать фазовому уровню второго входного синхросигнала после этапа переключения.
2. Способ по п.1, дополнительно содержащий этап, на котором исключают метастабильное состояние, возникающее в связи с этапом переключения, в пределах приблизительно одного цикла синхросигнала.
3. Способ по п.1, дополнительно содержащий этап, на котором выполняют этап запирания как этап запирания на ранней стадии для первой части этапа запирания и этап запирания на поздней стадии для последующей части этапа запирания.
4. Способ по п.1, дополнительно содержащий этап, на котором тестируют работу схемы мультиплексора синхросигналов с использованием схемы, по меньшей мере, часть которой работает независимо от первого входного синхросигнала и второго входного синхросигнала.
5. Способ по п.1, дополнительно содержащий этап, на котором ассоциативно связывают первый входной синхросигнал со схемой мультиплексора синхросигналов с помощью первого конвейера управления синхросигналами и второй входной синхросигнал со схемой мультиплексора синхросигналов с помощью второго конвейера управления синхросигналами.
6. Способ по п.5, дополнительно содержащий этап, на котором ассоциативно связывают схему декодера с первым конвейером управления синхросигналами и вторым конвейером управления синхросигналами.
7. Способ по п.1, дополнительно содержащий этап, на котором извлекают первый входной синхросигнал из первой схемы фазовой автоподстройки частоты и второй входной синхросигнал из второй схемы фазовой автоподстройки частоты.
8. Способ по п.1, дополнительно содержащий этап, на котором ассоциативно связывают выходной сигнал схемы мультиплексора синхросигналов со множеством схем обработки цифровых сигналов.
9. Способ по п.1, дополнительно содержащий этап, на котором ассоциативно связывают выходной сигнал схемы мультиплексора синхросигналов с набором микросхем модема мобильной станции.
10. Схема переключения синхросигналов, снижающая сбои, для снижения сбоев при переключении с первого входного синхросигнала, приводящего в действие схему мультиплексора синхросигналов, на второй входной синхросигнал, приводящий в действие схему мультиплексора синхросигналов, содержащая
схему мультиплексора синхросигналов для приема первого входного синхросигнала;
вывод схемы мультиплексора синхросигналов для предоставления выходного синхросигнала из схемы мультиплексора синхросигналов в ответ на прием схемой мультиплексора синхросигналов первого входного синхросигнала;
схему определения выходного уровня синхросигнала для определения низкого фазового выходного уровня в выходном синхросигнале в ответ на низкий фазовый входной уровень в первом выходном синхросигнале;
схему запирания для запирания схемы мультиплексора синхросигналов, чтобы поддерживать низкий фазовый выходной уровень независимо от фазового уровня первого входного синхросигнала;
входную схему мультиплексора синхросигналов для приема второго входного синхросигнала в схеме мультиплексора синхросигналов;
схему определения низкого фазового входного уровня для определения присутствия низкого фазового входного уровня в упомянутом втором входном синхросигнале;
схему переключения для переключения от предоставления выходного синхросигнала в ответ на первый входной синхросигнал на предоставление выходного синхросигнала в ответ на второй входной синхросигнал при сохранении низкого фазового выходного уровня и в течение низкого фазового входного уровня во втором входном синхросигнале; и
выходную схему схемы мультиплексора синхросигналов для предоставления возможности выходному сигналу схемы мультиплексора синхросигналов следовать фазовому уровню второго входного синхросигнала после этапа переключения.
схему мультиплексора синхросигналов для приема первого входного синхросигнала;
вывод схемы мультиплексора синхросигналов для предоставления выходного синхросигнала из схемы мультиплексора синхросигналов в ответ на прием схемой мультиплексора синхросигналов первого входного синхросигнала;
схему определения выходного уровня синхросигнала для определения низкого фазового выходного уровня в выходном синхросигнале в ответ на низкий фазовый входной уровень в первом выходном синхросигнале;
схему запирания для запирания схемы мультиплексора синхросигналов, чтобы поддерживать низкий фазовый выходной уровень независимо от фазового уровня первого входного синхросигнала;
входную схему мультиплексора синхросигналов для приема второго входного синхросигнала в схеме мультиплексора синхросигналов;
схему определения низкого фазового входного уровня для определения присутствия низкого фазового входного уровня в упомянутом втором входном синхросигнале;
схему переключения для переключения от предоставления выходного синхросигнала в ответ на первый входной синхросигнал на предоставление выходного синхросигнала в ответ на второй входной синхросигнал при сохранении низкого фазового выходного уровня и в течение низкого фазового входного уровня во втором входном синхросигнале; и
выходную схему схемы мультиплексора синхросигналов для предоставления возможности выходному сигналу схемы мультиплексора синхросигналов следовать фазовому уровню второго входного синхросигнала после этапа переключения.
11. Схема по п.10, причем схема переключения синхросигналов, снижающая сбои, дополнительно содержит схему и инструкции для исключения метастабильного состояния, возникающего в связи с упомянутым этапом переключения, в пределах приблизительно одного цикла синхросигнала.
12. Схема по п.10, причем схема переключения синхросигналов, снижающая сбои, дополнительно содержит схему и инструкции для выполнения этапа запирания как этапа запирания на ранней стадии для первой части этапа запирания и этапа запирания на поздней стадии для последующей части этапа запирания.
13. Схема по п.10, причем схема переключения синхросигналов, снижающая сбои, дополнительно содержит схему и инструкции для тестирования работы схемы мультиплексора синхросигналов с использованием схемы, по меньшей мере, часть которой работает независимо от первого входного синхросигнала и второго входного синхросигнала.
14. Схема по п.10, причем схема переключения синхросигналов, снижающая сбои, дополнительно содержит схему и инструкции для ассоциативного связывания первого входного синхросигнала со схемой мультиплексора синхросигналов с помощью первого конвейера управления синхросигналами и второго входного синхросигнала со схемой мультиплексора синхросигналов с помощью второго конвейера управления синхросигналами.
15. Схема по п.10, причем схема переключения синхросигналов, снижающая сбои, дополнительно содержит схему декодера для ассоциативного связывания с первым конвейером управления синхросигналами и вторым конвейером управления синхросигналами.
16. Схема по п.10, причем схема переключения синхросигналов, снижающая сбои, дополнительно содержит схему и инструкции для извлечения первого входного синхросигнала из первой схемы фазовой автоподстройки частоты и второго входного синхросигнала из второй схемы фазовой автоподстройки частоты.
17. Схема по п.10, причем схема переключения синхросигналов, снижающая сбои, дополнительно содержит схему и инструкции для ассоциативного связывания выходного сигнала схемы мультиплексора синхросигналов с множеством схем обработки цифровых сигналов.
18. Схема по п.10, причем схема переключения синхросигналов, снижающая сбои, дополнительно содержит схему и инструкции для ассоциативного связывания выходного сигнала схемы мультиплексора синхросигналов с набором микросхем модема мобильной станции.
19. Модем мобильной станции для работы в качестве поддержки персонального электронного устройства, причем упомянутый модем содержит
средство для уменьшения сбоев при переключении с первого входного синхросигнала, приводящего в действие схему мультиплексора синхросигналов, на второй входной синхросигнал, приводящий в действие схему мультиплексора синхросигналов,
средство приема для приема первого входного синхросигнала в схеме мультиплексора синхросигналов;
средство предоставления выходного синхросигнала из упомянутой схемы мультиплексора синхросигналов в ответ на прием схемой мультиплексора синхросигналов первого входного синхросигнала;
средство определения низкого фазового выходного уровня в выходном синхросигнале в ответ на низкий фазовый входной уровень в первом выходном синхросигнале;
средство для того, чтобы заставить схему мультиплексора синхросигналов поддерживать низкий фазовый выходной уровень независимо от фазового уровня первого входного синхросигнала;
средство приема второго входного синхросигнала в схеме мультиплексора синхросигналов;
средство определения наличия низкого фазового входного уровня во втором входном синхросигнале;
средство переключения для переключения от предоставления выходного синхросигнала в ответ на первый входной синхросигнал на предоставление выходного синхросигнала в ответ на второй входной синхросигнал при сохранении низкого фазового выходного уровня и в течение низкого фазового входного уровня во втором входном синхросигнале; и
средство предоставления возможности выходному сигналу схемы мультиплексора синхросигналов следовать фазовому уровню второго входного синхросигнала после работы средства переключения.
средство для уменьшения сбоев при переключении с первого входного синхросигнала, приводящего в действие схему мультиплексора синхросигналов, на второй входной синхросигнал, приводящий в действие схему мультиплексора синхросигналов,
средство приема для приема первого входного синхросигнала в схеме мультиплексора синхросигналов;
средство предоставления выходного синхросигнала из упомянутой схемы мультиплексора синхросигналов в ответ на прием схемой мультиплексора синхросигналов первого входного синхросигнала;
средство определения низкого фазового выходного уровня в выходном синхросигнале в ответ на низкий фазовый входной уровень в первом выходном синхросигнале;
средство для того, чтобы заставить схему мультиплексора синхросигналов поддерживать низкий фазовый выходной уровень независимо от фазового уровня первого входного синхросигнала;
средство приема второго входного синхросигнала в схеме мультиплексора синхросигналов;
средство определения наличия низкого фазового входного уровня во втором входном синхросигнале;
средство переключения для переключения от предоставления выходного синхросигнала в ответ на первый входной синхросигнал на предоставление выходного синхросигнала в ответ на второй входной синхросигнал при сохранении низкого фазового выходного уровня и в течение низкого фазового входного уровня во втором входном синхросигнале; и
средство предоставления возможности выходному сигналу схемы мультиплексора синхросигналов следовать фазовому уровню второго входного синхросигнала после работы средства переключения.
20. Модем мобильной станции по п.19, дополнительно содержащий средство исключения метастабильного состояния, возникающего в связи с этапом переключения, в пределах примерно одного цикла синхросигнала.
21. Модем мобильной станции по п.19, дополнительно содержащий средство выполнения этапа запирания в качестве этапа запирания на ранней стадии для первой части этапа запирания и этапа запирания на поздней стадии для последующей части этапа запирания.
22. Модем мобильной станции по п.19, дополнительно содержащий средство тестирования работы схемы мультиплексора синхросигналов с использованием схемы, по меньшей мере, часть которой работает независимо от первого входного синхросигнала и второго входного синхросигнала.
23. Модем мобильной станции по п.19, дополнительно содержащий средство ассоциативного связывания первого входного синхросигнала со схемой мультиплексора синхросигналов с помощью первого конвейера управления синхросигналами и второго входного синхросигнала со схемой мультиплексора синхросигналов с помощью второго конвейера управления синхросигналами.
24. Модем мобильной станции по п.19, дополнительно содержащий средство ассоциативного связывания схемы декодера с первым конвейером управления синхросигналами и вторым конвейером управления синхросигналами.
25. Модем мобильной станции по п.19, дополнительно содержащий средство извлечения первого входного синхросигнала из первой схемы фазовой автоподстройки частоты и второго входного синхросигнала из второй схемы фазовой автоподстройки частоты.
26. Модем мобильной станции по п.19, дополнительно содержащий средство ассоциативного связывания выходного сигнала схемы мультиплексора синхросигналов со множеством схем обработки цифровых сигналов.
27. Модем мобильной станции по п.19, дополнительно содержащий средство ассоциативного связывания выходного сигнала схемы мультиплексора синхросигналов с персональным электронным устройством.
28. Машиноиспользуемый носитель, имеющий средства машиночитаемого программного кода, осуществленные на нем, для обработки инструкций в процессоре цифровых сигналов для снижения сбоев при переключении с первого входного синхросигнала, приводящего в действие схему мультиплексора синхросигналов, на второй входной синхросигнал, приводящий в действие схему мультиплексора синхросигналов, содержащий
средство машиночитаемого программного кода для приема первого входного синхросигнала в схеме мультиплексора синхросигналов;
средство машиночитаемого программного кода для предоставления выходного синхросигнала из схемы мультиплексора синхросигналов в ответ на прием схемой мультиплексора синхросигналов первого входного синхросигнала;
средство машиночитаемого программного кода для определения низкого фазового выходного уровня в выходном синхросигнале в ответ на низкий фазовый входной уровень в первом выходном синхросигнале;
средство машиночитаемого программного кода для того, чтобы заставить схему мультиплексора синхросигналов поддерживать низкий фазовый выходной уровень независимо от фазового уровня первого входного синхросигнала;
средство машиночитаемого программного кода для приема второго входного синхросигнала в схеме мультиплексора синхросигналов;
средство машиночитаемого программного кода для определения наличия низкого фазового входного уровня во втором входном синхросигнале;
средство машиночитаемого программного кода для переключения от предоставления выходного синхросигнала в ответ на первый входной синхросигнал на предоставление выходного синхросигнала в ответ на второй входной синхросигнал при сохранении низкого фазового выходного уровня и в течение низкого фазового входного уровня во втором входном синхросигнале; и
средство машиночитаемого программного кода для предоставления возможности выходному сигналу схемы мультиплексора синхросигналов следовать фазовому уровню второго входного синхросигнала после этапа переключения.
средство машиночитаемого программного кода для приема первого входного синхросигнала в схеме мультиплексора синхросигналов;
средство машиночитаемого программного кода для предоставления выходного синхросигнала из схемы мультиплексора синхросигналов в ответ на прием схемой мультиплексора синхросигналов первого входного синхросигнала;
средство машиночитаемого программного кода для определения низкого фазового выходного уровня в выходном синхросигнале в ответ на низкий фазовый входной уровень в первом выходном синхросигнале;
средство машиночитаемого программного кода для того, чтобы заставить схему мультиплексора синхросигналов поддерживать низкий фазовый выходной уровень независимо от фазового уровня первого входного синхросигнала;
средство машиночитаемого программного кода для приема второго входного синхросигнала в схеме мультиплексора синхросигналов;
средство машиночитаемого программного кода для определения наличия низкого фазового входного уровня во втором входном синхросигнале;
средство машиночитаемого программного кода для переключения от предоставления выходного синхросигнала в ответ на первый входной синхросигнал на предоставление выходного синхросигнала в ответ на второй входной синхросигнал при сохранении низкого фазового выходного уровня и в течение низкого фазового входного уровня во втором входном синхросигнале; и
средство машиночитаемого программного кода для предоставления возможности выходному сигналу схемы мультиплексора синхросигналов следовать фазовому уровню второго входного синхросигнала после этапа переключения.
29. Машиноиспользуемый носитель по п.28, дополнительно содержащий средство машиночитаемого программного кода для ассоциативного связывания выходного сигнала схемы мультиплексора синхросигналов со множеством схем обработки цифровых сигналов.
30. Машиноиспользуемый носитель по п.28, дополнительно содержащий средство машиночитаемого программного кода для ассоциативного связывания выходного сигнала схемы мультиплексора синхросигналов с набором микросхем модема мобильной станции.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US11/453,733 US7911239B2 (en) | 2006-06-14 | 2006-06-14 | Glitch-free clock signal multiplexer circuit and method of operation |
| US11/453,733 | 2006-06-14 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| RU2009100921A RU2009100921A (ru) | 2010-07-20 |
| RU2404517C2 true RU2404517C2 (ru) | 2010-11-20 |
Family
ID=38734714
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| RU2009100921/09A RU2404517C2 (ru) | 2006-06-14 | 2007-06-13 | Не допускающая сбоев схема мультиплексора синхросигналов и способ работы |
Country Status (13)
| Country | Link |
|---|---|
| US (1) | US7911239B2 (ru) |
| EP (1) | EP2070247B1 (ru) |
| JP (2) | JP5185262B2 (ru) |
| KR (1) | KR101052835B1 (ru) |
| CN (1) | CN101467383B (ru) |
| AT (1) | ATE477635T1 (ru) |
| BR (1) | BRPI0712764A8 (ru) |
| CA (1) | CA2653630C (ru) |
| DE (1) | DE602007008447D1 (ru) |
| MX (1) | MX2008015612A (ru) |
| RU (1) | RU2404517C2 (ru) |
| TW (1) | TWI340546B (ru) |
| WO (1) | WO2007147017A2 (ru) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9189014B2 (en) | 2008-09-26 | 2015-11-17 | Intel Corporation | Sequential circuit with error detection |
| CN102118134A (zh) * | 2009-12-31 | 2011-07-06 | 杭州晶华微电子有限公司 | 一种新型仪表放大器 |
| CN102868398B (zh) * | 2011-07-05 | 2014-12-17 | 联发科技（新加坡）私人有限公司 | 时钟信号产生装置以及使用于时钟信号产生装置的方法 |
| US8957704B1 (en) * | 2013-09-06 | 2015-02-17 | Synopsys, Inc. | High speed phase selector with a glitchless output used in phase locked loop applications |
| US8975921B1 (en) | 2013-12-09 | 2015-03-10 | Freescale Semiconductor, Inc. | Synchronous clock multiplexer |
| IN2014CH00439A (ru) * | 2014-01-30 | 2015-08-07 | Mentor Graphics Corp | |
| KR102191167B1 (ko) | 2014-08-06 | 2020-12-15 | 삼성전자주식회사 | 클럭 스위치 장치 및 이를 포함하는 시스템-온-칩 |
| US9653079B2 (en) * | 2015-02-12 | 2017-05-16 | Apple Inc. | Clock switching in always-on component |
| KR101887757B1 (ko) * | 2016-09-19 | 2018-09-10 | 주식회사 아이닉스 | 글리치 프리 클록 멀티플렉서 및 그 멀티플렉서를 사용한 클록 신호를 선택하는 방법 |
| US10484027B2 (en) | 2016-11-14 | 2019-11-19 | Qualcomm Incorporated | Glitch free phase selection multiplexer enabling fractional feedback ratios in phase locked loops |
| US10587248B2 (en) | 2017-01-24 | 2020-03-10 | International Business Machines Corporation | Digital logic circuit for deterring race violations at an array test control boundary using an inverted array clock signal feature |
| US10775833B2 (en) * | 2017-03-03 | 2020-09-15 | Texas Instruments Incorporated | Meeting setup/hold times for a repetitive signal relative to a clock |
| CN110912545A (zh) * | 2019-12-04 | 2020-03-24 | 电子科技大学 | 低输入信号串扰多路时分复用sar adc电路系统 |
| GB201918998D0 (en) | 2019-12-20 | 2020-02-05 | Nordic Semiconductor Asa | Clock selector circuit |
| GB202102971D0 (en) | 2021-03-03 | 2021-04-14 | Nordic Semiconductor Asa | Clock selector circuit |
Family Cites Families (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4853653A (en) | 1988-04-25 | 1989-08-01 | Rockwell International Corporation | Multiple input clock selector |
| US4923055A (en) * | 1989-01-24 | 1990-05-08 | Delaware Capital Formation, Inc. | Safety mechanism for preventing unintended motion in traction elevators |
| JPH0452221U (ru) * | 1990-09-04 | 1992-05-01 | ||
| JPH04303219A (ja) * | 1991-03-29 | 1992-10-27 | Victor Co Of Japan Ltd | クロック切換回路 |
| US5183979A (en) * | 1991-07-22 | 1993-02-02 | Otis Elevator Company | Elevator governor rope restraint when elevator car moves with car doors open |
| US5544163A (en) | 1994-03-08 | 1996-08-06 | Excel, Inc. | Expandable telecommunications system |
| US5623223A (en) * | 1994-10-12 | 1997-04-22 | National Semiconductor Corporation | Glitchless clock switching circuit |
| MY114291A (en) | 1995-01-31 | 2002-09-30 | Qualcomm Inc | Concentrated subscriber system for wireless local loop |
| US5652536A (en) * | 1995-09-25 | 1997-07-29 | Cirrus Logic, Inc. | Non-glitch clock switching circuit |
| US5877636A (en) * | 1996-10-18 | 1999-03-02 | Samsung Electronics Co., Ltd. | Synchronous multiplexer for clock signals |
| GB9925594D0 (en) | 1999-10-28 | 1999-12-29 | Sgs Thomson Microelectronics | Output circuit |
| US6587954B1 (en) | 1999-11-24 | 2003-07-01 | Advanced Micro Devices, Inc. | Method and interface for clock switching |
| US6452426B1 (en) * | 2001-04-16 | 2002-09-17 | Nagesh Tamarapalli | Circuit for switching between multiple clocks |
| US6960942B2 (en) | 2001-05-18 | 2005-11-01 | Exar Corporation | High speed phase selector |
| US6982573B2 (en) | 2001-05-30 | 2006-01-03 | Stmicroelectronics Limited | Switchable clock source |
| TWI237946B (en) | 2001-07-06 | 2005-08-11 | Via Tech Inc | Clock output circuit free of glitch and method thereof |
| US6784699B2 (en) | 2002-03-28 | 2004-08-31 | Texas Instruments Incorporated | Glitch free clock multiplexing circuit with asynchronous switch control and minimum switch over time |
| US6639449B1 (en) | 2002-10-22 | 2003-10-28 | Lattice Semiconductor Corporation | Asynchronous glitch-free clock multiplexer |
| US7053675B2 (en) | 2003-07-25 | 2006-05-30 | Arm Limited | Switching between clocks in data processing |
| TWI243980B (en) | 2003-10-09 | 2005-11-21 | Via Tech Inc | Switch circuit for switching clock signals |
| US7446588B2 (en) * | 2003-12-11 | 2008-11-04 | International Business Machines Corporation | Highly scalable methods and apparatus for multiplexing signals |
| KR100674910B1 (ko) * | 2004-07-06 | 2007-01-26 | 삼성전자주식회사 | 글리치를 유발하지 않는 클럭 스위칭 회로 |
| ATE426948T1 (de) * | 2004-11-12 | 2009-04-15 | Atheros Technology Ltd | Zwei-bit-a-/d-wandler mit versatzlíschung, verbesserter gleichtaktunterdruckung und schwellensensitivitat |
| ITTO20050307A1 (it) * | 2005-05-06 | 2006-11-07 | St Microelectronics Srl | Circuito di commutazione fra segnali di clock e relativo procedimento |
-
2006
- 2006-06-14 US US11/453,733 patent/US7911239B2/en active Active
-
2007
- 2007-06-13 JP JP2009515636A patent/JP5185262B2/ja not_active Expired - Fee Related
- 2007-06-13 WO PCT/US2007/071147 patent/WO2007147017A2/en active Application Filing
- 2007-06-13 KR KR1020097000662A patent/KR101052835B1/ko active IP Right Grant
- 2007-06-13 MX MX2008015612A patent/MX2008015612A/es active IP Right Grant
- 2007-06-13 RU RU2009100921/09A patent/RU2404517C2/ru not_active IP Right Cessation
- 2007-06-13 CN CN2007800217242A patent/CN101467383B/zh active Active
- 2007-06-13 DE DE602007008447T patent/DE602007008447D1/de active Active
- 2007-06-13 CA CA2653630A patent/CA2653630C/en not_active Expired - Fee Related
- 2007-06-13 EP EP07798523A patent/EP2070247B1/en not_active Not-in-force
- 2007-06-13 AT AT07798523T patent/ATE477635T1/de not_active IP Right Cessation
- 2007-06-13 BR BRPI0712764A patent/BRPI0712764A8/pt not_active Application Discontinuation
- 2007-06-14 TW TW096121496A patent/TWI340546B/zh not_active IP Right Cessation
-
2012
- 2012-05-14 JP JP2012110629A patent/JP5442802B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| TW200812230A (en) | 2008-03-01 |
| ATE477635T1 (de) | 2010-08-15 |
| DE602007008447D1 (de) | 2010-09-23 |
| CA2653630C (en) | 2012-01-03 |
| BRPI0712764A2 (pt) | 2012-10-02 |
| US20070290725A1 (en) | 2007-12-20 |
| JP2009540774A (ja) | 2009-11-19 |
| KR20090033217A (ko) | 2009-04-01 |
| EP2070247A2 (en) | 2009-06-17 |
| WO2007147017A3 (en) | 2008-02-28 |
| MX2008015612A (es) | 2009-01-09 |
| CN101467383A (zh) | 2009-06-24 |
| JP5442802B2 (ja) | 2014-03-12 |
| US7911239B2 (en) | 2011-03-22 |
| JP5185262B2 (ja) | 2013-04-17 |
| BRPI0712764A8 (pt) | 2019-01-15 |
| TWI340546B (en) | 2011-04-11 |
| KR101052835B1 (ko) | 2011-08-01 |
| WO2007147017A2 (en) | 2007-12-21 |
| JP2012217175A (ja) | 2012-11-08 |
| RU2009100921A (ru) | 2010-07-20 |
| CN101467383B (zh) | 2013-07-24 |
| EP2070247B1 (en) | 2010-08-11 |
| CA2653630A1 (en) | 2007-12-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| RU2404517C2 (ru) | Не допускающая сбоев схема мультиплексора синхросигналов и способ работы | |
| TWI484809B (zh) | 用於串列和並行通信之混合介面 | |
| US8301932B2 (en) | Synchronising between clock domains | |
| EP2902866A1 (en) | System ready in a clock distribution chip | |
| US20170041086A1 (en) | Data transmission apparatus for changing clock signal at runtime and data interface system including the same | |
| US20090150706A1 (en) | Wrapper circuit for globally asynchronous locally synchronous system and method for operating the same | |
| US20100322365A1 (en) | System and method for synchronizing multi-clock domains | |
| US7793021B2 (en) | Method for synchronizing a transmission of information and a device having synchronizing capabilities | |
| JP5704988B2 (ja) | 通信装置 | |
| US20180269882A1 (en) | Time clock signal processing system and method thereof | |
| US9106575B2 (en) | Multiplexing multiple serial interfaces | |
| US20110173481A1 (en) | Frequency adapter utilized in high-speed internal buses | |
| US10429881B2 (en) | Semiconductor device for stopping an oscillating clock signal from being provided to an IP block, a semiconductor system having the semiconductor device, and a method of operating the semiconductor device | |
| JP2007312321A (ja) | シリアル・パラレル変換用の半導体集積回路 | |
| JP2002269036A (ja) | 非同期転送装置および非同期転送方法 | |
| CN108268087B (zh) | 半导体装置、半导体系统和操作半导体装置的方法 | |
| KR102568225B1 (ko) | 반도체 장치, 반도체 시스템 및 반도체 장치의 동작 방법 | |
| US7519789B1 (en) | Method and system for dynamically selecting a clock edge for read data recovery | |
| EP2447805A1 (en) | Apparatus and method for synchronizing and providing a glitch-free clock | |
| US8576967B2 (en) | Semiconductor device and communication method | |
| CN113472347A (zh) | 电子装置以及采样方法 | |
| CN117493254A (zh) | 一种数据传输方法及装置 | |
| JP2007048038A (ja) | クロック切り換え回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| MM4A | The patent is invalid due to non-payment of fees |
Effective date: 20190614 |