TWI484809B - 用於串列和並行通信之混合介面 - Google Patents

用於串列和並行通信之混合介面 Download PDF

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Description

用於串列和並行通信之混合介面
本發明的多個實施例總體上涉及數據通信的領域，並且更具體地涉及一用於串列及並行通信的混合介面。
一系統可以包括用於傳輸或接收串列數據的一或多個串列介面。介面可以是從數據中恢復時鐘信令的一基於時鐘數據恢復(CDR)的介面，例如包括一提供數據的序列化和並行化轉換的SERDES(串列器-串並轉換器)介面。
因為CDR電路本身以及由於參考振盪器，如當需要高頻時通常使用的倍頻器PLL，串列介面可能消耗大量功率。為了降低功率消耗，常規的系統可以在某些情況中關閉這種介面。
然而，CDR和參考振盪器部件的啟動延時也許是不可接受的並且可能在啟動週期的過程中浪費功率。在器件的低功率模式中，通常以較低的頻率來運行電路，但是當在一介面中使用CDR部件時，這種低功率模式不會產生顯著的功率節省。
本發明的多個實施例總體上是針對一種用於串列和並行通信的混合介面。
在本發明的第一方面中，一種方法包括：將用於向一第二裝置傳輸數據或者從其接收數據的一第一裝置初始化，將用於該第一裝置的介面切換到用於一並行介面的第一模式，該並行介面包括第一多個插針，並且通過該第一多個插針以該第一模式傳輸或接收並行數據。該方法進一步包括：將該第一裝置的介面切換到用於序列埠的第二模式，該序列埠包括第二多個插針，該第一多個插針以及該第二多個插針都包括一組重疊的插針；並且通過該第二多個插針以該第二模式傳輸或接收串列數據。
在本發明的第二方面中，一種裝置包括：一並行介面，該並行介面在第一多個插針上具有多條並行通信線用於傳輸並行數據至第二裝置或者從其接收並行數據；一串列介面，該串列介面在第二多個插針上具有多條串列通信線用於傳輸或接收串列數據，該第一多個插針以及該第二多個插針包括一組重疊的插針。該裝置進一步包括模式邏輯以便在用於並行介面的一第一模式以及用於串列介面的一第二模式之間進行切換。
本發明的多個實施例總體上是針對一種用於串列和並行通信的混合介面。
在一些實施例中，一種方法、裝置、或系統提供了一種用於串列及並行通信的混合介面。
在一些實施例中，一混合介面提供了在多個介面之間(如在CDR型串列介面與逐位平行埠之間)共用多個插針。在一實現方式中，一並行介面的運行速度明顯低於一串列介面，但是與串列介面相比，並行介面具有可忽視的啟動延時，並且不使用CDR部件，因此節省了功率消耗。另外，並行介面可以在沒有額外的參考振盪器部件的情況下運行，從而進一步節省了功率。在一些實施例中，藉由消除可能由CDR所要求的逐位的序列化、成框架、以及編碼(如8b/10b(將8位元符號映射到10位元符號)、17b/20b、或64b/66b編碼)負擔(overhead)可以降低通信延時，這有利於並行通信方案。
在一些實施例中，將基於CDR的串列介面元件與逐位元並行(同步/非同步)介面元件相結合以提供一混合通信介面。在一些實施例中，在這兩種介面模式之間動態地對通信進行切換。在一些實施例中，一過程、裝置、或系統包括：在串列和並行介面之間共用的插針；以及用於混合介面的時鐘控制，這包括參考振盪器旁路定時。
在一些實施例中，可以利用混合介面來解決常規介面中的低功率利用的問題。用於混合介面中的並行介面的電路可以使用更少的絕對功率(儘管就每位的功率而言功率不一定更小)，因為CDR與參考振盪器電路是不工作的。在一些實施例中，消除用於通信的CDR部件可以進一步降低由串並轉換導致的通信延時(框架大小×位元速率)並且藉由消除CDR同步所要求的編碼方案來降低頻寬負擔。在一些實施例中，一混合介面進一步對標準的同步介面如記憶體(DRAM、FLASH等等)和串列週邊介面(SPI)提供支持。在一些實施例中，因為較低的速度以及標準並行作業，在混合介面的一個實施例上進行的測試可以被簡化。在一些實施例中，一時鐘切換方法可以用於隱藏參考振盪器和CDR啟動延時並且在低速通信過程中降低功率。如果多個介面係可供使用的，那麼可以構造具有可接受的頻寬和低延時的並行介面用於一裝置或系統。
當必須高頻時，基於時鐘數據恢復(CDR)的介面(如SERDES介面)使用大量的功率，因為要對CDR電路本身進行供電並且對一參考振盪器電路(如PLL倍頻器)進行供電。當SERDES以高頻運行時，減少插針來獲得良好功率利用係可能的，但在較低頻時功率節省即消失。為了節省功率，通常關閉一個介面，但是這可能導致參考振盪器和CDR不可接受的啟動延時(對於遠小於1奈秒的位持續時間，其範圍為微秒)，並且在啟動週期過程中還耗費功率。在較低頻率上運行基於CDR的介面不會節省大量的功率。
CDR電路的作用係直接從一個單一位元流中提取數據採樣時鐘。在不可獲得頻帶外時鐘並且在數據速率太快而不能有效率地分佈時鐘來對數據進行採樣的環境中，這種技術係重要的。如果獨立的時鐘和數據電路的傳輸時間不匹配，那麼當在錯誤的時間對數據進行採樣時會發生傳輸錯誤。這發生在當由於電路介質中的光速的延遲使得該等單獨電路的長度難以匹配時。
在某些優選實施例中，CDR操作典型地但並非唯一地是藉由將一獨立的振盪器頻率和相位鎖定到一脈衝碼調變(PCM)或脈衝寬度調變(PWM)位元流中可獲得的轉換上來實現的。這種振盪器產生了一本地時鐘，然後該本地時鐘被用於對數據流程進行採樣，具體地是在沒有轉換可供用於識別在PCM情況中的時鐘相位時。這種振盪器將會消耗大量的功率，並且每個位元流通常會要求其自己的振盪器。在某些實施例中，這種CDR振盪器一般會採取鎖相迴路(PLL)或延遲鎖定迴路(DLL)的形式用於PCM數據，但並不限於該等實現方式。為了改進功率和可靠性，CDR振盪器可參考另一振盪器，包括但不限於一額外的PLL或DLL，這種振盪器以下將被稱為“參考振盪器”。在一些實施例中，一參考振盪器可以在多個CDR電路之間共用。
較低速的並行介面通常具有簡單的發送器和接收器，使用如TTL(電晶體-電晶體邏輯)、處於不同電壓的CMOS(互補金屬氧化物半導體)、以及SSTL(殘餘連續終結邏輯)類型介面的標準。該等介面通常具有以下特性，即因為電容性電路特性，總功率與頻率成比例地降低。藉由降低電壓擺幅還可以顯著地降低功率，但是更低的電壓或者要求電壓參考(其精確度取決於電壓擺幅的幅度)、或者要求使用更多插針的差分信令，這兩者在低功率電路中是要避免的。這在高頻時可能產生一種缺點，但是當頻率較低時，功率可忽略不計並且取消了與高速串列介面相關聯的CDR和參考振盪器功率，從而對於降低的頻寬要求提供了一良好的替代方案。此外，藉由繞過一中間參考振盪器，可以隨意地改變參考時鐘來影響一種低延時性能-功率的折衷。
因為基於高速CDR的介面一般使用低電壓或電流，而並行介面使用一具有更高電壓的簡化信令策略，很有可能的是這兩者的電特性將是不同的。在一些實施例中，混合介面允許共用一或多個插針的串列介面和並行介面具有不同電特性。
一些串列介面(如來自MIPI(移動行業處理器介面)聯盟的M-PHY)支持一種低速模式，但是考慮主要使用單一介面、絕緣的(AC)電流或光學介面、以及可能不存在時鐘連接。此外，串列介面的許多應用係單向的並且對延時是不敏感的。該等情況中的方法係要利用低速串列信令來節省一定功率，其中電氣特性對於兩種模式而言是相同的並且採用與高速模式相同的方式來處理框架，具有用於DC平衡以及串並轉換(例如，8b10b)的轉換編碼。PWM信令在低速時降低CDR功率並且消除了參考振盪器部件，如PLL。當存在共用的時鐘和同步的操作(例如，參考振盪器旁路)時，PCM模式得到支持並且使用最小的功率，但是數據保持為編碼的、平衡的並且是串列傳送的。
單一性介面支持、多個隔離的介面、以及不存在時鐘電路的要求可能阻止一種共用並行介面的實現方式。一單一介面(差分的或光學的)沒有足夠的連接來使並行介面可實現─該介面自己不能改善頻寬或延時。多個電絕緣的連接要求DC平衡以避免傳輸介質的充電，這導致因並行介面不是DC平衡的而出現數據錯誤。另外，在沒有時鐘或數據選通(data strobe)的情況下，並行介面係無效的。用於在低頻時運行序列埠的延時是很高的。例如，在高速模式中對於在5 Gbit/sec下的一個10位框架，由於序列化的延時係2 ns。在低速串列模式中，在200 Mbit/sec下相同的框架具有50 ns的延時(對於許多現代應用，例如記憶體存取，這係不可接受的)。在200 MHz下對於並行介面的延時係5 ns，快了10倍，但是需要8個電路(假設對於串列介面係8b/10b編碼)來傳送相同的數據。8個低速串聯電路可以用於匹配該8並行電路數據速率，但是這不會改善延時。
圖1係基於CDR的串列介面的圖示。在這個圖示中，基於CDR的串列介面的一實例配備有一共用的頻率參考和多個參考振盪器以簡化CDR設計。所傳輸的數據被轉換編碼以確保接收CDR具有鎖定其振盪器所必需的信令前沿。
在這個圖示中，一串列發送器裝置100與串列接收器裝置150相連接。串列發送器100包括：一轉換編碼器110用於接收用於傳輸的多個數據框架105，以及一串列器115用於將數據序列化以便通過連接件145的串列插針與串列接收器150進行傳輸。串列發送器100和串列接收器150都接收一頻率參考信令195。該頻率參考信令被提供給參考振盪器部件130以生成用於串列器115的時鐘。頻率參考信令195或參考振盪器130的輸出被進一步提供給轉換編碼器110並且提供時鐘源140。
串列接收器150包括串並轉換器/CDR 165以便並行化數據或者恢復時鐘信令190。接收器150進一步包括一轉換編碼器160來對數據進行解碼並且按所恢復的時鐘信令190進行時鐘計時來產生所接收的數據框架155。頻率參考信令195被提供給一參考振盪器部件180以生成用於串並轉換器/CDR部件165的一時鐘信令。
在圖1中，原始的並行數據被提供給轉換編碼器110，該轉換編碼器用於確保足夠的幅度轉換以用於CDR的運行，然後該數據被傳遞到串列器115上來使用少於平行傳輸的插針在更高的速度上進行傳輸。在一些實現方式中，一差分電流傳輸介質可以用來改進可靠性。然後，通過連接件145的串列插針接收的數據由CDR/串並轉換器165r進行串並轉換，並且通過轉換編碼器160進行饋送以再產生原始的並行數據流程。與原始的數據框架相比，在例如以由時鐘源給出的原始數據速率十倍的速率傳輸的同時，這樣一種電路的應用大大減少了插針數(在這個實例中是4到1的減少)。
為了在這種高信令速率下節省功率，一般的做法係使用比簡單數位介面(例如TTL或CMOS)更低的信令功率。這通常涉及一電阻性終止的傳輸線，該傳輸線具有低電壓(利用電壓源或電流源)以便使由寄生電容導致的動態功率最小化。即使功率降低了，當應用差分信令時，在高速度時仍保持了信令完整性。
在一些實施例中，將基於CDR的串列介面部件與並行介面元件組合來形成一混合介面。圖2係一並行介面的圖示。在這個圖示中，同步發送器200通過單端電流鏈路245連接到同步接收器250上。發送器200接收傳輸數據205，該數據被提供給寄存器210用於傳輸。在這個圖示中，發送器和接收器250共用一頻率參考295。對於發送器200，頻率參考295用於產生一個共用時鐘240，並且用於對寄存器210進行時鐘計時以進行傳輸和用於生成數據選通248以對所傳輸的並行數據進行時鐘計時。然後，接收器250通過鏈路245接收數據以便存儲在寄存器265中。寄存器265與同步器260相連接以產生所接收的數據255，其中同步器260係由頻率參考295進行時鐘計時。
一些並行通信在沒有特定的共用時間參考的情況下運行(非同步運行)並且例如利用一信令依賴性方法確定有效數據的時刻。其他並行通信利用共用時間參考、或時鐘脈衝(同步運行)來確定數據有效的時刻。在與介質中的光速相比傳輸頻率相對較高的情況中，與數據同步的數據選通被用於預示當利用匹配傳播跨過該介面的數據有效的時刻。利用與選通和數據相匹配的緩衝放大器以及匹配的電路長度可以實現這一點。如圖2所示，示出了多個數據位元並且該等數據位元與數據選通248係同步的。當頻率低時，數據選通248可能不是必需的。在寄存操作之後，同步器260還基於頻率參考重新將所接收的數據的時間調整到共用時鐘240上。
圖3的框圖展示了一混合介面的實施例。在這個圖示中，一第一裝置(或發送器)310通過介面350被連接到第二裝置(或接收器)360上，其中該介面包括多條線或多個插針。在一些實施例中，每個裝置包括一個混合介面，其中第一裝置310包括並行介面314以及串列介面328(接收時鐘信令326並且包括串列器330用於數據的序列化以進行傳輸)，而第二裝置360包括並行介面364以及串列介面378(接收包括串並轉換器/CDR部件380以用於所接收的數據的並行化以及從所接收的數據中恢復時鐘信令376)。在一些實施例中，每個裝置310和360包括一模式控制(對於該第一裝置是318並且對於該第二裝置是368)，以確定該對應的裝置是否處於使用並行介面(314和364)進行平行作業的第一模式中還是處於使用串列介面(328和378)進行串列操作的第二模式中。在一些實施例中，第一裝置310可以包括一個或多個多路轉換器或其他切換元件316以便在並行介面314和串列介面328之間切換，並且第二裝置360可以包括一或多個多路轉換器或其他切換元件366以便在並行介面364和串列介面378之間進行切換。
正如所示的，第一裝置310的並行介面314可以通過並行介面314獲取數據312用於平行傳輸，該傳輸係通過第二裝置360的並行介面364來接收以提供所接收的數據362。另外，第一裝置310的串列介面328可以通過串列介面328獲取數據324用於序列傳輸，該傳輸係通過第二裝置360的串列介面378來接收以提供所接收的數據374。
第一裝置310和第二裝置360各自包括一參考振盪器(322和372)，這可以藉由倍頻鎖相迴路來實施，並且這可以由提供控制信令或寄存器(320和370)的邏輯來控制。在一些實施例中，將參考振盪器(322和372)使能(enabled)以便與串列介面(328和378)一起使用。當並行介面314和364被使能時，取決於實施例，可以將參考振盪器使能或解除使能(disabled)。在一些實施例中，第一裝置310和第二裝置360可以共用一參考信令354，包括在第一裝置310的參考振盪器322和第二裝置360的參考振盪器372之間共用此類參考信令354。
在一些實施例中，第一和第二裝置各自使用該等裝置之間的鏈路350中的多個插針，第一裝置310使用了用於多條通信線的第一多個插針，而第二裝置360使用了用於多條通信線的第二多個插針，其中該等裝置共用該第一和第二多個插針的一組重疊的插針。該鏈路可以包括用於傳輸選通352的一個或多個插針以便在第一模式中捕獲數據。在一些實施例中，該組重疊的插針中的多個插針可以在不同的方式在第一模式及第二模式中加以利用，包括但不限於信令類型、信令電壓、信令方向、以及單向或雙向信令傳輸中的變化。
圖4的狀態圖展示了一混合介面的實施例中多個狀態之間的轉換。在這個圖示中，在400可以對系統初始化，然後在用於並行數據的一第一模式410以及用於串列數據的一第二模式460之間可以進行轉換。在一些實施例中，在初始化時該系統可以預設為第一模式410，但並不是在所有實施例中都要求這樣做。在其他的實施例中，系統可以預設為第二模式或兩種模式都不預設。在運行中系統可以在第一模式410和第二模式460之間切換，第一模式410提供較低功率的運行，而第二模式提供較高速的運行。
在這個圖示中，多個第一模式設置420可以包括將一模式設置切換到並行422、以及一CDR設置424(它對於第一模式中的平行傳輸可以被解除使能)和參考振盪器設置(取決於實現方式，它可以被使能或被解除使能)。另外，與第二模式460相比，該系統可以例如使用一更低速數據傳送430。在一些實施例中，可以確定數據傳輸432的方向、以及信令434的類型(包括例如具有某個值的電壓或電流信令)和可能使用數據選通436以進行數據的時鐘計時。多種第二模式設置470可以包括將模式設置切換到串列472、以及將CDR使能(如果被解除使能)474並且將參考振盪器(如果被解除使能)476使能。另外，與第一模式410相比，例如系統可以使用一高速數據傳送480。在一些實施例中，可以確定數據傳輸482的方向以及信令484的類型(包括例如具有某個值的電壓或電流信令)。
圖5係用於多個介面的實施例的I/O介面的圖示。在圖5中示出的該等介面電路可以與並行介面一起使用，並且可以在混合介面的實施例中實施用於平行作業。例如，介面502(非同步緩衝器)、504(非同步輸入端)和506(非同步雙向緩衝器)係未寄存的介面，它們可以與多個數據選通一起使用。介面508(寄存器)係一使用了共用時鐘的通用寄存輸出端。介面514(寄存輸入端)係與508相同的介面但是額外地示出了數據選通的傳輸。介面510和512展示了在頻率足夠低而使數據選通變得多餘的情況下與一共用的參考時鐘同步的多個接收器。與510和512，516和518並行地展示了多個源時鐘計時的接收器。在該等實例中，未示出可任選的同步器，包含該同步器取決於接收器上功能電路的時鐘關係。圖506、512和518展示了該等介面的雙向版本。所示出的同步部件係用於單數據速率通信─雙數據速率係相似地處理的。所有展示的介面以及其他介面都可以由裝置的一實施例中的並行部件來支持。
圖6的框圖展示一混合串列-並行介面的實施例。為了簡化圖示，從左(發送器600)到右(接收器650)示出了串列通信，但是該等所示出的裝置各自可以包括發送器與接收器兩者。此外，在圖6中未示出轉換編碼，將這種編碼省略以便改進圖示的可讀性。發送器600和接收器650通過用於介面645的鏈路相連接。在這個圖示中，提供了一差分介面，其中這種介面通常用在高速電流介面中以減少噪音排放、遮罩噪音進入、並且在低功率的低電壓下提供良好的信令接收。此外，該差分介面使用於序列傳輸的線路數目加倍，因此為並行模式提供了兩倍的並行電路。在一些實施例中，發送器和接收器可以各自接收一模式信令(640和690)以選擇一並行介面模式亦或一串列介面模式。
在圖6中，用於發送器600的一串列介面包括一或多個串列器615用於傳輸框架610的序列化。並行介面包括用於傳輸數據620的I/O IF模組630，該等模組可以包括圖5中展示的分支電路以及多個同步器。該等元件已經被封裝在對應的模組中以改進可讀性，但是實施例並不限於所示形式的部件。類似地，接收器包括一串列介面，該串列介面包括串並轉換器/CDR部件665以產生多個接收框架660以及來自所接收的數據的一恢復時鐘662。一並行介面包括用於接收數據670的多個I/O IF模組680，該等模組可以包括圖5中展示的多個分支電路以及多個同步器。
在一些實施例中，發送器600和接收器650各自包括一參考振盪器，對應地是625和675。參考振盪器625和675可以包括但不限於一PLL器件或DLL器件。在一些實施例中，參考振盪器625或675的輸出對應地提供給用於發送器600的每個串列器615或者用於接收器650的每個串並轉換器/CDR 665。在一些實施例中，由一參考振盪器控制信令626和676將該參考振盪器使能或解除使能，並且該參考振盪器提供了一參考振盪器運行/待命信令627和677以表明該參考振盪器的狀態。另外，每個串並轉換器CDR可以接收一CDR控制信令663以控制CDR的運行，並且可以產生一CDR待命信令664以表明CDR的狀態。
在一些實施例中，一公共頻率參考695被用於一裝置的多個串列發送器、串列接收器、以及並行介面。然而，不是所有的實施例都要求這種公共頻率參考。例如，這樣一頻率參考被用在希望有更少的部件和插針的低功率系統和低成本系統中。在多個串列部件之間不要求一共用的參考，因為時鐘可以完全從接收器上的數據中得出。在一些實施例中，並行介面相位與頻率是獨立於串列介面來使用的，並因此可以使用一獨立的參考。在一些實施例中，將多個數據選通或多種信令關係用於表明並行接收器上的有效數據，因此參考係不必要的。然而，為了簡化實施例的說明，將討論簡化為一公共頻率參考的情況。圖6涉及的實施例包括在使用共用時鐘的環境中進行時鐘管理，該等共用時鐘包括利用頻率參考來提供的共用時鐘635和685。
圖6所示的實施例中多個串列介面可供用於該等實施例之間的介面連接645，因此提供了一更寬的並行介面(在此圖示中係4位)。實施例並不限於任何具體數目的介面。例如，4條串列鏈路將允許用於多個並行電路的8位元連接，並且當要共用多個差分串列介面時，8條串列鏈路將允許用於多個並行電路的16位元連接。
在一些實施例中，發送器600包括多個多路轉換器或其他切換器605用於在串列和並行模式之間進行切換，並且接收器650包括多個多路轉換器或其他切換器655用於在串列和並行模式之間進行切換。存在多種方法來產生或選擇此類切換器，並且該等切換器並未在此進行展示或討論。在一些實施例中，假設存在對於並行和串列通信所需要的不同的電氣要求，對該等切換器仔細地進行控制以防止將不適當的信令施加到一介面上。在一些實施例中，多路轉換器控制還管理流動方向與串列數據相反的並行數據，或與單向序列傳輸相對照要改變方向(雙向)的並行數據。在一些實施例中，以盡可能小的延時來進行控制以提供高性能以及降低的功耗。
在一具體實例中，一插針可以在串列模式中以100 mV與50Ω的端接器一起工作，而在並行模式中以1.2 V工作。為了從串列模式切換到並行模式，需要將串列發送器解除使能並且需要將該端接器去除。否則，插針可能被雙重驅動，從而至少導致數據錯誤並有可能損壞發送器。接通端接器的情況下，電路可能需要消耗其預期功率的100倍以上的功率(0.2 mW對29 mW)，可能導致損壞。串列接收器可能對這種高電壓敏感並且可能也被損壞。
在一些實施例中，時鐘控制用於節省功率並將串列模式和並行模式之間的延時最小化。在一些實施例中，可以在多個模式之間共用參考時鐘以節省插針和系統時鐘功率，並且可以在仍處於並行模式操作的同時啟動PLL部件以避免在準備串列操作時浪費功率。
圖7和圖8提供的流程圖展示了混合介面處理的多個實施例。在圖7中，混合串列-並行介面初始化為將一串列發送器關閉、一串列接收器解除連接、一參考振盪器(如PLL或DLL部件)關閉、一並行發送器關閉、並且一並行接收器解除連接702。該過程可以對並行介面進行初始化，但這對於該過程的多個實施例而言不是必需的。在一些實施例中，連接並行接收器704並開啟並行發送器706。在一些實施例中，並行模式可以是立即可用的並且可以在切換到串列模式的過程中保持可用直到串列介面已準備就緒(例如直到參考振盪器已準備就緒)708。在圖8中所示的時鐘控制過程710在啟動和停止串列通信的同時提供了功率和延時的平衡能力。然後，該過程提供了對模式控制信令的監測712。對模式控制信令進行測試714以確定並行通信是否繼續或者是否請求了串列通信模式。在實際轉換到串列模式之前，要求參考時鐘係正在工作的並且係穩定的715。如果模式係並行的714，那麼系統繼續檢測模式變化710-712。如果模式信令變為串列，則確定參考振盪器係否正在運行716。如果不是，啟動參考振盪器和CDR 718(在一實施例中，CDR不能在沒有其參考振盪器的情況下運行，並且因此如果參考振盪器停止了，CDR就必須停止)。參考振盪器的啟動後，確定參考振盪器是否已準備就緒720並且確定CDR是否已準備就緒722。
當參考振盪器和CDR已準備就緒時，關閉並行發送器並且並行接收器解除連接724。在等待並行解除連接726後，連接串列接收器728(例如為該器件將一終端使能)並開啟串列發送器730。在732，串列介面進行準備(例如，包括鎖定CDR)。然後，該過程提供了對模式控制信令的監測734。如果模式保持為串列，則該過程繼續對模式進行監測。如果模式變為並行，則可以等待完成當前的框架或數據包738，隨後關閉串列發送器並將串列接收器740解除連接。在等待串列解除連接742後，該過程返回到連接並行接收器704。
圖8提供的流程圖展示一些實施例中的時鐘控制。在這個圖示中，讀取參考振盪器控制信令802。如果滿足參考振盪器停止的條件804，則停止參考振盪器和CDR 806。如果參考振盪器啟動不具備條件808，則結束控制過程。如果存在參考振盪器啟動的條件808，則啟動參考振盪器(如果並非已經啟動)810。如果相關的裝置不包括串列接收器812，則完成控制過程。如果該裝置包括串列接收器，則由該過程提供CDR控制信令814，隨後藉由確定是存在CDR停止的條件816(如果是如此，則停止CDR 818)並且如果存在CDR啟動的條件820(如果是如此，並且如果CDR並非已經停止則將其停止822)，並完成時鐘控制過程。
在一些實施例中，基本上可以使用兩個信令來控制該混合介面：模式控制和參考振盪器控制。儘管存在其他方式來表示該等控制，但這提供了一種用於說明該過程的方法。該等控制可以利用一外部插針來明確地進行控制(該外部插針利用可程式設計寄存器來明確地進行控制，該寄存器可以使用介面上的數據傳送來進行控制)，或者由一通信控制(鏈路)狀態機器間接地進行控制。
至於多個控制選項，可以獨立地實現參考振盪器控制而不是在請求串列通信時開啟參考振盪器。當串列通信終止時參考振盪器可以自動停止。然而，在一些串列介面體系結構中，藉由將序列埠解除使能並且使參考振盪器仍然運行，仍然可以節省一些功率。當在串列和並行模式之間快速切換時，保持參考振盪器在短時間內繼續運行因此而調整獨立的參考振盪器控制可能是有益的。
在一些實施例中，在初始化時可以將並行通信指定為預設模式。在一些實施例中，有可能為初始操作指定為“無模式”或串列模式。然而，如果一開始就選擇了串列模式，則在參考振盪器啟動時通信會被延遲。當不使用時，並行模式使用無關緊要的功率並且可以立即開始運行，因此藉由將並行介面選擇為默認，不會產生任何損害。此外，可以立即並且有效率地使用並行模式來設置任何串列介面參數，並且控制模式設置(如藉由單個插針、可程式設計寄存器、或所衍生的狀態控制)。
為了便於說明圖7和圖8，初始化過程以所有介面處於解除使能或關閉的狀態而發生，以便使介面兩側的損害和啟動功率最小化。在其他實施例中，使該介面以一個或另一個狀態初始化係可接受的。然而，在這種情況中，需要確保介面兩側的一致性以防止多個介面模式之間的不匹配。
在以上說明中，出於解釋的目的，給出了很多具體細節來提供對本發明的透徹理解。然而，對本領域的熟練技術人員而言，可以沒有該等具體細節中的一些來實施本發明將是清楚的。在其他情況中，以框圖的形式展示了眾所周知的結構和裝置。在圖示的多個部件之間可以有中間結構。在此說明或者展示的部件可以具有未展示或說明的額外輸入或輸出。該等所示的元件或者部件還能夠以不同的排列或者順序來安排，包括任意欄位的重新排序或者欄位長度的改變。
本發明可以包括多個不同的過程。本發明的該等過程可以由硬體部件來執行或者可嵌入多個電腦可讀的指令中，它們可以用來致使一通用或專用的處理器或者用該等指令程式設計的多個邏輯電路來執行該等過程。可替代地，該等過程可以藉由硬體和軟體的組合來實施。
本發明的多個部分可以作為一種電腦程式產品來提供，它可以包括一種電腦可讀媒體，其上已經存儲了電腦程式指令，它可以用來對一台電腦(或其他電子器件)進行程式設計以執行一個根據本發明的過程。這種電腦可讀媒體包括，但不限於，軟碟、光碟、CD-ROM(只讀光碟記憶體)、以及磁光碟、ROMs(只讀記憶體)、RAM(隨機存取記憶體)、EPROM(可擦除可程式設計只讀記憶體)、EEPROM(電可擦除可程式設計只讀記憶體)、磁或者光卡、快閃記憶體、或者用於存儲電子指令的其他類型的媒體/電腦可讀媒體。此外，本發明還可以作為電腦程式產品被下載，其中該程式可以從一台遠端電腦傳送至一台請求電腦上。
該等方法中很多都是以其最基本的形式進行說明的，但從任何該方法中都可以添加或者刪除多個過程，並且從任意所述消息中都還可以添加或者減除資訊，而不背離本發明的基本範圍。對熟悉該項技術者清楚的是可以做出很多進一步的修改與適配。該等具體的實施例並不用於限制本發明，而是為了解釋本發明。
若文中提及一要素“A”連接到要素“B”上，則要素A可以直接地連接至要素B，也可以藉由例如要素C來間接地連接。當本說明書或者申請專利範圍提及一部件、特徵、結構、過程、或者特性A“導致”一部件、特徵、結構、過程、或者特性B，它意味著“A”至少是“B”的部分原因，但是還可能存在至少一種其他的部件、特徵、結構、過程、或者特性有助於導致“B”。若本說明書中指出“可以”、“也許”或“可能”包括一部件、特徵、結構、過程、或者特性，則該具體的部件、特徵、結構、過程、或者特性並非必需被包括。若本說明書提及“一個/一種/一”要素時，這並不意味著只存在所說明的多個要素中的一個。
一個實施例係本發明的一種實現方式或者實例。本說明書提到的“一種實施例”、“一個實施例”、“一些實施例”、“一實施例”或者“其他實施例”係指與該等實施例相關說明的一個具體的特點、結構、或者特性包括在至少某些實施例中，但不一定是所有實施例中。“一種實施例”、“一個實施例”、一實施例”或者“一些實施例”等不一定均指同一批實施例。應當理解，在本發明的示例性實施例的以上說明中，本發明的不同特徵有時在一個單一實施例、圖示、或其說明中共同構成一組，其目的係使本揭露流暢並幫助理解一個或多個不同的發明方面。
100．．．串列發送器裝置
105．．．傳輸的數據框架
110．．．轉換編碼器
115．．．串列器
130．．．參考振盪器
140．．．時鐘源
145．．．連接件
150．．．串列接收器
155．．．接收的數據框架
160．．．轉換編碼器
165．．．串並轉換器/CDR
180．．．參考振盪器
190．．．恢復的時鐘信令
195．．．頻率參考
200．．．同步發送器
205．．．傳輸數據
210．．．寄存器
240．．．共用時鐘
245．．．單端電流鏈路
248．．．數據選通
250．．．同步接收器
255．．．接收的數據
260．．．同步器
265．．．寄存器
310．．．第一裝置
312．．．傳輸並行數據
314．．．並行介面
316．．．切換元件
318．．．模式控制
320．．．寄存器
322．．．參考振盪器
324．．．傳輸串列數據
326．．．時鐘
328．．．串列介面
330．．．串列器
350．．．介面
352．．．選通
354．．．參考時鐘
360．．．第二裝置
362．．．接收並行數據
364．．．並行介面
366．．．切換元件
368．．．模式控制
370．．．寄存器
372．．．參考振盪器
374．．．接收串列數據
376．．．恢復的時鐘
378．．．串列介面
380．．．DES/CDR
400．．．初始化
410．．．第一模式並行數據
420．．．第一模式設置
422．．．切換到並行
424．．．CDR設置
426．．．參考振湯器設置
430．．．較低速數據傳送
432．．．數據傳輸的方向
434．．．信令類型
436．．．數據選通
460．．．第二模式並行數據
470．．．第二模式設置
472．．．切換到串列
474．．．使能CDR
476．．．使能參考振盪器
480．．．高速數據傳送
482．．．數據傳輸的方向
484．．．信令類型
502．．．非同步緩衝器
504．．．非同步輸入端
506．．．非同步雙向緩衝器
508．．．寄存器緩衝器
510．．．寄存輸入端
512．．．寄存雙向緩衝器
514．．．寄存器緩衝器
516．．．時鐘源接收器
518．．．時鐘源寄存雙向緩衝器
600．．．發送器
605．．．切換器
610．．．傳輸框架
615．．．串列器
620．．．同步數據
625．．．參考振盪器
626．．．參考振盪器控制
627．．．參考振盪器運行/待命信令
630．．．I/O IF模組
635．．．共用時鐘
640．．．模式
645．．．介面連接
650．．．接收器
655．．．切換器
660．．．接收框架
662．．．恢復的時鐘
663．．．CDR控制
664．．．CDR待命
665．．．串並轉換器/CDR
670．．．同步數據
675．．．參考振盪器
676．．．參考振盪器控制
677．．．參考振盪器運行/待命信令
680．．．I/O IF模組
685．．．共用時鐘
690．．．模式
695．．．頻率參考
702．．．串列發送器關閉、一串列接收器解除連接、一參考振盪器關閉、一並行發送器關閉、並且一並行接收器解除連接
704．．．並行接收器連接
706．．．並行發送器打開
708．．．並行模式可以是立即可用的並且可以在切換到串列模式的過程中保持可用直到串列介面已準備就緒
710．．．時鐘控制
712．．．讀取模式控制信號
714．．．對模式控制信令進行測試
715．．．在實際轉換到串列模式之前，要求參考時鐘係正在工作的並且係穩定的
716．．．參考振盪器係否正在運行
718．．．啟動參考振盪器和CDR
720．．．參考振盪器是否已準備就緒
722．．．CDR是否已準備就緒7
724．．．並行發送器關閉並且並行接收器斷開連接
726．．．等待並行解除連接
728．．．串列接收器連接
730．．．串列發送器開啟
732．．．準備串列介面
734．．．讀取模式
736．．．模式串列或並行
738．．．等待完成當前的框架或數據包
740．．．關閉串列發送器並將串列接收器斷開連接
742．．．等待串列斷開連接
802．．．讀取參考振盪器控制信號
804．．．是否滿足參考振盪器停止的條件
806．．．停止參考振盪器和CDR
808．．．參考振盪器是否啟動
810．．．如果仍未動啟則啟動參考振盪器
812．．．是否有串列接收器
814．．．讀取CDR控制信號
816．．．是否滿足CDR停止的條件
818．．．停止CDR
820．．．是否滿足CDR啟動的條件
822．．．如果CDR並非已經停止則將其停止
在附圖的該等圖例中藉由舉例而並非藉由限制展示了本發明的多個實施例，其中類似的參考號表示類似的要素。
圖1係一基於CDR的串列介面的圖示；
圖2係一並行介面的圖示；
圖3的框圖展示了一混合介面的實施例；
圖4的狀態圖展示了一混合介面的實施例中多個狀態之間的轉換；
圖5係用於多個介面的實施例的I/O介面的示意圖；
圖6的框圖展示了一混合串列-並行介面的實施例；
圖7的流程圖展示了一混合介面處理的實施例；並且
圖8的流程圖展示了一混合介面處理的實施例。
310．．．第一裝置
312．．．傳輸並行數據
314．．．並行介面
316．．．切換元件
318．．．模式控制
320．．．寄存器
322．．．參考振盪器
324．．．傳輸串列數據
326．．．時鐘
328．．．串列介面
330．．．串列器
350．．．介面
352．．．選通
354．．．參考時鐘
360．．．第二裝置
362．．．接收並行數據
364．．．並行介面
366．．．切換元件
368．．．模式控制
370．．．寄存器
372．．．參考振盪器
374．．．接收串列數據
376．．．恢復的時鐘
378．．．串列介面
380．．．DES/CDR

Claims (69)

  1. 一種混合介面之狀態轉換之方法，包括：將用於向一第二裝置傳輸數據或者從其接收數據的一第一裝置初始化，其中該第一裝置包括一參考振盪器電路；使能該第一裝置的一介面初使化地於一第一模式中以用於一具有該第二裝置之並行介面，該並行介面包括第一多個插針，該並行介面具有一電壓擺幅；通過該第一多個插針以該第一模式從該第二裝置傳輸並行數據至該第二裝置或接收並行數據；使能該參考振盪器電路與使能該第一裝置的介面於一第二模式中以用於一具有該第二裝置之串列介面，該串列介面包括第二多個插針，該第一多個插針以及該第二多個插針都包括一組重疊的插針，其中該串列介面具有一第二電壓擺幅，該第二電壓擺幅小於該第一電壓擺幅；以及通過該第二多個插針以該第二模式從該第二裝置傳輸串列數據至該第二裝置或接收串列數據。
  2. 如申請專利範圍第1項所述之混合介面之狀態轉換之方法，其中該並行介面於該第一與該第二裝置之一接收裝置不包括一電阻終端。
  3. 如申請專利範圍第1項所述之混合介面之狀態轉換之方法，其中該參考振盪器電路包括一個鎖相迴路(PLL)或延遲鎖定迴路(DLL)電路。
  4. 如申請專利範圍第1項所述之混合介面之狀態轉換之方法，其中該串列介面於該第一與該第二裝置之一接收裝置包括一電阻終端。
  5. 如申請專利範圍第1項所述之混合介面之狀態轉換之方法，其中該參考振盪器電路係獨立於該模式進行控制的。
  6. 如申請專利範圍第1項所述之混合介面之狀態轉換之方法，其中該參考振盪器電路係在該第一裝置仍然處於該第一模式時使能的。
  7. 如申請專利範圍第1項所述之混合介面之狀態轉換之方法，進一步包括向該參考振盪器電路提供一信令或修飾連接該參考振盪器電路之一寄存器以便將該參考振盪器電路解除使能。
  8. 如申請專利範圍第1項所述之混合介面之狀態轉換之方法，進一步包括向該參考振盪器電路提供一信令或修飾連接該參考振盪器電路之一寄存器以便將該參考振盪器電路使能。
  9. 如申請專利範圍第1項所述之混合介面之狀態轉換之方法，進一步包括向該參考振盪器電路提供一信令或修飾連接該參考振盪器電路之一寄存器以表明該參考振盪器準備就緒進行通信。
  10. 如申請專利範圍第1項所述之混合介面之狀態轉換之方法，其中使能該介面於該第一模式包括將該參考振盪器電路解除使能。
  11. 如申請專利範圍第1項所述之混合介面之狀態轉換之方法，其中該第一裝置的該參考振盪器電路以及該第二裝置的一參考振盪器電路都以該第二模式接收一共用的參考時鐘信令。
  12. 如申請專利範圍第11項所述之混合介面之狀態轉換之方法，其中處於該第一模式的數據係同步傳送的。
  13. 如申請專利範圍第11項所述之混合介面之狀態轉換之方法，其中該參考時鐘的頻率在該第一模式以及該第二模式中係相同的。
  14. 如申請專利範圍第1項所述之混合介面之狀態轉換之方法，其中該串列介面之該第二電壓擺幅小於一介面供電電壓之一半。
  15. 如申請專利範圍第1項所述之混合介面之狀態轉換之方法，其中該串列介面包括一時鐘數據恢復(CDR)電路。
  16. 如申請專利範圍第15項所述之混合介面之狀態轉換之方法，其中該CDR電路係對於該第二模式使能的。
  17. 如申請專利範圍第15項所述之混合介面之狀態轉換之方法，其中該CDR電路係在該第一裝置仍然處於該第一模式時使能的。
  18. 如申請專利範圍第15項所述之混合介面之狀態轉換之方法，進一步包括向該CDR電路提供一信令或修飾連接該參考振盪器電路之一寄存器以便將該CDR電路解除使能。
  19. 如申請專利範圍第15項所述之混合介面之狀態轉換之方法，進一步包括向該CDR電路提供一信令或修飾連接該參考振盪器電路之一寄存器以便將該CDR電路使能。
  20. 如申請專利範圍第15項所述之混合介面之狀態轉換之方法，進一步包括向該CDR電路提供一信令或修飾連接該參考振盪器電路之一寄存器以表明該CDR電路準備就緒進行通信。
  21. 如申請專利範圍第15項所述之混合介面之狀態轉換之方法，其中使能該介面於該第一模式包括將該CDR電路解除使能。
  22. 如申請專利範圍第1項所述之混合介面之狀態轉換之方法，進一步包括以該第一模式傳輸或接收一選通信令以捕獲數據。
  23. 如申請專利範圍第22項所述之混合介面之狀態轉換之方法，其中傳輸或接收該選通信令包括在該組重疊的插針中的一插針上傳輸或接收該選通信令。
  24. 如申請專利範圍第1項所述之混合介面之狀態轉換之方法，其中用於該第一模式的一信令係以不同於該第二模式的一信令的格式來傳輸的。
  25. 如申請專利範圍第1項所述之混合介面之狀態轉換之方法，其中至少一該串列介面與該並行介面利用單端信號傳輸。
  26. 如申請專利範圍第1項所述之混合介面之狀態轉換之 方法，進一步包括使用該組重疊的插針中的一第一插針在一第一方向上以該第一模式來傳送一第一通信，並且使用該組重疊的插針中的該第一插針在一第二方向上傳送一第二通信，該第二方向係與該第一方向相反的方向。
  27. 如申請專利範圍第1項所述之混合介面之狀態轉換之方法，進一步包括使用該組重疊的插針中的一第一插針以該第一模式中的一雙向通信來傳送一第一通信，並且使用該組重疊的插針中的該第一插針以該第二模式中的一單向通信來傳送一第二通信。
  28. 如申請專利範圍第1項所述之混合介面之狀態轉換之方法，進一步包括在一第一速度上以該第一模式來傳輸或接收數據，並且在一第二速度上以該第二模式來傳輸或接收數據，該第二速度高於該第一速度。
  29. 一種混合介面之狀態轉換之方法，包括：利用一第一控制以選擇於一第一裝置與一第二裝置之間的通信之一第一模式或一第二模式，該第一控制係一模式控制，該第一裝置包括一參考振盪器電路；其中該第一模式係一用於該第一裝置與該第二裝置之間的並行介面，該並行介面包括多個第一插針；其中該第二模式係一用於該第一裝置與該第二裝置之間的串列介面，該串列介面包括多個第二插針，該多個第一插針以及該多個第二插針都包括一組重疊的插針，該參考振盪器電路係用以提供該第二模式中的資料 轉換之時鐘；提供該通信之該選擇模式，並且利用該通信之該選擇模式以通信該第一裝置與該第二裝置之間的數據；以及利用一第二控制以使能或解除使能該參考振盪器電路，該第二控置為一參考振盪控制，獨立於該第一控制。
  30. 一種用於串列和並行通信之混合介面，包括：一介面，用以從一第二裝置傳輸數據或接收數據，其中該介面操作於其中之一；用於具有一第二裝置之一並行介面之一第一模式，該並行介面包括第一多個插針以便於該第一模式中向該第二裝置傳輸並行數據或從其接收並行數據，其中該並行介面操作於一第一電壓幅擺；用於具有一第二裝置之一串列介面之一第二模式，該串列介面包括第二多個插針以便從該第二裝置傳輸串列數據或從其接收串列數據，該第一多個插針以及該第二多個插針包括一組重疊的插針，其中該串列介面操作於一第二電壓幅擺，該第二電壓幅擺小於該第一電壓幅擺；以及一參考振盪部件，其中當操作於該第二模式時使能該參考振盪元件。
  31. 如申請專利範圍第30項所述之用於串列和並行通信之混合介面，當該混合介面操作為一接收裝置時，其中該並行介面不包括一電阻終端。
  32. 如申請專利範圍第31項所述之用於串列和並行通信之 混合介面，其中該參考振盪器部件包括一鎖相迴路(PLL)或延遲鎖定迴路(DLL)電路。
  33. 如申請專利範圍第30項所述之用於串列和並行通信之混合介面，當該混合介面操作為一接收裝置時，其中該串列介面包括一電阻終端。
  34. 如申請專利範圍第31項所述之用於串列和並行通信之混合介面，其中該混合介面被配置為在該模式邏輯切換到該第一模式時將該參考振盪器部件解除使能。
  35. 如申請專利範圍第31項所述之用於串列和並行通信之混合介面，其中該參考振盪器部件係獨立於模式邏輯進行控制的，控制是否該混合介面操作於該第一模式或該第二模式中。
  36. 如申請專利範圍第31項所述之用於串列和並行通信之混合介面，進一步包括一信令輸入插針或寄存器以提供一參考振盪器部件信令用於將該參考振盪器部件解除使能。
  37. 如申請專利範圍第36項所述之用於串列和並行通信之混合介面，其中該參考振盪器部件保持使能直到該參考振盪器部件信令或寄存器將其解除使能。
  38. 如申請專利範圍第36項所述之用於串列和並行通信之混合介面，其中該參考振盪器部件在該第一模式中是由該參考振盪器部件信令或寄存器使能的。
  39. 如申請專利範圍第36項所述之用於串列和並行通信之混合介面，進一步包括一信令插針或寄存器，該信令或 寄存器表明該參考振盪器準備就緒進行通信。
  40. 如申請專利範圍第36項所述之用於串列和並行通信之混合介面，其中該參考振盪器部件以及該第二裝置的一參考振盪器部件在該第二模式中都接收一共用的參考時鐘。
  41. 如申請專利範圍第40項所述之用於串列和並行通信之混合介面，其中處於該第一模式的數據係同步傳送的。
  42. 如申請專利範圍第40項所述之用於串列和並行通信之混合介面，其中該參考時鐘的頻率在該第一模式以及該第二模式中是相同的。
  43. 如申請專利範圍第30項所述之用於串列和並行通信之混合介面，其中該串列介面之電壓幅擺小於一介面供電電壓之一半。
  44. 如申請專利範圍第30項所述之用於串列和並行通信之混合介面，其中該串列介面包括一時鐘數據恢復(CDR)部件。
  45. 如申請專利範圍第44項所述之用於串列和並行通信之混合介面，其中該混合介面被配置為對於該第二模式將該CDR部件使能。
  46. 如申請專利範圍第44項所述之用於串列和並行通信之混合介面，其中該混合介面被配置為對於該第一模式將該CDR部件解除使能。
  47. 如申請專利範圍第44項所述之用於串列和並行通信之混合介面，其中該CDR係獨立於該邏輯模式進行控制 的。
  48. 如申請專利範圍第44項所述之用於串列和並行通信之混合介面，進一步包括一信令輸入插針或寄存器以便提供一CDR部件信令用於將該CDR部件解除使能。
  49. 如申請專利範圍第48項所述之用於串列和並行通信之混合介面，其中該CDR部件保持使能直到由該CDR部件信令或寄存器將其解除使能。
  50. 如申請專利範圍第48項所述之用於串列和並行通信之混合介面，其中該CDR部件在該第一模式中是由該CDR部件信令或寄存器使能的。
  51. 如申請專利範圍第44項所述之用於串列和並行通信之混合介面，進一步包括一信令輸出插針或寄存器以提供一CDR部件信令，該CDR部件信令表明該CDR部件準備就緒進行通信。
  52. 如申請專利範圍第30項所述之用於串列和並行通信之混合介面，其中該混合介面被配置為在該混合介面初始化時切換到該第一模式或者該第二模式。
  53. 如申請專利範圍第30項所述之用於串列和並行通信之混合介面，進一步包括一個或多個多路轉換器，該邏輯模式切換用於該第一模式的該一或多個多路轉換器以便將該第一多個插針使能用於該並行介面、或者切換用於該第二模式的該一或多個多路轉換器以便將該第二多個插針使能用於該串列介面。
  54. 如申請專利範圍第30項所述之用於串列和並行通信之 混合介面，其中一插針在該第一或第二模式中作為一發送器來運行，並且該發送器的驅動器在切換到該第一和第二模式中剩餘的模式之前被解除使能。
  55. 如申請專利範圍第30項所述之用於串列和並行通信之混合介面，其中一插針在該第一或第二模式中作為一接收器來運行，並且該接收器在切換到該剩餘的模式第一和第二模式中剩餘的模式之前被解除連接。
  56. 如申請專利範圍第30項所述之用於串列和並行通信之混合介面，其中一插針在該第二模式中作為一個發送器或接收器來運行，並且到該第一模式的切換被延遲直到完成串列數據傳送。
  57. 如申請專利範圍第30項所述之用於串列和並行通信之混合介面，其中該混合介面進一步使能處於該第二模式的一端接器部件。
  58. 如申請專利範圍第57項所述之用於串列和並行通信之混合介面，其中該混合介面被配置為在從該第二模式切換到該第一模式之前解除使能該端接器部件。
  59. 一種用於串列和並行通信之混合介面，包括：一參考震盪器電路，其藉由一參考震盪器控制以使能或解除使能；一介面，具有一第二裝置，其中該介面於通信之一第一模式與一第二模式之間係可選擇的，該選擇係利用獨立於該參考震盪器控制之一模式控制來執行，其中該第一模式是一並行介面以提供於該混合介面與該第二裝置 之間，該並行介面利用第一多個插針，該第二模式是一串列介面以提供於該混合介面與該第二裝置之間，該串列介面利用第二多個插針，該第一多個插針以及該第二多個插針包括一組重疊的插針，該參考振盪電路用於數據轉換。
  60. 一種用於串列和並行通信之混合介面，包括：一參考震盪器電路，其藉由一參考震盪器控制以使能或解除使能；一介面，用於從一第二裝置傳輸數據或從其接收數據，其中該介面於一第一模式與一第二模式之間係可選擇的，其中該第一模式是一並行介面以提供於該混合介面與該第二裝置之間，該並行介面利用第一多個插針，該第二模式是一串列介面以提供於該混合介面與該第二裝置之間，該串列介面利用第二多個插針，該第一多個插針以及該第二多個插針包括一組重疊的插針，該參考振盪電路用於數據轉換；以及一時鐘數據恢復電路，其中該時鐘數據恢復電路係藉由獨立於該參考震盪器控制之一時鐘數據恢復控制以使能或解除使能。
  61. 一種電腦可讀媒體，其上存儲有代表多個指令序列的數據，該多個指令序列在由一處理器執行時致使該處理器執行多個操作，該等操作包括：將用於向一第二裝置傳輸數據或者從其接收數據一第一裝置初始化，該第一裝置包括一參考震盪器電 路；使能該第一裝置的一介面初使化地於一第一模式中以用於一具有該第二裝置之並行介面，該並行介面包括第一多個插針，該並行介面具有一電壓擺幅；通過該第一多個插針以該第一模式從該第二裝置傳輸並行數據至該第二裝置或接收並行數據；使能該參考振盪器電路與使能該第一裝置的介面於一具有該第二裝置之串列介面的一第二模式，該串列介面包括第二多個插針，該第一多個插針與該第二多個插針都包括一組重疊的插針，其中該串列介面具有一第二電壓擺幅，該第二電壓擺幅小於該第一電壓擺幅；以及通過該第二多個插針以該第二模式從該第二裝置傳輸串列數據至該第二裝置或接收串列數據。
  62. 如申請專利範圍第61項所述之媒體，其中該並行介面於該第一與該第二裝置之一接收裝置不包括一電阻終端。
  63. 如申請專利範圍第61項所述之媒體，其中該參考振盪器電路包括一鎖相迴路(PLL)或延遲鎖定迴路(DLL)電路。
  64. 如申請專利範圍第61項所述之媒體，其中獨立於該模式對該參考振盪器電路進行控制。
  65. 如申請專利範圍第62項所述之媒體，進一步包括多條指令，該等指令在由一處理器執行時致使該處理器進行 多個操作，該等操作包括：向該參考振盪器電路提供一信令或修飾連接該參考振盪器電路之一寄存器以便將該參考振盪器電路解除使能。
  66. 如申請專利範圍第62項所述之媒體，進一步包括多條指令，該等指令在由一處理器執行時致使該處理器進行多個操作，該等操作包括：向該參考振盪器電路提供一信令或修飾連接該參考振盪器電路之一寄存器以便將該參考振盪器電路使能。
  67. 如申請專利範圍第61項所述之媒體，其中該串列介面包括一時鐘數據恢復(CDR)電路。
  68. 如申請專利範圍第67項所述之媒體，進一步包括多條指令，該等指令在由一處理器執行時致使該處理器進行多個操作，該等操作包括：向該CDR電路提供一信令或修飾連接該參考振盪器電路之一寄存器以便將該CDR電路解除使能。
  69. 如申請專利範圍第67項所述之媒體，進一步包括多條指令，該等指令在由一處理器執行時致使該處理器進行多個操作，該等操作包括：向該CDR電路提供一信令或修飾連接該參考振盪器電路之一寄存器以便將該CDR電路使能。
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