JP6164352B1 - 電力変換装置の制御装置 - Google Patents

Abstract

【課題】電力変換装置の制御に影響が生じるのを抑制しながら、電力変換装置の制御で扱う詳細な情報を取得することが可能な電力変換装置の制御装置を提供する。【解決手段】この電源装置２００の制御装置１００は、ＡＤ変換回路１２と、第１ＤＳＰ１４ａおよび第２ＤＳＰ１４ｂと、ＦＰＧＡ１１と、第１バス１６と、第１バス１６とは別個に設けられた第２バス４と、第２バス４を介してＦＰＧＡ１１により書き込み可能に構成されている記憶ユニット２とを備える。ＦＰＧＡ１１は、装置データＤ１を、第２バス４を介して記憶ユニット２に書き込む制御を行うように構成されている。【選択図】図１

Description

この発明は、電力変換装置の制御装置に関し、特に、電力変換装置の内部の情報である装置情報に基づいて電力変換装置の動作を制御する電力変換装置の制御装置に関する。

従来、電力変換装置の内部の情報である装置情報に基づいて電力変換装置の動作を制御する電力変換装置の制御装置が知られている（たとえば、特許文献１参照）。

上記特許文献１には、無停電電源装置のセンサから入力された情報に基づいて無停電電源装置の動作を制御する制御装置が開示されている。この制御装置は、ＡＤ変換部と、プロセッサと、ＦＰＧＡと、ＳＲＡＭと、バスと、タッチパネルとを備える。そして、ＡＤ変換部は、無停電電源装置のセンサから入力されたアナログ値をデジタル値に変換するように構成されている。また、バスは、制御装置内の各部品を接続するように構成されている。ＦＰＧＡは、変換されたデジタル値を、バスを介してＳＲＡＭに書き込みする処理を行うように構成されている。プロセッサは、デジタル値に基づいて無停電電源装置の制御を行うように構成されている。ＳＲＡＭは、バスを介してプロセッサと情報のやり取りを行い、ワークエリアとして動作するように構成されている。タッチパネルは、ユーザに対して無停電電源装置の情報を表示するとともに、ユーザからのタッチ操作を受け付けるように構成されている。

上記特許文献１に記載のような従来の制御装置では、タッチパネル（外部のモニタ装置）に無停電電源装置の情報を表示させる際には、予め定義された専用の通信ポートおよび専用のプロトコルに対応する専用処理がプロセッサにより実行される。このような専用処理は、プロセッサが実行する無停電電源装置の制御処理との処理時間（バスを用いる時間）を分け合いながら実行される。さらに、このような専用処理は、一般的にポーリング方式でコマンド・レスポンスを行う方法が用いられるため、制御処理の途中で専用処理が割り込むことがある。このため、従来の制御装置と外部のモニタ装置との情報（データ）のやり取りを行うための制御処理の負荷が増大して、高速なデータのやり取りが困難になる。その結果、モニタ装置では、情報量が比較的少ない（軽い）データしか取得することができない。このため、このモニタ装置に表示される情報には、比較的情報量が多いアナログ値として入力された情報（無停電電源装置の制御で扱う詳細な情報）に比べて、少ない情報しか含まれない。

特開２０１５−１７３３９０号公報

上記特許文献１に記載のような従来の無停電源装置（電力変換装置）の制御装置では、外部のモニタ装置（外部機器）に表示される情報には、比較的情報量が多いアナログ値として入力された情報（無停電電源装置の制御で扱う詳細な情報）に比べて、少ない情報しか含まれないという不都合がある。また、外部のモニタ装置により電力変換装置の制御で扱う詳細な情報が取得されるようにするために、専用処理の処理時間を長くした場合には、電力変換装置の制御処理のための処置時間が短くなるため、電力変換装置の制御に影響が生じる。したがって、従来では、電力変換装置の制御に影響が生じるのを抑制しながら、電力変換装置の制御で扱う詳細な情報を取得することが可能な電力変換装置の制御装置が望まれていた。

この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、電力変換装置の制御に影響が生じるのを抑制しながら、電力変換装置の制御で扱う詳細な情報を取得することが可能な電力変換装置の制御装置を提供することである。

上記目的を達成するために、この発明の第１の局面による電力変換装置の制御装置は、電力変換装置の装置情報がアナログ信号として入力され、装置情報をデジタル信号の第１データに変換する変換部と、第１データを演算して、電力変換装置を制御する制御情報を発生させる演算部と、第１接続部および第２接続部を有し、制御情報を電力変換装置に伝達させる本体側制御部と、本体側制御部から第１データが書き込まれる第１揮発性メモリと、第１データに基づく第２データが書き込まれる第２揮発性メモリとを有する記憶ユニットと、第１接続部に接続され、変換部と演算部と本体側制御部とを接続する第１バスと、第１バスとは別個に設けられ、第２接続部に接続され、本体側制御部と記憶ユニットとを接続する第２バスと、制御情報の１つである搬送波の周期の一部の期間は、本体側制御部が、第２バスを介して第１データを第１揮発性メモリに書き込む制御を行う第１期間であり、搬送波の周期の他部の期間は、本体側制御部が、第２バスを介して第１データを第１揮発性メモリに書き込む制御を行わない第２期間である。

この発明の第１の局面による電力変換装置の制御装置では、上記のように、第１バスとは別個に設けられ、第２接続部に接続され、本体側制御部と記憶ユニットとを接続する第２バスを設ける。また、制御装置に、本体側制御部から第１データが書き込まれる第１揮発性メモリと、第１データに基づく第２データが書き込まれる第２揮発性メモリとを有する記憶ユニットを設ける。そして、制御情報の１つである搬送波の周期の一部の期間を、本体側制御部が、第２バスを介して第１データを第１揮発性メモリに書き込む制御を行う第１期間とし、搬送波の周期の他部の期間を、本体側制御部が、第２バスを介して第１データを第１揮発性メモリに書き込む制御を行わない第２期間とする。これにより、電力変換装置の制御処理の際に使用される第１バスを用いることなく、第２バスを介して第１データを本体側制御部により記憶ユニットに書き込むことができる。その結果、電力変換装置の制御に影響が生じるのを抑制しながら、装置情報（電力変換装置の制御で扱う詳細な情報）を記憶ユニットに記憶させることができるので、たとえば、記憶ユニットに記憶された第１データとしての装置情報を外部機器により取得することができる。この結果、電力変換装置の制御に影響が生じるのを抑制しながら、電力変換装置の制御で扱う詳細な情報を取得することができる。

上記第１の局面による電力変換装置の制御装置において、好ましくは、記憶ユニットは、第１揮発性メモリから第１データを取得して、第２揮発性メモリに第２データを書き込む記憶ユニット側制御部を含む。このように構成すれば、本体側制御部とは異なる記憶ユニット側制御部により、第１データに基づく第２データを第２揮発性メモリに書き込むことができる。たとえば、第２データは、第１データが整理されたデータとして構成することができる。その結果、本体側制御部の制御処理の負担の増大を抑制しながら、第１データに基づく第２データを第２揮発性メモリに記憶させることができる。

この場合、好ましくは、本体側制御部は、第１期間に、第１データを第１揮発性メモリに書き込む制御を行うように構成されており、記憶ユニット側制御部は、第２期間に、第１揮発性メモリから第１データを抜き取るとともに、第１データに基づく第２データを第２揮発性メモリに記憶させる制御を行うように構成されている。このように構成すれば、第１揮発性メモリが、本体側制御部および記憶ユニット側制御部の両方からアクセスされる場合でも、互いに異なる期間にアクセスされるので、情報のやり取りが干渉するのを抑制することができる。

この発明の第２の局面による電力変換装置の制御装置は、電力変換装置の装置情報がアナログ信号として入力され、装置情報をデジタル信号の第１データに変換する変換部と、第１データを演算して、電力変換装置を制御する制御情報を発生させる演算部と、第１接続部および第２接続部を有し、制御情報を電力変換装置に伝達させる本体側制御部と、第１接続部に接続され、変換部と演算部と本体側制御部とを接続する第１バスと、第１バスとは別個に設けられ、本体側制御部の第１接続部とは異なる第２接続部に接続されている第２バスと、本体側制御部により第１データが書き込まれる第１揮発性メモリと、第１揮発性メモリから第１データを取得する記憶ユニット側制御部と、記憶ユニット側制御部により第１データに基づく第２データが書き込まれる第２揮発性メモリとを含む記憶ユニットと、電力変換装置の動作を制御するための搬送波を発生させる発振器とを備え、本体側制御部は、第１期間としての搬送波の周期の一部の期間に、第２バスを介して第１データを第１揮発性メモリに書き込む制御を行うように構成されており、記憶ユニット側制御部は、第１期間とは異なる第２期間としての搬送波の周期のうちの第１期間を除く期間に、第１揮発性メモリから第１データを抜き取るとともに、第１データに基づく第２データを第２揮発性メモリに記憶させる制御を行うように構成されている。このように構成すれば、電力変換装置の動作を制御するために設けられる発振器による搬送波の周期を、本体側制御部の制御周期および記憶ユニット側制御部の制御周期として用いることができるので、新たに専用の発振器を設ける必要がない。その結果、制御装置の構成が複雑化するのを抑制しながら、情報のやり取りが干渉することを抑制することができる。

この発明の第３の局面による電力変換装置の制御装置は、電力変換装置の装置情報がアナログ信号として入力され、装置情報をデジタル信号の第１データに変換する変換部と、第１データを演算して、電力変換装置を制御する制御情報を発生させる演算部と、第１接続部および第２接続部を有し、制御情報を電力変換装置に伝達させる本体側制御部と、第１接続部に接続され、変換部と演算部と本体側制御部とを接続する第１バスと、第１バスとは別個に設けられ、本体側制御部の第１接続部とは異なる第２接続部に接続されている第２バスと、本体側制御部により第１データが書き込まれる第１揮発性メモリと、第１揮発性メモリから第１データを取得する記憶ユニット側制御部と、記憶ユニット側制御部により第１データに基づく第２データが書き込まれる第２揮発性メモリとを含む記憶ユニットとを備え、本体側制御部は、第１期間に、第１データを第１揮発性メモリに書き込む制御を行うように構成されており、記憶ユニット側制御部は、第１期間とは異なる第２期間に、第１揮発性メモリから第１データを抜き取るとともに、第１データに基づく第２データを第２揮発性メモリに記憶させる制御を行うように構成されており、第１期間は、第２期間よりも短い。このように構成すれば、本体側制御部が第１揮発性メモリに第１データを書き込むのに要する処理時間よりも、記憶ユニット側制御部が第１揮発性メモリから第１データを抜き取り、抜き取った第１データを第２データに変換して、変換した第２データを第２揮発性メモリに書き込むのに要する処理時間が長い場合でも、より確実に、記憶ユニット側制御部の制御処理を実行することができる。

この発明の第４の局面による電力変換装置の制御装置は、電力変換装置の装置情報がアナログ信号として入力され、装置情報をデジタル信号の第１データに変換する変換部と、第１データを演算して、電力変換装置を制御する制御情報を発生させる演算部と、第１接続部および第２接続部を有し、制御情報を電力変換装置に伝達させる本体側制御部と、第１接続部に接続され、変換部と演算部と本体側制御部とを接続する第１バスと、第１バスとは別個に設けられ、本体側制御部の第１接続部とは異なる第２接続部に接続されている第２バスと、本体側制御部により第１データが書き込まれる第１揮発性メモリと、第１揮発性メモリから第１データを取得する記憶ユニット側制御部と、記憶ユニット側制御部により第１データに基づく第２データが書き込まれる第２揮発性メモリとを含む記憶ユニットとを備え、本体側制御部は、第１期間に、第１データを第１揮発性メモリに書き込む制御を行うように構成されており、記憶ユニット側制御部は、第１期間とは異なる第２期間に、第１揮発性メモリから第１データを抜き取るとともに、第１データに基づく第２データを第２揮発性メモリに記憶させる制御を行うように構成されており、記憶ユニットは、第２バスに接続されたバス切替部と、バス切替部と第１揮発性メモリとを接続する第３バスと、バス切替部と第２揮発性メモリと記憶ユニット側制御部とを接続する第４バスとを含み、バス切替部は、第１期間において、第２バスと第３バスとを接続する状態に切り替えるとともに、第２期間において、第３バスと第４バスとを接続する状態に切り替えるように構成されている。このように構成すれば、バス切替部によって物理的に回路を切り替えることにより、本体側制御部と第１揮発性メモリとを接続する状態と、記憶ユニット側制御部と第１揮発性メモリと第２揮発性メモリとを接続する状態とを切り替えるので、より確実に情報のやり取りの干渉が生じるのを抑制することができる。

上記第２揮発性メモリを備える電力変換装置の制御装置において、好ましくは、記憶ユニットは、不揮発性メモリを含み、記憶ユニット側制御部は、所定のタイミングに、第２揮発性メモリに記憶された第２データを不揮発性メモリに書き込む制御を行うように構成されている。このように構成すれば、不揮発性メモリを設けることにより、制御装置に電力が供給されない状態になっても、第２データが消失するのを抑制することができる。そして、所定のタイミングに、第２データが不揮発性メモリに書き込まれるので、第２揮発性メモリに記憶された第２データの全てが不揮発性メモリに書き込まれる場合に比べて、不揮発性メモリが大型化するのを抑制することができ、不揮発メモリのデータ書き込み上限（制限）を極力抑えることができる。

この場合、好ましくは、第２揮発性メモリは、リングバッファ構造を有し、不揮発性メモリは、第２データが所定の情報量毎に区分けされた領域に記憶可能に構成されている。このように構成すれば、リングバッファ構造を有する第２揮発性メモリにより、所定の情報量を確保した状態でループしながら第２データが記憶されるので、不揮発性メモリに第２データが記憶されるタイミングがいつ生じても、そのタイミング前後の第２揮発性メモリに記憶された所定の情報量を確実に不揮発性メモリに記憶することができる。また、不揮発性メモリを、第２データが所定の情報量毎に区分けされた領域に記憶可能に構成することにより、記憶するタイミング（イベント）毎に、第２データを取得することができる。

上記不揮発性メモリを備える電力変換装置の制御装置において、好ましくは、記憶ユニットは、不揮発性メモリに記憶された第２データが外部機器に出力されるように外部機器に接続される記憶ユニット側接続部を含む。このように構成すれば、不揮発性メモリに記憶された第２データを、記憶ユニット側接続部を介して外部機器に容易に取り出すことができる。

上記第１の局面による電力変換装置の制御装置において、好ましくは、本体側制御部は、第１データのうちの一部が分割された分割データを、第２バスを介して記憶ユニットに書き込む制御を行うように構成されている。このように構成すれば、記憶ユニットに１度に書き込まれる第１データの大きさが増大するのを抑制することができる。これにより、本体側制御部により第１データを記憶ユニットに書き込み１回当りの書き込む時間が長くなるのを抑制することができる。

上記第１の局面による電力変換装置の制御装置において、好ましくは、第１バスが配置されている第１基板をさらに備え、記憶ユニットは、第１基板とは別個に設けられている第２基板に配置されている。このように構成すれば、電力変換装置の制御を行うための第１基板の構造を変更することなく、記憶ユニットを制御装置に設けることができる。

本発明によれば、上記のように、電力変換装置の制御に影響が生じるのを抑制しながら、電力変換装置の制御で扱う詳細な情報を取得することができる。

本発明の第１実施形態および第２実施形態による電源装置および制御装置の構成を示したブロック図である。 本発明の第１実施形態による制御装置の搬送波の波形を模式的に示した図である。 本発明の第１実施形態による制御装置のバス切替部の動作を説明するための図である。 本発明の第１実施形態による制御装置の第１期間および第２期間を説明するための図（図２のＢ部分の拡大図）である。 本発明の第１実施形態による制御装置の装置データについて説明するための図である。 本発明の第１実施形態による制御装置のカウンタ回路の構成を示すブロック図である。 本発明の第１実施形態による制御装置の装置データの更新について説明するための図である。 本発明の第１実施形態による制御装置の記憶用データについて説明するための図である。 本発明の第１実施形態による制御装置のＲＯＭのバンク分けについて説明するための図である。 本発明の第２実施形態による制御装置の第１期間および第２期間を説明するための図である。 本発明の第１実施形態および第２実施形態の変形例による制御装置の構成を示すブロック図である。

以下、本発明を具体化した実施形態を図面に基づいて説明する。

［第１実施形態］
（全体構成）
まず、図１〜図９を参照して、第１実施形態による電源装置２００の制御装置１００の構成について説明する。電源装置２００は、たとえば、無停電電源装置（ＵＰＳ：Ｕｎｉｎｔｅｒｒｕｐｔｉｂｌｅ Ｐｏｗｅｒ Ｓｕｐｐｌｙ）、または、パワーコンディショナー（ＰＣＳ：Ｐｏｗｅｒ Ｃｏｎｄｉｔｉｏｎｉｎｇ Ｓｙｓｔｅｍ）として構成されている。なお、電源装置２００は、特許請求の範囲の「電力変換装置」の一例である。

電源装置２００は、制御装置１００、電力変換部２０１、蓄電池２０２、アナログ検出部２０３および信号送受信部２０４を備える。電力変換部２０１は、制御装置１００からの制御情報Ｄａを取得して、取得した制御情報Ｄａに基づいて、図示しない商用電源からの電力を変換して、負荷（図示せず）側または蓄電池２０２側に供給するか、または、蓄電池２０２からの電力を変換して、負荷側に供給するように構成されている。電力変換部２０１は、たとえば、コンバータ、チョッパ、および、インバータを含む。そして、電力変換部２０１は、制御装置１００によりＰＷＭ（Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ）制御されるように構成されている。なお、電力変換部２０１、蓄電池２０２、アナログ検出部２０３および信号送受信部２０４は、１つのユニット（電源ユニット）として構成されていてもよい。

また、アナログ検出部２０３は、制御装置１００によりフィードバック制御されるための装置情報を検出するように構成されている。そして、アナログ検出部２０３は、検出された装置情報Ｄｂを制御装置１００にフィードバックするように構成されている。具体的には、アナログ検出部２０３は、アナログ信号の装置情報Ｄｂとして、電源装置２００の入力側の電圧および電流、蓄電池２０２の電圧および充放電電流、直流中間電圧の電圧値、電源装置２００内の各種回路の切り替えを行うスイッチ部（図示せず）の情報、電源装置２００の出力側の電圧および電流を検出するように構成されている。

また、信号送受信部２０４は、装置情報Ｄｂを送信するとともに、制御情報Ｄａを受信するように構成されている。具体的には、信号送受信部２０４は、電源装置２００内で瞬時過電流（オーバーカレント）信号の検出された場合や回路切換等で使用する切替部により検出されたアンサーバック信号等の信号を装置情報Ｄｂとして制御装置１００に送信するとともに、制御装置１００から送信された制御情報Ｄａを取得するように構成されている。

（制御装置の構成）
電源装置２００の制御装置１００は、電源装置２００の内部の情報である装置情報Ｄｂを取得して、取得した装置情報Ｄｂに基づいて、電源装置２００の動作を制御するように構成されている。具体的には、制御装置１００は、制御ユニット１を備える。制御ユニット１は、制御基板１０と、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）１１と、ＡＤ（Ａｎａｌｏｇ−Ｄｉｇｉｔａｌ）変換回路１２と、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）１３と、第１ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）１４ａと、第２ＤＳＰ１４ｂと、発振器１５と、第１バス１６とを含む。なお、制御基板１０は、特許請求の範囲の「第１基板」の一例である。また、ＦＰＧＡ１１は、特許請求の範囲の「本体側制御部」の一例である。また、ＡＤ変換回路１２は、特許請求の範囲の「変換部」の一例である。また、第１ＤＳＰ１４ａおよび第２ＤＳＰ１４ｂは、特許請求の範囲の「演算部」の一例である。

第１バス１６は、ＦＰＧＡ１１の第１ポート１１ａに接続されている。そして、第１バス１６は、ＡＤ変換回路１２とＳＲＡＭ１３と第１ＤＳＰ１４ａと第２ＤＳＰ１４ｂとＦＰＧＡ１１とを、互いにアクセス可能に接続するように構成されている。なお、第１ポート１１ａは、特許請求の範囲の「第１接続部」の一例である。

また、第１バス１６は、制御基板１０に配置されている。また、ＦＰＧＡ１１、ＡＤ変換回路１２、ＳＲＡＭ１３、第１ＤＳＰ１４ａ、第２ＤＳＰ１４ｂ、および、発振器１５は、制御基板１０に配置されている。

ＡＤ変換回路１２は、信号線３ａを介して、アナログ検出部２０３に接続されている。そして、ＡＤ変換回路１２は、アナログ検出部２０３からアナログ信号の装置情報Ｄｂを取得するように構成されている。そして、ＡＤ変換回路１２は、取得したアナログ信号の装置情報Ｄｂをデジタル信号の装置情報Ｄｂ（以下、「装置データＤ１」とする）に変換するように構成されている。なお、装置データＤ１は、特許請求の範囲の「第１データ」の一例である。

ＦＰＧＡ１１は、装置データＤ１を処理する機能を有する。たとえば、ＦＰＧＡ１１は、装置データＤ１をＡＤ変換回路１２から取得するとともに、ＳＲＡＭ１３に装置データＤ１を書き込む制御を行うように構成されている。

第１ＤＳＰ１４ａおよび第２ＤＳＰ１４ｂは、ＳＲＡＭ１３から装置データＤ１を取得して、取得した装置データＤ１を演算処理して、電源装置２００の動作を制御するための制御情報Ｄａを発生させるように構成されている。そして、第１ＤＳＰ１４ａおよび第２ＤＳＰ１４ｂは、制御情報ＤａをＳＲＡＭ１３に書き込むか、または、ＦＰＧＡ１１の内部のメモリに制御情報Ｄａを書き込むように構成されている。

ＦＰＧＡ１１には、ＧＰＩＯ（Ｇｅｎｅｒａｌ Ｐｕｒｐｏｓｅ Ｉｎｐｕｔ Ｏｕｔｐｕｔ）１１ｂが設けられている。ＧＰＩＯ１１ｂは、信号線３ｂを介して、信号送受信部２０４に接続されており、電源装置２００の装置情報Ｄｂ（オーバーカレント信号およびアンサーバック信号など）を取得するように構成されている。また、ＦＰＧＡ１１は、ＧＰＩＯ１１ｂを介して、制御情報Ｄａ（ＰＷＭ制御信号、バイパス回路切換指令信号、および、外送信号等の切り替えリレー信号などを含む情報）を信号送受信部２０４（電力変換部２０１）に送信するように構成されている。

発振器１５は、図２に示すように、電力変換部２０１のＰＷＭ制御を行うための搬送波Ａ１を発生させるように構成されている。たとえば、搬送波Ａ１は、三角波として構成されており、第１ＤＳＰ１４ａは、発振器１５からの搬送波Ａ１と指令正弦波Ａ２とを比較することにより、電力変換部２０１のスイッチング素子（たとえば、ＩＧＢＴ：Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）のゲート駆動信号としての櫛歯状の矩形波形（図示せず）（制御情報Ｄａの一部）を発生させるように構成されている。そして、第１ＤＳＰ１４ａは、ＦＰＧＡ１１を介して、この制御情報Ｄａを信号送受信部２０４（電力変換部２０１）に伝達するように構成されている。

また、発振器１５は、信号線１５ａを介して、第１ＤＳＰ１４ａ、第２ＤＳＰ１４ｂ、ＳＲＡＭ１３、ＡＤ変換回路１２、および、ＦＰＧＡ１１の各々に搬送波Ａ１を伝達するように構成されている。これにより、制御ユニット１では、第１バス１６により互いに接続されている各回路は、搬送波Ａ１の周期Ｔｆにアクセスタイミング（アクセス周期）が同期された状態で動作するように構成されている。

ここで、第１実施形態では、図１に示すように、制御ユニット１は、第１バス１６とは別個に設けられ、ＦＰＧＡ１１の第１ポート１１ａとは異なる第２ポート１１ｃに接続されている制御ユニット側第２バス４ａ（以下、「制御第２バス４ａ」）を備える。また、制御第２バス４ａは、記憶ユニット側第２バス４ｂ（以下、「記憶第２バス４ｂ」）に接続されることにより、第２バス４を構成する。そして、制御ユニット１は、制御第２バス４ａを、記憶第２バス４ｂに接続するためのコネクタ１０ａを含む。なお、第２ポート１１ｃは、特許請求の範囲の「第２接続部」の一例である。

図１に示すように、記憶ユニット２は、記憶第２バス４ｂと、記憶第２バス４ｂを制御第２バス４ａに接続するためのコネクタ２０ａとを含む。また、第１実施形態では、記憶ユニット２は、制御基板１０とは別個に設けられている記憶基板２０に配置されている。コネクタ２０ａは、コネクタ１０ａに着脱可能に構成されている。そして、コネクタ２０ａは、コネクタ１０ａに接続されることにより、記憶第２バス４ｂを制御第２バス４ａに接続するように構成されている。

ここで、第１実施形態では、記憶ユニット２は、第２バス４を介してＦＰＧＡ１１によりデータが書き込み可能に構成されている。そして、ＦＰＧＡ１１は、装置データＤ１を、第２バス４を介して記憶ユニット２に書き込む（バッファリングする）制御を行うように構成されている。

具体的には、第１実施形態では、記憶ユニット２は、ＦＰＧＡ１１により装置データＤ１が直接書き込まれるＳＲＡＭ２１と、ＳＲＡＭ２１から装置データＤ１を取得するＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）２２と、ＣＰＵ２２により装置データＤ１に基づく記憶用データＤ２が書き込まれるＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）２３とを含む。なお、ＳＲＡＭ２１は、特許請求の範囲の「第１揮発性メモリ」の一例である。また、ＣＰＵ２２は、特許請求の範囲の「記憶ユニット側制御部」の一例である。また、ＳＤＲＡＭ２３は、特許請求の範囲の「第２揮発性メモリ」の一例である。

また、第１実施形態では、図１に示すように、記憶ユニット２は、不揮発性メモリであるＦｌａｓｈＲＯＭ２４（以下、「ＲＯＭ２４」とする）と、バス切替部２５とを含む。そして、記憶ユニット２は、図３に示すように、第２バス４に接続されたバス切替部２５と、バス切替部２５とＳＲＡＭ２１とを接続する第３バス２６と、バス切替部２５とＳＤＲＡＭ２３とを接続する第４バス２７とを含む。そして、バス切替部２５は、第１期間Ｔ１において、第２バス４と第３バス２６とを接続する状態（図３（ａ）参照）に切り替えるとともに、第２期間Ｔ２において、第３バス２６と第４バス２７とを接続する状態（図３（ｂ）参照）に切り替えるように構成されている。なお、ＲＯＭ２４は、特許請求の範囲の「不揮発性メモリ」の一例である。

バス切替部２５は、搬送波Ａ１の周期Ｔｆ内に切り替える必要があるため、比較的高速切替が可能な３ステートバッファ等を含むことが好ましい。また、バス切替部２５は、制御ユニット１と記憶ユニット２との電気的な影響を抑制するために、バス切替部２５には、絶縁部が設けられている。絶縁部は、たとえば、比較的高速（フォトカプラよりも高速）に絶縁が可能なデジタルアイソレータ（コンデンサタイプまたは磁気結合タイプ）を含むことが好ましい。

バス切替部２５の切り替え動作は、たとえば、ＦＰＧＡ１１により制御される。この場合、第２バス４は、バス占有権信号Ｓ１を伝達することが可能な信号線を含む。図４に示すように、ＦＰＧＡ１１は、搬送波Ａ１の立下り期間（第１期間Ｔ１）では、バス占有権信号Ｓ１をハイレベル（Ｈ）にして、バス占有権信号Ｓ１をバス切替部２５に伝達する制御を行うように構成されている。また、ＦＰＧＡ１１は、搬送波Ａ１の第１期間Ｔ１を除く期間である立上り期間（第２期間Ｔ２）では、バス占有権信号Ｓ１をローレベル（Ｌ）にして、バス占有権信号Ｓ１をバス切替部２５に伝達する制御を行うように構成されている。すなわち、第１実施形態では、第１期間Ｔ１と第２期間Ｔ２とは、略同一の長さを有する。なお、搬送波Ａ１の立下り期間は、特許請求の範囲の「搬送波の周期の一部の期間」の一例である。

そして、バス切替部２５は、バス占有権信号Ｓ１がハイレベルの期間（第１期間Ｔ１）において、第２バス４と第３バス２６とを接続する状態（図３（ａ）参照）に切り替えるとともに、バス占有権信号Ｓ１がローレベルの期間（第２期間Ｔ２）において、第３バス２６と第４バス２７とを接続する状態（図３（ｂ）参照）に切り替えるように構成されている。

そして、ＦＰＧＡ１１は、第１期間Ｔ１に、装置データＤ１をＳＲＡＭ２１に書き込む制御を行うように構成されている。また、ＣＰＵ２２は、第１期間Ｔ１とは異なる第２期間Ｔ２に、ＳＲＡＭ１３から装置データＤ１を抜き取るとともに、装置データＤ１に基づく記憶用データＤ２をＳＤＲＡＭ２３に記憶させる制御を行うように構成されている。

ここで、第１実施形態では、図５に示すように、ＦＰＧＡ１１は、送信する装置データＤ１のうちの一部が分割された分割データＤ３を、第２バス４を介して記憶ユニット２に書き込む制御を行うように構成されている。図５では、装置データＤ１の例を示している。たとえば、装置データＤ１は、第１期間Ｔ１に伝送可能なデータサイズを有するように構成されている。そして、装置データＤ１は、たとえば、分割データＤ３、ＢＩＴフラグ、制御データ、ＡＤデータゼロクロス、および、ＡＤデータピークのワード数を合計した数が、第１期間Ｔ１に伝送可能なワード数以下になるように構成されている。

また、分割データＤ３は、更新周期が搬送波Ａ１の周期Ｔｆよりも大きいデータを含む。たとえば、分割データＤ３は、６キャリア（周期Ｔｆの６倍）ごとに更新されるシーケンスフラグおよび外部信号、１２キャリアごとに更新される計測データ、および、２４キャリアごとに更新されるモニタ用データおよび通信ログを含む。また、ＢＩＴフラグ、制御データ、ＡＤデータゼロクロス、および、ＡＤデータピークの情報は、搬送波Ａ１の周期Ｔｆごとに更新される。

また、図６に示すように、ＦＰＧＡ１１は、分割データＤ３の同期信号Ｓ２を発生させるカウンタ回路１７を含む。具体的には、カウンタ回路１７は、４進カウンタ１７ａと、６進カウンタ１７ｂと、論理回路１７ｃとを含む。そして、論理回路１７ｃは、４進カウンタ１７ａおよび６進カウンタ１７ｂの両方がゼロとなった場合と、４進カウンタ１７ａおよび６進カウンタ１７ｂの少なくとも一方がゼロではない場合とで、同期信号Ｓ２のレベルを反転するように構成されている。また、第２バス４は、同期信号Ｓ２を伝達するための信号線を含む。

そして、ＦＰＧＡ１１は、図５および図７に示すように、４進カウンタ１７ａおよび６進カウンタ１７ｂの値に対応して時分割された装置データＤ１を構成するとともに、装置データＤ１を同期信号Ｓ２とともに、記憶ユニット２のＳＲＡＭ２１に送信する（書き込む）ように構成されている。

そして、ＣＰＵ２２は、第２期間Ｔ２に、ＳＲＡＭ２１に記憶された装置データＤ１を抜き出すとともに、図８に示すように、抜き出した装置データＤ１をＣＰＵ２２のソフトウェア内部の構造体の配列に対応した配列に再構成（マッピング）して記憶用データＤ２を構成する制御を行う。たとえば、ＣＰＵ２２は、制御データや、ＡＤデータゼロクロスなどのデータを、ＳＤＲＡＭ２３の開始アドレス「０から２３００ワードまで」の領域に記憶するとともに、シーケンスフラグのデータを開始アドレス「２４００ワードから２７８４ワードまで」の領域に記憶するように構成されている。これにより、ＳＤＲＡＭ２３は、ＣＰＵ２２により、整理済みの記憶用データＤ２が記憶される。

ここで、第１実施形態では、ＳＤＲＡＭ２３は、リングバッファ構造を有する。すなわち、ＳＤＲＡＭ２３は、一定の情報量以内でループしながら記憶用データＤ２を記憶するように構成されている。たとえば、ＳＤＲＡＭ２３は、２４キャリア分のデータを１サイクルとして、６６１サイクル分の容量を有するリングバッファ構造を有する。これにより、ＳＤＲＡＭ２３は、所定のタイミングｔ１の記憶用データＤ２が抜き出される場合に、タイミングｔ１前後の一定期間（ＳＤＲＡＭ２３の容量に対応した期間）の記憶用データＤ２が抜き出されるように構成されている。

ここで、第１実施形態では、ＣＰＵ２２は、所定のタイミングｔ１に、ＳＤＲＡＭ２３に記憶された記憶用データＤ２をＲＯＭ２４に書き込む制御を行うように構成されている。すなわち、ＣＰＵ２２は、ＳＤＲＡＭ２３に記憶された記憶用データＤ２の全てをＲＯＭ２４にコピーする訳ではなく、イベントが発生したタイミングｔ１のみに、記憶用データＤ２をＲＯＭ２４に書き込む制御を行うように構成されている。

たとえば、イベント（タイミングｔ１）は、定周期（たとえば、１日毎など）や、電源装置２００の起動時、または、その他イベント（異常など）発生時として設定されており、これらが組み合わされて設定されていてもよい。

ＣＰＵ２２は、イベントの情報を取得するために、ＦＰＧＡ１１に接続されていてもよいし、記憶用データＤ２の内容に応じて、イベントの情報を取得する制御を行うように構成されていてもよい。

そして、ＣＰＵ２２は、イベントの情報を取得した場合に、所定のタイミングｔ１にＳＤＲＡＭ２３から記憶用データＤ２を抜き取り、第４バス２７を介して、記憶用データＤ２をＲＯＭ２４に書き込む制御を行うように構成されている。

ここで、第１実施形態では、図９に示すように、ＲＯＭ２４は、記憶用データＤ２が所定の情報量毎に区分けされた領域に記憶可能に構成されている。これにより、ＲＯＭ２４は、複数回イベントが生じた場合でも、イベント各々にアクセス可能に構成されている。たとえば、図９に示すように、ＲＯＭ２４は、６６１サイクル分を１つのバンク（２ＭＷ分）として、４つのバンク（たとえば、図９の第１、第２、第３および第４のバンク）にバンク分けされている。これにより、ＣＰＵ２２は、記憶用データＤ２を、イベント毎にそれぞれのバンクに記憶するように構成されている。

また、第１実施形態では、図１に示すように、記憶ユニット２は、ＲＯＭ２４に記憶された記憶用データＤ２が外部機器（たとえば、外部コンピュータやモニター）に出力されるように外部機器に接続される接続部２８を含む。たとえば、接続部２８は、ＲＳ４８５規格のコネクタインターフェースとして構成されており、高速通信においても信号の反射が発生しない程度の比較的低い特性インピーダンスを有する。なお、接続部２８は、特許請求の範囲の「記憶ユニット側接続部」の一例である。

また、記憶ユニット２は、高速通信に対応したＴＴＬ（Ｔｒａｎｓｉｓｔｏｒ Ｔｒａｎｓｉｓｔｏｒ Ｌｏｇｉｃ）からＲＳ４８５規格のレベルの信号へ変換するドライバ２９を含む。また、通信パケットデータユニット（ＰＤＵ）は、専用のプロトコル（ブロック転送を行うプロトコル）により構成されている。これにより、たとえば、記憶ユニット２は、１Ｍｂｐｓの通信速度でデータ転送が可能に構成されている。すなわち、従来の通信速度は１９．２ｋｂｐｓであり、データ転送の所要時間が約５０分の１となる。また、ドライバ２９をＥｔｈｅｒｎｅｔコントローラとして構成することにより、１Ｇｂｐｓ以上の通信速度を有するように構成することが可能になる。

また、記憶ユニット２は、発振器２９ａを含む。発振器２９ａは、たとえば、１ＭｂｐｓでＵＡＲＴ（Ｕｎｉｖｅｒｓａｌ Ａｓｙｎｃｈｒｏｎｏｕｓ Ｒｅｃｅｉｖｅｒ Ｔｒａｎｓｍｉｔｔｅｒ）通信することが可能な周期の信号を発生させるように構成されている。

（制御装置の動作）
次に、図１、図３〜図５、図８および図９を参照して、電源装置２００の制御装置１００の動作について説明する。

まず、制御装置１００のＡＤ変換回路１２により、アナログ検出部２０３からアナログ信号の装置情報Ｄｂが取得される。そして、ＡＤ変換回路１２により、アナログ信号の装置情報Ｄｂがデジタル信号の装置データＤ１に変換される。そして、ＦＰＧＡ１１により、装置データＤ１がＳＲＡＭ２１に書き込まれる。そして、第１ＤＳＰ１４ａおよび第２ＤＳＰ１４ｂにより、装置データＤ１に基づいて演算処理を行い、制御情報Ｄａが発生される。ＦＰＧＡ１１により、制御情報ＤａがＧＰＩＯ１１ｂを介して、信号送受信部２０４に伝達される。

また、図４に示すように、ＦＰＧＡ１１から第２バス４を介してバス占有権信号Ｓ１がバス切替部２５に入力されている。そして、図３に示すように、バス切替部２５により、バス占有権信号Ｓ１に基づいて第１期間Ｔ１に、第２バス４と第３バス２６とが接続される。そして、ＦＰＧＡ１１により、装置データＤ１（図５参照）がＳＲＡＭ２１に書き込まれる（バッファリング）。

そして、バス切替部２５により、バス占有権信号Ｓ１に基づいて第２期間Ｔ２に、第３バス２６と第４バス２７とが接続される。そして、ＣＰＵ２２により、第２期間Ｔ２に、ＳＲＡＭ２１から装置データＤ１が抜き出されるとともに、装置データＤ１が記憶用データＤ２（図８参照）に変換され、記憶用データＤ２がＳＤＲＡＭ２３に書き込まれる。

そして、所定のタイミングｔ１（イベントが発生した場合）に、ＣＰＵ２２により、ＳＤＲＡＭ２３から記憶用データＤ２が抜き出され、記憶用データＤ２がＲＯＭ２４（図９参照）に記憶される。そして、図１に示すように、ＣＰＵ２２およびドライバ２９により、接続部２８を介して、外部機器（図示せず）に、ＲＯＭ２４に記憶された記憶用データＤ２がデータ転送される。これにより、外部機器において、電源装置２００の制御で扱う詳細な情報が取得される。

［第１実施形態の効果］
第１実施形態では、以下のような効果を得ることができる。

第１実施形態では、上記のように、第１バス１６とは別個に設けられ、ＦＰＧＡ１１の第１ポート１１ａとは異なる第２ポート１１ｃに接続されている第２バス４を設ける。また、制御装置１００に、第２バス４を介してＦＰＧＡ１１により書き込み可能に構成されている記憶ユニット２を設ける。そして、装置データＤ１を、第２バス４を介して記憶ユニット２に書き込む制御を行うようにＦＰＧＡ１１を構成する。これにより、電源装置２００の制御処理の際に使用される第１バス１６を用いることなく、第２バス４を介して装置データＤ１をＦＰＧＡ１１により記憶ユニット２に書き込むことができる。その結果、電源装置２００の制御に影響が生じるのを抑制しながら、装置情報Ｄｂ（電源装置２００の制御で扱う詳細な情報）を記憶ユニット２に記憶させることができる。この結果、記憶ユニット２に記憶された装置データＤ１（記憶用データＤ２）を外部機器により取得することができる。その結果、電源装置２００の制御に影響が生じるのを抑制しながら、電源装置２００の制御で扱う詳細な情報を取得することができる。

また、第１実施形態では、上記のように、記憶ユニット２に、ＦＰＧＡ１１により装置データＤ１が書き込まれるＳＲＡＭ２１と、ＳＲＡＭ２１から装置データＤ１を取得するＣＰＵ２２と、ＣＰＵ２２により装置データＤ１に基づく記憶用データＤ２が書き込まれるＳＤＲＡＭ２３とを設ける。これにより、ＦＰＧＡ１１とは異なるＣＰＵ２２により、装置データＤ１に基づいて整理された記憶用データＤ２をＳＤＲＡＭ２３に書き込むことができる。その結果、ＦＰＧＡ１１の制御処理の負担の増大を抑制しながら、整理された記憶用データＤ２をＳＤＲＡＭ２３に記憶させることができる。

また、第１実施形態では、上記のように、ＦＰＧＡ１１を、第１期間Ｔ１に装置データＤ１をＳＲＡＭ２１に書き込む制御を行うように構成する。また、ＣＰＵ２２を、第１期間Ｔ１とは異なる第２期間Ｔ２に、ＳＲＡＭ２１から装置データＤ１を抜き取るとともに、装置データＤ１に基づく記憶用データＤ２をＳＤＲＡＭ２３に記憶させる制御を行うように構成する。これにより、ＳＲＡＭ２１が、ＦＰＧＡ１１およびＣＰＵ２２の両方からアクセスされる場合でも、互いに異なる期間にアクセスされるので、情報のやり取りが干渉するのを抑制することができる。

また、第１実施形態では、上記のように、制御装置１００に、電源装置２００（電力変換部２０１）の動作を制御するための搬送波Ａ１を発生させる発振器１５を設ける。また、ＦＰＧＡ１１を、第１期間Ｔ１としての搬送波Ａ１の立下りの期間に、装置データＤ１をＳＲＡＭ２１に書き込む制御を行うように構成する。また、ＣＰＵ２２を、第２期間Ｔ２としての搬送波Ａ１の周期のうちの第１期間Ｔ１を除く期間に、ＳＲＡＭ２１から装置データＤ１を抜き取るとともに、記憶用データＤ２をＳＤＲＡＭ２３に記憶させる制御を行うように構成する。これにより、電源装置２００の動作を制御するために設けられる発振器１５による搬送波Ａ１の周期Ｔｆを、ＦＰＧＡ１１の制御周期およびＣＰＵ２２の制御周期として用いることができるので、新たに専用の発振器を設ける必要がない。その結果、制御装置１００の構成が複雑化するのを抑制しながら、情報のやり取りが干渉することを抑制することができる。

また、第１実施形態では、上記のように、記憶ユニット２に、第２バス４に接続されたバス切替部２５と、バス切替部２５とＳＲＡＭ２１とを接続する第３バス２６と、バス切替部２５とＳＤＲＡＭ２３とＣＰＵ２２とを接続する第４バス２７とを設ける。また、バス切替部２５を、第１期間Ｔ１において、第２バス４と第３バス２６とを接続する状態に切り替えるとともに、第２期間Ｔ２において、第３バス２６と第４バス２７とを接続する状態に切り替えるように構成する。これにより、バス切替部２５によって物理的に回路を切り替えることにより、ＦＰＧＡ１１とＳＲＡＭ２１とを接続する状態と、ＣＰＵ２２とＳＲＡＭ２１とＳＤＲＡＭ２３とを接続する状態とを切り替えるので、より確実に情報のやり取りの干渉が生じるのを抑制することができる。

また、第１実施形態では、上記のように、記憶ユニット２に、ＲＯＭ２４を設ける。また、ＣＰＵ２２を、所定のタイミングｔ１に、ＳＤＲＡＭ２３に記憶された記憶用データＤ２をＲＯＭ２４に書き込む制御を行うように構成する。これにより、ＲＯＭ２４を設けることにより、制御装置１００に電力が供給されない状態になっても、記憶用データＤ２が消失するのを抑制することができる。そして、所定のタイミングｔ１に、記憶用データＤ２がＲＯＭ２４に書き込まれるので、ＳＤＲＡＭ２３に記憶された記憶用データＤ２の全てがＲＯＭ２４に書き込まれる場合に比べて、ＲＯＭ２４が大型化するのを抑制することができ、ＲＯＭ２４のデータ書き込み上限（制限）を極力抑えることができる。

また、第１実施形態では、上記のように、ＳＤＲＡＭ２３を、リングバッファ構造に構成する。また、ＲＯＭ２４を、記憶用データＤ２が所定の情報量毎に区分けされた領域に記憶可能に構成する。これにより、リングバッファ構造を有するＳＤＲＡＭ２３により、所定の情報量を確保した状態でループしながら記憶用データＤ２が記憶されるので、ＲＯＭ２４に記憶用データＤ２が記憶されるタイミングがいつ生じても、そのタイミング前後のＳＤＲＡＭ２３に記憶された所定の情報量を確実にＲＯＭ２４に記憶することができる。また、ＲＯＭ２４を、記憶用データＤ２が所定の情報量毎に区分けされた領域に記憶可能に構成することにより、記憶するタイミング（イベント）毎に、記憶用データＤ２を取得することができる。

また、第１実施形態では、上記のように、記憶ユニット２に、ＲＯＭ２４に記憶された記憶用データＤ２が外部機器に出力されるように外部機器に接続される接続部２８を設ける。これにより、ＲＯＭ２４に記憶された記憶用データＤ２を、接続部２８を介して外部機器に容易に取り出すことができる。

また、第１実施形態では、上記のように、ＦＰＧＡ１１を、装置データＤ１のうちの一部が分割された分割データＤ３を、第２バス４を介して記憶ユニット２に書き込む制御を行うように構成する。これにより、記憶ユニット２に１度に書き込まれる装置データＤ１の大きさが増大するのを抑制することができる。これにより、ＦＰＧＡ１１により装置データＤ１を記憶ユニット２に書き込み１回当り書き込む時間が長くなるのを抑制することができる。

また、第１実施形態では、上記のように、制御ユニット１に、第１バス１６が配置されている制御基板１０を設ける。また、記憶ユニット２を、制御基板１０とは別個に設けられている記憶基板２０に配置する。これにより、電源装置２００の制御を行うための既存の制御基板１０の構造を変更することなく、記憶ユニット２を制御装置１００に設けることができる。

［第２実施形態］
次に、図１および図１０を参照して、第２実施形態の電源装置２００の制御装置３００の構成について説明する。第２実施形態による制御装置３００では、第１期間Ｔ１と第２期間Ｔ２とが略同一の長さ（図４参照）に設定されていた第１実施形態による制御装置１００とは異なり、第１期間Ｔ１１が第２期間Ｔ１２よりも短く設定されている。なお、上記第１実施形態と同一の構成については、図中において同じ符号を付して図示し、その説明を省略する。

第２実施形態による制御装置３００は、図１に示すように、制御ユニット３０１を備える。制御ユニット３０１は、ＦＰＧＡ３１１を含む。そして、ＦＰＧＡ３１１は、第１期間Ｔ１１を第２期間Ｔ１２よりも短く設定する制御を行うように構成されている。なお、ＦＰＧＡ３１１は、特許請求の範囲の「本体側制御部」の一例である。

具体的には、図１０に示すように、ＦＰＧＡ３１１は、搬送波Ａ１の立下り期間の途中までの期間（Ｔｆの２分の１よりも短い期間）を第１期間Ｔ１１として、バス占有権信号Ｓ１１をハイレベル（Ｈ）にする制御を行うように構成されている。また、ＦＰＧＡ３１１は、搬送波Ａ１の第１期間Ｔ１を除く期間（Ｔｆの２分の１よりも長い期間）を第２期間Ｔ１２として、バス占有権信号Ｓ１１をローレベル（Ｌ）にする制御を行うように構成されている。すなわち、第２実施形態による制御装置３００では、ＦＰＧＡ３１１によりＳＲＡＭ２１に装置データＤ１が書き込まれる期間が、ＣＰＵ２２によりＳＲＡＭ２１から装置データＤ１が抜き取られ、抜き取られた装置データＤ１が記憶用データＤ２に変換され、変換された記憶用データＤ２がＳＤＲＡＭ２３に書き込まれる期間よりも短く設定されている。なお、第２実施形態のその他の構成は、上記第１実施形態と同様である。

［第２実施形態の効果］
第２実施形態では、以下のような効果を得ることができる。

第２実施形態では、上記のように、第１期間Ｔ１１を、第２期間Ｔ１２よりも短く設定する。これにより、ＦＰＧＡ３１１がＳＲＡＭ２１に装置データＤ１を書き込むのに要する処理時間よりも、ＣＰＵ２２がＳＲＡＭ２１から装置データＤ１を抜き取り、抜き取った装置データＤ１を記憶用データＤ２に変換して、変換した記憶用データＤ２をＳＤＲＡＭ２３に書き込むのに要する処理時間が長い場合でも、より確実に、ＣＰＵ２２の制御処理を完了させることができる。なお、第２実施形態のその他の効果は、上記第１実施形態と同様である。

[変形例]
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更（変形例）が含まれる。

たとえば、上記第１および第２実施形態では、特許請求の範囲の本体側制御部の一例として、ＦＰＧＡを示したが、本発明はこれに限られない。すなわち、本体側制御部として、ＦＰＧＡ以外の制御回路を用いてもよい。たとえば、本体側制御部として、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）を用いてもよい。

また、上記第１および第２実施形態では、特許請求の範囲の第１不揮発性メモリの一例として、ＳＲＡＭを示したが、本発明はこれに限られない。たとえば、第１不揮発性メモリとしてＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を用いてもよい。

また、上記第１および第２実施形態では、特許請求の範囲の第２不揮発性メモリの一例として、リングバッファ構造を有するＳＤＲＡＭを示したが、本発明はこれに限られない。すなわち、第２不揮発性メモリとして、リングバッファ構造以外の構造を有する不揮発性メモリを用いてもよい。

また、上記第１および第２実施形態では、バス切替部の動作をＦＰＧＡにより制御する例を示したが、本発明はこれに限られない。すなわち、記憶ユニットのＣＰＵによりバス切替部の動作を制御するように構成してもよい。

また、上記第１および第２実施形態では、記憶ユニットのＣＰＵを、所定のタイミングｔ１の時に（イベントが発生した際に）、ＲＯＭに記憶用データを書き込むように構成する例を示したが、本発明はこれに限られない。記憶ユニットのＣＰＵを、所定のタイミングｔ１以外の時も、ＲＯＭに記憶用データを書き込むように構成してもよい。

また、上記第１および第２実施形態では、第１バスが配置されている制御基板と、記憶ユニットが配置されている記憶基板とを別個に構成する例を示したが、本発明はこれに限られない。図１１に示す変形例の制御装置４００のように、基板４１０に第１バス１６（制御ユニット１）および記憶ユニット２の両方を配置してもよい。

また、上記第１および第２実施形態では、記憶ユニットにＦｌａｓｈＲＯＭを設ける例を示したが、本発明はこれに限られない。すなわち、記憶ユニットにＦｌａｓｈＲＯＭ以外の不揮発性メモリを設けてもよい。たとえば、記憶ユニットにＳＤカード（Ｓｅｃｕｒｅ Ｄｉｇｉｔａｌ Ｍｅｍｏｒｙ Ｃａｒｄ）を設けて、ＳＤＲＡＭからの記憶用データを記憶するように構成してもよい。

２ 記憶ユニット
４ 第２バス
１０ 制御基板 （第１基板）
１１、３１１ ＦＰＧＡ （本体側制御部）
１１ａ 第１ポート （第１接続部）
１１ｃ 第２ポート （第２接続部）
１２ ＡＤ変換回路 （変換部）
１４ａ 第１ＤＳＰ （演算部）
１４ｂ 第２ＤＳＰ （演算部）
１５ 発振器
１６ 第１バス
２０ 記憶基板 （第２基板）
２１ ＳＲＡＭ （第１揮発性メモリ）
２２ ＣＰＵ （記憶ユニット側制御部）
２３ ＳＤＲＡＭ （第２揮発性メモリ）
２４ ＲＯＭ （不揮発性メモリ）
２５ バス切替部
２６ 第３バス
２７ 第４バス
２８ 接続部（記憶ユニット側接続部）
１００、３００、４００ 制御装置
２００ 電源装置（電力変換装置）

Claims (11)

1. 電力変換装置の装置情報がアナログ信号として入力され、前記装置情報をデジタル信号の第１データに変換する変換部と、
   前記第１データを演算して、前記電力変換装置を制御する制御情報を発生させる演算部と、
   第１接続部および第２接続部を有し、前記制御情報を前記電力変換装置に伝達させる本体側制御部と、
   前記本体側制御部から前記第１データが書き込まれる第１揮発性メモリと、前記第１データに基づく第２データが書き込まれる第２揮発性メモリとを有する記憶ユニットと、
   前記第１接続部に接続され、前記変換部と前記演算部と前記本体側制御部とを接続する第１バスと、
   前記第１バスとは別個に設けられ、前記第２接続部に接続され、前記本体側制御部と前記記憶ユニットとを接続する第２バスと、
   前記制御情報の１つである搬送波の周期の一部の期間は、前記本体側制御部が、前記第２バスを介して前記第１データを前記第１揮発性メモリに書き込む制御を行う第１期間であり、
   前記搬送波の周期の他部の期間は、前記本体側制御部が、前記第２バスを介して前記第１データを前記第１揮発性メモリに書き込む制御を行わない第２期間である、電力変換装置の制御装置。
2. 前記記憶ユニットは、前記第１揮発性メモリから前記第１データを取得して、前記第２揮発性メモリに前記第２データを書き込む記憶ユニット側制御部を含む、請求項１に記載の電力変換装置の制御装置。
3. 前記本体側制御部は、前記第１期間に、前記第１データを前記第１揮発性メモリに書き込む制御を行うように構成されており、
   前記記憶ユニット側制御部は、前記第２期間に、前記第１揮発性メモリから前記第１データを抜き取るとともに、前記第１データに基づく前記第２データを前記第２揮発性メモリに記憶させる制御を行うように構成されている、請求項２に記載の電力変換装置の制御装置。
4. 前記記憶ユニットは、不揮発性メモリを含み、
   前記記憶ユニット側制御部は、所定のタイミングに、前記第２揮発性メモリに記憶された前記第２データを前記不揮発性メモリに書き込む制御を行うように構成されている、請求項２または３に記載の電力変換装置の制御装置。
5. 前記第２揮発性メモリは、リングバッファ構造を有し、
   前記不揮発性メモリは、前記第２データが所定の情報量毎に区分けされた領域に記憶可能に構成されている、請求項４に記載の電力変換装置の制御装置。
6. 前記記憶ユニットは、前記不揮発性メモリに記憶された前記第２データが外部機器に出力されるように前記外部機器に接続される記憶ユニット側接続部を含む、請求項４または５に記載の電力変換装置の制御装置。
7. 前記本体側制御部は、前記第１データのうちの一部が分割された分割データを、前記第２バスを介して前記記憶ユニットに書き込む制御を行うように構成されている、請求項１〜６のいずれか１項に記載の電力変換装置の制御装置。
8. 前記第１バスが配置されている第１基板をさらに備え、
   前記記憶ユニットは、前記第１基板とは別個に設けられている第２基板に配置されている、請求項１〜７のいずれか１項に記載の電力変換装置の制御装置。
9. 電力変換装置の装置情報がアナログ信号として入力され、前記装置情報をデジタル信号の第１データに変換する変換部と、
   前記第１データを演算して、前記電力変換装置を制御する制御情報を発生させる演算部と、
   第１接続部および第２接続部を有し、前記制御情報を前記電力変換装置に伝達させる本体側制御部と、
   前記第１接続部に接続され、前記変換部と前記演算部と前記本体側制御部とを接続する第１バスと、
   前記第１バスとは別個に設けられ、前記本体側制御部の前記第１接続部とは異なる前記第２接続部に接続されている第２バスと、
   前記本体側制御部により前記第１データが書き込まれる第１揮発性メモリと、前記第１揮発性メモリから前記第１データを取得する記憶ユニット側制御部と、前記記憶ユニット側制御部により前記第１データに基づく第２データが書き込まれる第２揮発性メモリとを含む記憶ユニットと、
   前記電力変換装置の動作を制御するための搬送波を発生させる発振器とを備え、
   前記本体側制御部は、第１期間としての前記搬送波の周期の一部の期間に、前記第２バスを介して前記第１データを前記第１揮発性メモリに書き込む制御を行うように構成されており、
   前記記憶ユニット側制御部は、前記第１期間とは異なる第２期間としての前記搬送波の周期のうちの前記第１期間を除く期間に、前記第１揮発性メモリから前記第１データを抜き取るとともに、前記第１データに基づく前記第２データを前記第２揮発性メモリに記憶させる制御を行うように構成されている、電力変換装置の制御装置。
10. 電力変換装置の装置情報がアナログ信号として入力され、前記装置情報をデジタル信号の第１データに変換する変換部と、
    前記第１データを演算して、前記電力変換装置を制御する制御情報を発生させる演算部と、
    第１接続部および第２接続部を有し、前記制御情報を前記電力変換装置に伝達させる本体側制御部と、
    前記第１接続部に接続され、前記変換部と前記演算部と前記本体側制御部とを接続する第１バスと、
    前記第１バスとは別個に設けられ、前記本体側制御部の前記第１接続部とは異なる前記第２接続部に接続されている第２バスと、
    前記本体側制御部により前記第１データが書き込まれる第１揮発性メモリと、前記第１揮発性メモリから前記第１データを取得する記憶ユニット側制御部と、前記記憶ユニット側制御部により前記第１データに基づく第２データが書き込まれる第２揮発性メモリとを含む記憶ユニットとを備え、
    前記本体側制御部は、第１期間に、前記第１データを前記第１揮発性メモリに書き込む制御を行うように構成されており、
    前記記憶ユニット側制御部は、前記第１期間とは異なる第２期間に、前記第１揮発性メモリから前記第１データを抜き取るとともに、前記第１データに基づく前記第２データを前記第２揮発性メモリに記憶させる制御を行うように構成されており、
    前記第１期間は、前記第２期間よりも短い、電力変換装置の制御装置。
11. 電力変換装置の装置情報がアナログ信号として入力され、前記装置情報をデジタル信号の第１データに変換する変換部と、
    前記第１データを演算して、前記電力変換装置を制御する制御情報を発生させる演算部と、
    第１接続部および第２接続部を有し、前記制御情報を前記電力変換装置に伝達させる本体側制御部と、
    前記第１接続部に接続され、前記変換部と前記演算部と前記本体側制御部とを接続する第１バスと、
    前記第１バスとは別個に設けられ、前記本体側制御部の前記第１接続部とは異なる前記第２接続部に接続されている第２バスと、
    前記本体側制御部により前記第１データが書き込まれる第１揮発性メモリと、前記第１揮発性メモリから前記第１データを取得する記憶ユニット側制御部と、前記記憶ユニット側制御部により前記第１データに基づく第２データが書き込まれる第２揮発性メモリとを含む記憶ユニットとを備え、
    前記本体側制御部は、第１期間に、前記第１データを前記第１揮発性メモリに書き込む制御を行うように構成されており、
    前記記憶ユニット側制御部は、前記第１期間とは異なる第２期間に、前記第１揮発性メモリから前記第１データを抜き取るとともに、前記第１データに基づく前記第２データを前記第２揮発性メモリに記憶させる制御を行うように構成されており、
    前記記憶ユニットは、前記第２バスに接続されたバス切替部と、前記バス切替部と前記第１揮発性メモリとを接続する第３バスと、前記バス切替部と前記第２揮発性メモリと前記記憶ユニット側制御部とを接続する第４バスとを含み、
    前記バス切替部は、前記第１期間において、前記第２バスと前記第３バスとを接続する状態に切り替えるとともに、前記第２期間において、前記第３バスと前記第４バスとを接続する状態に切り替えるように構成されている、電力変換装置の制御装置。

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