JP7293744B2 - 電力変換装置 - Google Patents

Description

この発明は、電力変換装置に関し、特に、マルチサンプリング制御が行われる電力変換装置に関する。

従来、電力変換装置では、キャリアの周期ごとに、制御演算が実施されていた。そして、制御演算の演算結果に基づいて、電力変換部（スイッチング素子）のゲート信号が生成されていた。

一方、出力電圧のひずみ率を改善するために、キャリアの周期に依存せずに制御演算を行うとともに、キャリアの周期に依存しない演算周期ごとにゲート信号を生成するマルチサンプリング制御が行われる電力変換装置が知られている（たとえば、非特許文献１参照）。上記非特許文献１には、三相ＰＷＭインバータに対して、マルチサンプリング手法を適用する構成が開示されている。この構成では、三相ＰＷＭインバータを制御するコントローラとして、ＦＰＧＡ（Ｆｉｅｌｄ－ｐｒｏｇｒａｍｍａｂｌｅ ｇａｔｅ ａｒｒａｙ）が用いられている。

具体的には、上記非特許文献１の構成では、三相ＰＷＭインバータの入出力値（アナログ信号）をデジタル信号に変換するＡＤコンバータが設けられている。そして、ＡＤコンバータによって変換されたデジタル信号がＦＰＧＡに入力される。ＦＰＧＡでは、入力されたデジタル信号に基づいて、三相ＰＷＭインバータ（スイッチング素子）のゲート信号が生成されている。すなわち、マルチサンプリング制御を行うための処理部が、全て、ＦＰＧＡに実装されている。なお、ＦＰＧＡは、マルチサンプリングの周期で動作すると考えられる。

植田 寛朗、横山 智紀、「低キャリア周波数領域における１ＭＨｚマルチサンプリング手法を用いた三相ＰＷＭインバータの外乱補償型デッドヒート制御の実験検証」、平成３０年電気学会産業応用部門大会、ｐ．２５３－２５６．

しかしながら、上記非特許文献１では、三相ＰＷＭインバータを制御するコントローラがＦＰＧＡにより構成されているため、ＦＰＧＡに実装されるリソース量が増大してしまうという問題点がある。

この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、マルチサンプリングの周期で動作する制御部のリソース量が増大するのを抑制しながら、マルチサンプリング制御を行うことが可能な電力変換装置を提供することである。

上記目的を達成するために、この発明の一の局面による電力変換装置は、１つのキャリアの周期内において、キャリアの谷、山、および、谷と山との間において演算が実施されるマルチサンプリング制御が行われる電力変換装置であって、入力された電力を変換する電力変換部と、電力変換部の入出力のアナログの検出値に基づいて、電力変換部に含まれるスイッチング素子のゲート信号を生成する制御部とを備え、制御部は、キャリアの周期で動作する第１制御部と、第１制御部とは別個に設けられ、マルチサンプリングの周期で動作する処理部を有する第２制御部とを含み、電力変換部は、複数の相の交流が入出力されるように構成されており、第２制御部の処理部は、マルチサンプリング制御のための処理を行う時分割処理を行うように構成されている。

この発明の一の局面による電力変換装置では、上記のように、制御部は、キャリアの周期で動作する第１制御部と、第１制御部とは別個に設けられ、マルチサンプリングの周期で動作する処理部を含む第２制御部とを含む。これにより、第２制御部とは別個に第１制御部が設けられているので、マルチサンプリング制御のための全ての処理部（たとえば、マルチサンプリングの周期で動作する処理部、および、キャリアの周期で動作可能な処理部）を第２制御部に含ませる場合と異なり、第２制御部のリソース量が増大するのを抑制することができる。すなわち、マルチサンプリング制御のための一部の処理部を第１制御部に設けることにより、第２制御部のリソース量が増大するのを抑制することができる。その結果、マルチサンプリングの周期で動作する制御部（第２制御部）のリソース量が増大するのを抑制しながら、マルチサンプリング制御を行うことができる。

上記一の局面による電力変換装置において、好ましくは、第２制御部の処理部は、デジタル値に変換された検出値のオフセット値を除去する第１検出値補正部と、基準となる正弦波を生成する正弦波生成部と、第１検出値補正部によって補正された検出値と正弦波生成部によって生成された基準となる正弦波とに基づいて、電圧指令値を生成する電圧指令値生成部と、を含む。ここで、マルチサンプリング制御を行うために、オフセット値の除去、正弦波の生成、および、電圧指令値の生成の少なくとも１つをマルチサンプリングの周期で行う必要がある。そこで、上記のように構成すれば、マルチサンプリング制御を行うことが可能な電力変換装置を提供することができる。

この場合、好ましくは、第２制御部の処理部は、アナログの検出値をデジタル値に変換するアナログデジタル変換部を制御するアナログデジタル変換制御部と、第１検出値補正部と、正弦波生成部と、電圧指令値生成部と、キャリアを生成するキャリア生成部と、スイッチング素子のゲート信号を生成するＰＷＭ信号生成部とを含む。このように構成すれば、アナログデジタル変換制御部と、正弦波生成部と、電圧指令値生成部と、キャリア生成部と、ＰＷＭ信号生成部とを、容易に、高速に動作させることができる。

上記一の局面による電力変換装置において、好ましくは、第１制御部は、デジタル値に変換された検出値のオフセット値を除去する第２検出値補正部と、電力変換部から出力される電力の振幅指令値を生成する振幅指令値生成部と、商用電源に同期させるための同期制御部と、を含む。このように構成すれば、第２検出値補正部と、振幅指令値生成部と、同期制御部と、が第１制御部に含まれるので、第２制御部のリソース量が増大するのを抑制することができる。

上記一の局面による電力変換装置において、好ましくは、キャリアの周期は、マルチサンプリングの周期の整数倍である。このように構成すれば、第１制御部の動作のタイミングを、第２制御部の動作のタイミングに一致させることができるので、電力変換部の入出力のアナログの検出値に基づいて行われるフィードバック制御を容易に行うことができる。

上記一の局面による電力変換装置において、好ましくは、第２制御部の処理部は、各相毎に順次、マルチサンプリング制御のための処理を行う時分割処理を行うように構成されている。このように構成すれば、各相毎に処理部を別個に設ける場合と異なり、第２制御部のリソース量が増大するのをより抑制することができる。

この場合、好ましくは、第２制御部の処理部は、複数の相において共通の処理を行う共通処理部をさらに含む。このように構成すれば、複数の相毎に共通の処理を行う処理部を別個に設ける場合と異なり、第２制御部のリソース量が増大するのをさらに抑制することができる。

上記時分割処理を行う電力変換装置において、好ましくは、第２制御部の処理部は、時分割処理において、複数の相のうちの一の相の処理を行っている際に、複数の相のうちの他の相の処理を並列に行うように構成されている。このように構成すれば、時分割処理において処理の時間が増大する場合でも、複数の相の処理が並列に行われるので、処理時間を短縮することができる。

上記一の局面による電力変換装置において、好ましくは、キャリアの周期は、マルチサンプリングの周期の整数倍であり、第２制御部の処理部は、デジタル値に変換された検出値のオフセット値を除去する第１検出値補正部を含み、第１検出値補正部は、オフセット値が除去された検出値を、第１制御部に出力するように構成されている。このように構成すれば、第１制御部と第２制御部とにそれぞれデジタル値に変換された検出値のオフセット値を除去する検出値補正部が設けられる場合と異なり、第１制御部の構成を簡略化することができる。

上記一の局面による電力変換装置において、好ましくは、第１制御部は、ソフトウェアによって処理を行うように構成されており、第２制御部は、ハードウェアによって処理を行うように構成されている。このように構成すれば、ハードウェアによって処理を行う第２制御部は、比較的高速に動作するので、マルチサンプリングの周期で動作する処理部を第２制御部に容易に含ませることができる。

この場合、好ましくは、ソフトウェアによって処理を行う第１制御部は、ＤＳＰ（ｄｉｇｉｔａｌ ｓｉｇｎａｌ ｐｒｏｃｅｓｓｏｒ）を含み、ハードウェアによって処理を行う第２制御部は、ＦＰＧＡ（Ｆｉｅｌｄ－ｐｒｏｇｒａｍｍａｂｌｅ ｇａｔｅ ａｒｒａｙ）を含む。このように構成すれば、ＦＰＧＡは、ＤＳＰに比べて高速に動作することができるので、ＦＰＧＡによって、マルチサンプリングの周期で動作する処理部を容易に構成することができる。

本発明によれば、上記のように、マルチサンプリングの周期で動作する制御部のリソース量が増大するのを抑制しながら、マルチサンプリング制御を行うことができる。

一実施形態による電力変換装置の構成を示したブロック図である。 一実施形態による電力変換装置の制御部の構成を示したブロック図である。 キャリアの周期で動作するＤＳＰを説明するための図である。 マルチサンプリングの周期で動作するＦＰＧＡを説明するための図である。 一実施形態による電力変換装置の瞬時制御部の時分割処理を説明するためのブロック図である。 一実施形態による電力変換装置の検出値補正部を説明するためのブロック図である。 入力される相を切り替えるためのスイッチを説明するためのブロック図である。 一実施形態による電力変換装置の正弦波生成部を説明するためのブロック図である。 一実施形態による電力変換装置の瞬時制御部の時分割処理およびパイプライン処理を説明するためのタイミングチャートである。 変形例による電力変換装置の制御部の構成を示したブロック図である。

以下、本発明を具体化した実施形態を図面に基づいて説明する。

［本実施形態］
図１～図９を参照して、本実施形態による電力変換装置１００の構成について説明する。電力変換装置１００は、たとえば、無停電電源装置（ＵＰＳ：Ｕｎｉｎｔｅｒｒｕｐｔｉｂｌｅ Ｐｏｗｅｒ Ｓｕｐｐｌｙ）である。また、電力変換装置１００は、１つのキャリアの周期内において、複数回の演算が実施されるマルチサンプリング制御が行われるように構成されている。

（無停電電源装置の構成）
図１に示すように、電力変換装置１００は、入力された電力を変換する電力変換部１０を備えている。また、電力変換部１０は、コンバータ部１１を備えている。コンバータ部１１は、商用電源１から入力される交流電力を直流電力に変換するように構成されている。また、商用電源１とコンバータ部１１との間には、スイッチ２ａが設けられている。

また、電力変換部１０は、インバータ部１２を備えている。インバータ部１２は、コンバータ部１１からの直流電力を交流電力に変換し、変換した交流電力を負荷３に供給するように構成されている。また、インバータ部１２と負荷３との間には、スイッチ２ｂが設けられている。

また、電力変換装置１００は、直流電源１３を備えている。直流電源１３は、コンバータ部１１とインバータ部１２との間に接続され、商用電源１の異常時に負荷３に電力を供給するように構成されている。具体的には、直流電源１３の直流電力がインバータ部１２により交流電力に変換されて負荷３に供給される。また、直流電源１３と、コンバータ部１１およびインバータ部１２との間には、スイッチ２ｃが設けられている。

また、電力変換装置１００は、アナログデジタル変換器（ＡＤ変換器）１４を備えている。ＡＤ変換器１４は、検出器（図示せず）により検出された、アナログ値である電力変換部１０の入出力値（電流値、および、電圧値など）を、デジタル値に変換するように構成されている。また、デジタル値に変換された電力変換部１０の入出力値は、制御部２０に入力される。また、ＡＤ変換器１４は、マルチサンプリングの周期で動作可能に構成されている。

また、電力変換装置１００は、制御部２０を備えている。制御部２０は、電力変換部１０の入出力の検出値に基づいて、電力変換部１０に含まれるスイッチング素子（図示せず）のゲート信号を生成するように構成されている。

ここで、本実施形態では、図２に示すように、制御部２０は、ＤＳＰ３０（ｄｉｇｉｔａｌ ｓｉｇｎａｌ ｐｒｏｃｅｓｓｏｒ）と、ＦＰＧＡ４０（Ｆｉｅｌｄ－ｐｒｏｇｒａｍｍａｂｌｅ ｇａｔｅ ａｒｒａｙ）とを含む。ＤＳＰ３０は、キャリアの周期で動作するように構成されている。また、ＤＳＰ３０は、ソフトウェアによって処理を行うように構成されている。なお、「キャリアの周期で動作する」とは、図３に示すように、キャリアの谷と山とにおいて、制御演算が行われることを意味する。これにより、キャリアの谷と山とにおいて、制御演算結果が更新される。なお、ＤＳＰ３０およびＦＰＧＡ４０は、それぞれ、特許請求の範囲の「第１制御部」および「第２制御部」の一例である。

また、本実施形態では、図２に示すように、ＦＰＧＡ４０は、マルチサンプリングの周期で動作する処理部（後述する、検出値補正部４１、正弦波生成部４２、瞬時制御部４３、ＡＤ変換器制御部４４、キャリア生成部４５、および、ＰＷＭ信号生成部４６）を有するように構成されている。また、ＦＰＧＡ４０は、ハードウェアによって処理を行うように構成されている。なお、「マルチサンプリングの周期で動作する」とは、図４に示すように、キャリアの谷と山のみならず、谷と山との間においても制御演算が行われることを意味する。図４では、キャリアの谷から山にかけて、合計９回（谷で１回、山で１回、および、谷と山との間で７回）の制御演算が行われる。また、ＦＰＧＡ４０がハードウェアによって処理を行うように構成されているので、ＦＰＧＡ４０は、キャリアの周期よりも短いマルチサンプリングの周期で制御演算を行うことが可能である。

また、本実施形態では、キャリアの周期は、マルチサンプリングの周期の整数倍である。たとえば、図３では、キャリアの周期が、マルチサンプリングの周期（図４参照）の１６倍である。これにより、キャリアの谷および山のタイミングと、マルチサンプリングの制御演算のタイミングとが一致する。

また、本実施形態では、図２に示すように、ＤＳＰ３０は、検出値補正部３１と、平均値制御部３２と、同期制御部３３とのうちの少なくとも１つ（本実施形態では、全て）を含む。なお、検出値補正部３１および平均値制御部３２は、それぞれ、特許請求の範囲の「第２検出値補正部」および「振幅指令値生成部」の一例である。

検出値補正部３１は、ＡＤ変換器１４によってデジタル値に変換された検出値（電力変換部１０の入出力の検出値）のオフセット値を除去するように構成されている。なお、デジタル値に変換された検出値は、後述するＡＤ変換器制御部４４を介して、検出値補正部３１に入力される。また、「オフセット値」とは、デジタル値に重畳される直流成分である。また、検出値補正部３１は、デジタル値に変換された検出値を、規格化ゲインに基づいて規格化するように構成されている。なお、「規格化」とは、デジタル値に変換された検出値を、電力変換装置１００ごとに定められたＱフォーマットのデジタル値に変換することを意味する。検出値を１６進数に変換することを意味する。また、ＡＤ変換器制御部４４から、キャリアのピークのタイミングとゼロクロスのタイミングとが入力される。また、補正後の検出値は、平均値制御部３２と同期制御部３３とに入力される。

また、平均値制御部３２は、入力された補正後の検出値に基づいて、電力変換部１０から出力される電圧の振幅指令値を生成する。また、平均値制御部３２では、入力された補正後の検出値に基づいて、制御ゲインが生成される。生成された振幅指令値と制御ゲインとは、後述する瞬時制御部４３に入力される。なお、平均値制御部３２は、電流波形の平均値および電圧波形の平均値に基づいて振幅指令値を演算するように構成されている。

また、同期制御部３３は、入力された補正後の検出値に基づいて、商用電源１に同期させるための位相データを生成する。同期制御部３３は、たとえば、ＰＬＬ（ｐｈａｓｅ ｌｏｃｋｅｄ ｌｏｏｐ）回路により構成されている。また、生成された位相データは、後述する正弦波生成部４２に入力される。また、同期制御部３３は、キャリアトップ値（キャリアの山（頂点）の大きさ）を生成するとともに、生成されたキャリアトップ値を、ＦＰＧＡ４０のキャリア生成部４５に出力する。

また、本実施形態では、ＦＰＧＡ４０は、検出値補正部４１と、正弦波生成部４２と、瞬時制御部４３と、のうちの少なくとも１つ（本実施形態では、全て）を含む。また、ＦＰＧＡ４０は、ＡＤ変換器制御部４４と、キャリア生成部４５と、ＰＷＭ信号生成部４６とを含む。なお、検出値補正部４１、正弦波生成部４２、瞬時制御部４３、ＡＤ変換器制御部４４、キャリア生成部４５、および、ＰＷＭ信号生成部４６は、マルチサンプリングの周期で動作する。また、検出値補正部４１、正弦波生成部４２、瞬時制御部４３、ＡＤ変換器制御部４４、キャリア生成部４５、および、ＰＷＭ信号生成部４６は、特許請求の範囲の「処理部」の一例である。また、検出値補正部４１および瞬時制御部４３は、それぞれ、特許請求の範囲の「第１検出値補正部」および「電圧指令値生成部」の一例である。また、ＡＤ変換器制御部４４は、特許請求の範囲の「アナログデジタル変換制御部」の一例である。

ＡＤ変換器制御部４４は、電力変換部１０の入出力のアナログの検出値を、デジタル値に変換するＡＤ変換器１４を制御するように構成されている。具体的には、ＡＤ変換器制御部４４は、ＡＤ変換器１４に制御信号を出力する。ＡＤ変換器１４は、ＡＤ変換器制御部４４からの制御信号に基づいて動作する。また、ＡＤ変換器制御部４４は、キャリアのピークの検出、キャリアのゼロクロスの検出、および、マルチサンプリングの周期の検出を行う。そして、ＡＤ変換器制御部４４は、デジタル値に変換された検出値、キャリアのピークの情報（タイミング）、および、キャリアのゼロクロスの情報（タイミング）を、ＤＳＰ３０の検出値補正部３１に出力する。また、ＡＤ変換器制御部４４は、デジタル値に変換された検出値、および、マルチサンプリングの周期をＦＰＧＡ４０の検出値補正部３１に出力する。

検出値補正部４１は、検出値補正部３１から入力されるオフセット値に基づいて、デジタル値に変換された検出値のオフセット値を除去する。また、検出値補正部４１は、検出値補正部３１から入力される規格化ゲインに基づいて、デジタル値に変換された検出値を規格化する。また、補正後の検出値は、瞬時制御部４３に出力される。

正弦波生成部４２は、ＤＳＰ３０の同期制御部３３から入力される位相データに基づいて、基準となる正弦波を生成する。生成された基準となる正弦波は、瞬時制御部４３に出力される。

瞬時制御部４３は、検出値補正部４１によって補正された検出値と、正弦波生成部４２によって生成された基準となる正弦波とに基づいて、電圧指令値（出力電圧指令値：λ）を生成する。なお、瞬時制御部４３は、瞬時の電圧の変動に対応して高速に制御を行う（電圧指令値を演算する）ように構成されている。また、瞬時制御部４３では、ＰＩ制御が行われている。また、生成された電圧指令値は、ＰＷＭ信号生成部４６に出力される。

キャリア生成部４５は、ＤＳＰの同期制御部３３から入力されるキャリアトップ値に基づいて、キャリアを生成するように構成されている。

ＰＷＭ信号生成部４６は、瞬時制御部４３から入力される電圧指令値と、キャリア生成部４５から入力されるキャリアとに基づいて、スイッチング素子のゲート信号を生成するように構成されている。なお、ＰＷＭ信号生成部４６では、λ変換（台形波変調、および、３レベル変換器のための変換）が行われている。

ここで、本実施形態では、電力変換部１０は、複数の相（本実施形態では、３相）の交流が入出力されるように構成されている。そして、ＦＰＧＡ４０の処理部（具体的には、検出値補正部４１、正弦波生成部４２、および、瞬時制御部４３）は、各相毎に順次、マルチサンプリング制御のための処理を行う時分割処理を行うように構成されている。

（瞬時制御部の時分割処理の構成）
図５を参照して、瞬時制御部４３の時分割処理のための構成について説明する。図５に示すように、瞬時制御部４３は、瞬時制御演算部４３ａを含む。また、瞬時制御演算部４３ａの入力側には、スイッチ４３ｂが設けられている。スイッチ４３ｂは、瞬時制御演算部４３ａに入力される信号（補正後の検出値、および、基準となる正弦波）の相（Ｕ相、Ｖ相、および、Ｗ相）を切り替えるように構成されている。また、瞬時制御演算部４３ａの出力側には、フリップフロップ４３ｃと、スイッチ４３ｄとが設けられている。スイッチ４３ｄは、ＰＷＭ信号生成部４６に入力される信号の相（Ｕ相、Ｖ相、および、Ｗ相）を切り替えるように構成されている。フリップフロップ４３ｃは、瞬時制御演算部４３ａから出力された電圧指令値を各相毎に収納（記憶）するように構成されている。

また、ＰＷＭ信号生成部４６の出力側には、フリップフロップ４７が設けられている。フリップフロップ４７は、ＰＷＭ信号生成部４６から出力されたゲート信号を各相毎に収納（記憶）するように構成されている。

そして、本実施形態では、瞬時制御演算部４３ａの入力側には、複数の相において共通の処理を行う共通処理部４３ｅが設けられている。共通処理部４３ｅでは、コモン制御、および、ゲイン演算が行われる。

次に、時分割処理について説明する。なお、実際には、時分割処理とともに後述するパイプライン処理が行われる一方、ここでは、時分割処理について説明する。

まず、共通処理部４３ｅにおいて、Ｕ相、Ｖ相およびＷ相の演算において、共通で使用される補正値（ゲインなど）が演算される。

次に、瞬時制御演算部４３ａにおいて、Ｕ相の瞬時制御のための演算（Ｕ相の電圧指令値の生成）が行われる。次に、Ｖ相の瞬時制御のための演算（Ｖ相の電圧指令値の生成）が行われる。次に、Ｗ相の瞬時制御のための演算（Ｗ相の電圧指令値の生成）が行われる。すなわち、各相の電圧指令値の生成が、同時ではなく順次行われる。

次に、ＰＷＭ信号生成部４６において、Ｕ相のＰＷＭ指令値（スイッチング素子のゲート信号）の演算が行われる。次に、Ｖ相のＰＷＭ指令値の演算が行われる。次に、Ｗ相のＰＷＭ指令値の演算が行われる。その後、スイッチング素子のゲート信号の生成のレジスタが更新される。

上記のように、瞬時制御部４３を、時分割処理をするように構成することによって、ＦＰＧＡ４０に実装する瞬時制御部４３の回路のロジックを、各相毎に瞬時制御部４３を設ける場合と比べて、約１／３にすることが可能になる。

（ＦＰＧＡの検出値補正部の時分割処理の構成）
検出値補正部４１の時分割処理のための構成について説明する。図６に示すように、検出値補正部４１は、検出値補正演算部４１ａを含む。また、検出値補正演算部４１ａの入力側には、スイッチ（ＳＷ）４１ｂ～４１ｄが設けられている。図７に示すように、スイッチ４１ｂには、デジタル値に変換された、Ｕ相、Ｖ相およびＷ相の検出値（電力変換部１０の入出力値）が入力される。また、スイッチ４１ｃには、Ｕ相、Ｖ相およびＷ相の規格化ゲインが入力される。また、スイッチ４１ｄには、Ｕ相、Ｖ相およびＷ相のオフセット値が入力される。また、スイッチ４１ｂ～４１ｄは、それぞれ、検出値補正演算部４１ａに入力される信号の相（Ｕ相、Ｖ相、および、Ｗ相）を切り替えるように構成されている。また、検出値補正演算部４１ａの出力側には、フリップフロップ４１ｅが設けられている。フリップフロップ４１ｅは、検出値補正演算部４１ａから出力された補正後の検出値を各相毎に収納（記憶）するように構成されている。なお、検出値補正部４１の時分割処理では、上記の瞬時制御部４３の時分割処理と同様に、Ｕ相の検出値の補正、Ｖ相の検出値の補正、および、Ｗ相の検出値の補正が順次行われる。

（正弦波生成部の時分割処理の構成）
正弦波生成部４２の時分割処理のための構成について説明する。図８に示すように、正弦波生成部４２は、正弦波演算部４２ａを含む。また、正弦波演算部４２ａの入力側には、スイッチ４２ｂが設けられている。スイッチ４２ｂには、同期制御部３３から角度データ（位相データ）が入力される。また、スイッチ４２ｂは、上記のスイッチ４１ｂ～４１ｄ（図７参照）と同様に、正弦波演算部４２ａに入力される角度データの相（Ｕ相、Ｖ相、および、Ｗ相）を切り替えるように構成されている。また、正弦波演算部４２ａの出力側には、フリップフロップ４２ｃが設けられている。フリップフロップ４２ｃは、正弦波演算部４２ａから出力された正弦波を各相毎に収納（記憶）するように構成されている。なお、正弦波演算部４２ａの時分割処理では、上記の瞬時制御部４３の時分割処理と同様に、Ｕ相の正弦波の生成、Ｖ相の正弦波の生成、および、Ｗ相の正弦波の生成が順次行われる。

（パイプライン処理）
ここで、本実施形態では、図９に示すように、ＦＰＧＡ４０の処理部（瞬時制御部４３）は、時分割処理において、複数の相のうちの一の相の処理を行っている際に、複数の相のうちの他の相の処理を並列に行う（パイプライン処理を行う）ように構成されている。以下、パイプライン処理について説明する。なお、図９の最上段の「ｃｌｋ」は、クロックを表している。

まず、上記の瞬時制御部４３の時分割処理の説明と同様に、共通処理部４３ｅにおいて、Ｕ相、Ｖ相およびＷ相の演算において共通で使用される補正値が演算される。これにより、共通処理終了のフラグがＨｉｇｈにされる。

次に、共通処理部４３ｅにおける処理の終了後に、スイッチ４３ｂのＵ相の端子がＯＮにされる。これにより、瞬時制御演算部４３ａにより、Ｕ相の電圧指令値の演算が開始される。そして、Ｕ相の電圧指令値の演算の終了後、演算されたＵ相の電圧指令値が、Ｕ相のフリップフロップ４３ｃ（ＦＦ＿ｕ）に収納される。

次に、スイッチ４３ｂのＶ相の端子がＯＮにされるとともに、スイッチ４３ｄのＵ相の端子がＯＮにされる。これにより、瞬時制御演算部４３ａにより、Ｖ相の電圧指令値の演算が開始される。そして、Ｖ相の電圧指令値の演算の終了後、演算されたＶ相の電圧指令値がフリップフロップ４３ｃ（ＦＦ＿ｖ）に収納される。また、瞬時制御演算部４３ａの演算と同時に、ＰＷＭ信号生成部４６によって、Ｕ相のゲート信号が生成される。Ｕ相のゲート信号の生成の演算が終了した後、演算されたＵ相のゲート信号がＵ相のフリップフロップ４７（ＦＦ２＿ｕ）に収納される。

次に、スイッチ４３ｂのＷ相の端子がＯＮにされるとともに、スイッチ４３ｄのＶ相の端子がＯＮにされる。これにより、瞬時制御演算部４３ａにより、Ｗ相の電圧指令値の演算が開始される。そして、Ｗ相の電圧指令値の演算の終了後、演算されたＷ相の電圧指令値がフリップフロップ４３ｃ（ＦＦ＿ｗ）に収納される。また、瞬時制御演算部４３ａの演算と同時に、ＰＷＭ信号生成部４６によって、Ｖ相のゲート信号が生成される。Ｖ相のゲート信号の生成の演算が終了した後、演算されたＶ相のゲート信号がＶ相のフリップフロップ４７（ＦＦ２＿ｖ）に収納される。

そして、瞬時制御演算部４３ａによるＷ相の演算の終了後、スイッチ４３ｂは、オープンにされるとともに、スイッチ４３ｄのＷ相の端子がＯＮにされる。

上記のように、パイプライン処理を行うことによって、一の相の処理が終わるまで、他の相の処理を行わない場合と比べて、処理時間を約２／３にすることが可能になる。

［本実施形態の効果］
本実施形態では、以下のような効果を得ることができる。

本実施形態では、上記のように、制御部２０は、キャリアの周期で動作するＤＳＰ３０と、ＤＳＰ３０とは別個に設けられ、マルチサンプリングの周期で動作する処理部を含むＦＰＧＡ４０とを含む。これにより、ＦＰＧＡ４０とは別個にＤＳＰ３０が設けられているので、マルチサンプリング制御のための全ての処理部（たとえば、マルチサンプリングの周期で動作する処理部、および、キャリアの周期で動作可能な処理部）をＦＰＧＡ４０に含ませる場合と異なり、ＦＰＧＡ４０のリソース量が増大するのを抑制することができる。すなわち、マルチサンプリング制御のための一部の処理部をＤＳＰ３０に設けることにより、ＦＰＧＡ４０のリソース量が増大するのを抑制することができる。その結果、マルチサンプリングの周期で動作する制御部２０（ＦＰＧＡ４０）のリソース量が増大するのを抑制しながら、マルチサンプリング制御を行うことができる。

また、本実施形態では、上記のように、ＦＰＧＡ４０は、アナログの検出値をデジタル値に変換するＡＤ変換器１４を制御するＡＤ変換器制御部４４と、検出値補正部４１と、正弦波生成部４２と、瞬時制御部４３と、キャリアを生成するキャリア生成部４５と、スイッチング素子のゲート信号を生成するＰＷＭ信号生成部４６とを含む。これにより、ＡＤ変換器制御部４４と、正弦波生成部４２と、瞬時制御部４３と、キャリア生成部４５と、ＰＷＭ信号生成部４６とを、容易に、高速に動作させることができる。

また、本実施形態では、上記のように、ＤＳＰ３０は、デジタル値に変換された検出値のオフセット値を除去する検出値補正部３１と、電力変換部１０から出力される電力の振幅指令値を生成する平均値制御部３２と、商用電源１に同期させるための同期制御部３３とのうちの少なくとも１つを含む。これにより、検出値補正部３１と、平均値制御部３２と、同期制御部３３とのうちの少なくとも１つがＤＳＰ３０に含まれるので、ＦＰＧＡ４０のリソース量が増大するのを抑制することができる。

また、本実施形態では、上記のように、キャリアの周期は、マルチサンプリングの周期の整数倍である。これにより、ＤＳＰ３０の動作のタイミングを、ＦＰＧＡ４０の動作のタイミングに一致させることができるので、電力変換部１０の入出力のアナログの検出値に基づいて行われるフィードバック制御を容易に行うことができる。

また、本実施形態では、上記のように、電力変換部１０は、複数の相の交流が入出力されるように構成されており、ＦＰＧＡ４０の処理部は、各相毎に順次、マルチサンプリング制御のための処理を行う時分割処理を行うように構成されている。これにより、各相毎に処理部を別個に設ける場合と異なり、ＦＰＧＡ４０のリソース量が増大するのをより抑制することができる。

また、本実施形態では、上記のように、ＦＰＧＡ４０の処理部は、複数の相において共通の処理を行う共通処理部４３ｅをさらに含む。これにより、複数の相毎に共通の処理を行う処理部を別個に設ける場合と異なり、ＦＰＧＡ４０のリソース量が増大するのをさらに抑制することができる。

また、本実施形態では、上記のように、ＦＰＧＡ４０の処理部は、時分割処理において、複数の相のうちの一の相の処理を行っている際に、複数の相のうちの他の相の処理を並列に行うように構成されている。これにより、時分割処理において処理の時間が増大する場合でも、複数の相の処理が並列に行われるので、処理時間を短縮することができる。

また、本実施形態では、上記のように、ＤＳＰ３０は、ソフトウェアによって処理を行うように構成されており、ＦＰＧＡ４０は、ハードウェアによって処理を行うように構成されている。これにより、ハードウェアによって処理を行うＦＰＧＡ４０は、比較的高速に動作するので、マルチサンプリングの周期で動作する処理部をＦＰＧＡ４０に容易に含ませることができる。また、ＦＰＧＡ４０は、ＤＳＰ３０に比べて高速に動作することができるので、ＦＰＧＡ４０によって、マルチサンプリングの周期で動作する処理部を容易に構成することができる。

また、本実施形態では、上記のように、ＦＰＧＡ４０の処理部は、デジタル値に変換された検出値のオフセット値を除去する検出値補正部４１と、基準となる正弦波を生成する正弦波生成部４２と、検出値補正部４１によって補正された検出値と正弦波生成部４２によって生成された基準となる正弦波とに基づいて、電圧指令値を生成する瞬時制御部４３と、のうちの少なくとも１つを含む。ここで、マルチサンプリング制御を行うために、オフセット値の除去、正弦波の生成、および、電圧指令値の生成の少なくとも１つをマルチサンプリングの周期で行う必要がある。そこで、上記のように構成すれば、マルチサンプリング制御を行うことが可能な電力変換装置１００を提供することができる。

[変形例]
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更（変形例）が含まれる。

たとえば、上記実施形態では、本発明の「第１制御部」としてＤＳＰを用いる例を示したが、本発明はこれに限られない。たとえば、本発明の「第１制御部」として、ＤＳＰ以外のソフトウェアによって処理を行う制御部を用いてもよい。

また、上記実施形態では、本発明の「第２制御部」としてＦＰＧＡを用いる例を示したが、本発明はこれに限られない。たとえば、本発明の「第２制御部」として、ＦＰＧＡ以外のハードウェアによって処理を行う制御部を用いてもよい。

また、上記実施形態では、ＦＰＧＡに、検出値補正部、正弦波生成部および瞬時制御部が含まれる例を示したが、本発明はこれに限られない。たとえば、ＦＰＧＡに、検出値補正部と、正弦波生成部と、瞬時制御部とのうちの少なくとも１つが含まれていてもよい。

また、上記実施形態では、ＤＳＰに、検出値補正部、平均値制御部、および、同期制御部が含まれる例を示したが、本発明はこれに限られない。たとえば、ＤＳＰに、検出値補正部と、平均値制御部と、同期制御部とのうちの少なくとも１つが含まれていてもよい。

また、上記実施形態では、キャリアの周期がマルチサンプリングの周期の整数倍である例を示したが、本発明はこれに限られない。たとえば、キャリアの周期がマルチサンプリングの周期の整数倍でない構成に対しても、本発明を適用することは可能である。

また、上記実施形態では、時分割処理およびパイプライン処理の両方が行われる例を示したが、本発明はこれに限られない。たとえば、時分割処理のみが行われていてもよい。

また、上記実施形態では、瞬時制御部、ＦＰＧＡの検出値補正部、および、正弦波生成部において、時分割処理が行われている例を示したが、本発明はこれに限られない。たとえば、瞬時制御部と、ＦＰＧＡの検出値補正部と、正弦波生成部とのうちの少なくとも１つにおいて、時分割処理が行われてもよい。

また、上記実施形態では、本発明の「電力変換装置」としてＵＰＳを用いる例を示したが、本発明はこれに限られない。たとえば、ＵＰＳ以外の電力変換装置に対しても本発明を適用することは可能である。

また、上記実施形態では、ＤＳＰとＦＰＧＡとの両方に検出値補正部が設けられる例を示したが、本発明はこれに限られない。たとえば、図１０に示す変形例による電力変換装置２００のように、ＦＰＧＡ２４０にのみ検出値補正部２４１を設けてもよい。そして、ＦＰＧＡ２４０の検出値補正部２４１から、ＤＳＰ２３０に対して、補正された検出値を出力してもよい。なお、この場合、キャリアの周期は、マルチサンプリングの周期の整数倍である。そして、キャリアの谷および山のタイミングで、ＦＰＧＡ２４０の検出値補正部２４１から、ＤＳＰ２３０に対して、補正された検出値が出力される。上記のように構成することによって、ＤＳＰ２３０とＦＰＧＡ２４０とにそれぞれデジタル値に変換された検出値のオフセット値を除去する検出値補正部が設けられる場合と異なり、ＤＳＰ２３０の構成を簡略化することができる。なお、ＤＳＰ２３０とＦＰＧＡ２４０とは、それぞれ、特許請求の範囲の「第１制御部」および「第２制御部」の一例である。また、検出値補正部２４１は、特許請求の範囲の「第１検出値補正部」の一例である。

１ 商用電源
１０ 電力変換部
１４ アナログデジタル変換部
２０ 制御部
３０、２３０ ＤＳＰ（第１制御部）
３１ 検出値補正部（第２検出値補正部）
３２ 平均値制御部（振幅指令値生成部）
３３ 同期制御部
４０、２４０ ＦＰＧＡ（第２制御部）
４１、２４１ 検出値補正部（第１検出値補正部）
４２ 正弦波生成部
４３ 瞬時制御部（電圧指令値生成部）
４３ｅ 共通処理部
４４ ＡＤ変換器制御部（アナログデジタル変換制御部）
４５ キャリア生成部
４６ ＰＷＭ信号生成部
１００、２００ 電力変換装置

Claims (11)

1. １つのキャリアの周期内において、キャリアの谷、山、および、谷と山との間において演算が実施されるマルチサンプリング制御が行われる電力変換装置であって、
   入力された電力を変換する電力変換部と、
   前記電力変換部の入出力のアナログの検出値に基づいて、前記電力変換部に含まれるスイッチング素子のゲート信号を生成する制御部とを備え、
   前記制御部は、キャリアの周期で動作する第１制御部と、前記第１制御部とは別個に設けられ、マルチサンプリングの周期で動作する処理部を有する第２制御部とを含み、
   前記電力変換部は、複数の相の交流が入出力されるように構成されており、
   前記第２制御部の前記処理部は、前記マルチサンプリング制御のための処理を行う時分割処理を行うように構成されている、電力変換装置。
2. 前記第２制御部の前記処理部は、デジタル値に変換された前記検出値のオフセット値を除去する第１検出値補正部と、基準となる正弦波を生成する正弦波生成部と、前記第１検出値補正部によって補正された前記検出値と前記正弦波生成部によって生成された前記基準となる正弦波とに基づいて、電圧指令値を生成する電圧指令値生成部と、を含む、請求項１に記載の電力変換装置。
3. 前記第２制御部の前記処理部は、前記アナログの検出値をデジタル値に変換するアナログデジタル変換部を制御するアナログデジタル変換制御部と、前記第１検出値補正部と、前記正弦波生成部と、前記電圧指令値生成部と、キャリアを生成するキャリア生成部と、前記スイッチング素子のゲート信号を生成するＰＷＭ信号生成部とを含む、請求項２に記載の電力変換装置。
4. 前記第１制御部は、デジタル値に変換された前記検出値のオフセット値を除去する第２検出値補正部と、前記電力変換部から出力される電力の振幅指令値を生成する振幅指令値生成部と、商用電源に同期させるための同期制御部と、を含む、請求項１または２に記載の電力変換装置。
5. 前記キャリアの周期は、前記マルチサンプリングの周期の整数倍である、請求項１～４のいずれか１項に記載の電力変換装置。
6. 前記第２制御部の前記処理部は、各相毎に順次、前記マルチサンプリング制御のための処理を行う時分割処理を行うように構成されている、請求項１～５のいずれか１項に記載の電力変換装置。
7. 前記第２制御部の前記処理部は、前記複数の相において共通の処理を行う共通処理部をさらに含む、請求項６に記載の電力変換装置。
8. 前記第２制御部の前記処理部は、前記時分割処理において、前記複数の相のうちの一の相の処理を行っている際に、前記複数の相のうちの他の相の処理を並列に行うように構成されている、請求項６または７に記載の電力変換装置。
9. 前記キャリアの周期は、前記マルチサンプリングの周期の整数倍であり、
   前記第２制御部の前記処理部は、デジタル値に変換された前記検出値のオフセット値を除去する第１検出値補正部を含み、
   前記第１検出値補正部は、オフセット値が除去された前記検出値を、前記第１制御部に出力するように構成されている、請求項１～８のいずれか１項に記載の電力変換装置。
10. 前記第１制御部は、ソフトウェアによって処理を行うように構成されており、
    前記第２制御部は、ハードウェアによって処理を行うように構成されている、請求項１～９のいずれか１項に記載の電力変換装置。
11. ソフトウェアによって処理を行う前記第１制御部は、ＤＳＰ（ｄｉｇｉｔａｌ ｓｉｇｎａｌ ｐｒｏｃｅｓｓｏｒ）を含み、
    ハードウェアによって処理を行う前記第２制御部は、ＦＰＧＡ（Ｆｉｅｌｄ－ｐｒｏｇｒａｍｍａｂｌｅ ｇａｔｅ ａｒｒａｙ）を含む、請求項９に記載の電力変換装置。

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