JP6593843B2 - 三相インバータの並列運転制御方法及び並列運転制御装置 - Google Patents

Description

本発明は、三相インバータの並列運転制御方法及び並列運転制御装置に関するものである。

従来、三相インバータの並列運転制御装置に関する技術としては、例えば、特許文献１、２に記載されたものがある。

図９は、特許文献１に記載された従来の三相インバータの並列運転制御装置を示す概略の回路図である。

図９に示される三相インバータの並列運転回路は、複数（ｎ）の三相インバータ１０−１〜１０−ｎを有し、これらの出力側が並列に接続されている。複数の三相インバータ１０−１〜１０−ｎは、それぞれ同一の構成である。

例えば、第１の三相インバータ１０−１は、直流電源１１−１から供給される直流電圧Ｖｄｃをスイッチングして交流電圧に変換するスイッチング部１２−１と、このスイッチング部１２−１の出力電圧によりフィルタリングするＬＣフィルタ回路１３−１と、を有している。スイッチング部１２−１は、内部に制御装置を有し、このスイッチング部１２−１の出力電流ｉ１が、供給される制御電流ｉｍ１と一致するようなスイッチング動作を行う。ＬＣフィルタ回路１３−１は、インダクタ１３ａ及びコンデンサ１３ｂにより構成されている。

同様に、第２の三相インバータ１０−２は、直流電源１１−２から供給される直流電圧Ｖｄｃをスイッチングして交流電圧に変換するスイッチング部１２−２と、このスイッチング部１２−２の出力電圧によりフィルタリングするＬＣフィルタ回路１３−２と、を有している。スイッチング部１２−２は、内部に制御装置を有し、このスイッチング部１２−２の出力電流ｉ２が、供給される制御電流ｉｍ２と一致するようなスイッチング動作を行う。

第３の三相インバータ１０−ｎは、直流電源１１−ｎから供給される直流電圧Ｖｄｃをスイッチングして交流電圧に変換するスイッチング部１２−ｎと、このスイッチング部１２−ｎの出力電圧によりフィルタリングするＬＣフィルタ回路１３−ｎと、を有している。スイッチング部１２−ｎは、内部に制御装置を有し、このスイッチング部１２−ｎの出力電流ｉｎが、供給される制御電流ｉｍｎと一致するようなスイッチング動作を行う。

複数のＬＣフィルタ回路１３−１〜１３−ｎの出力側の並列接続箇所には、三相負荷１４が接続されている。並列接続箇所における三相負荷１４側には、平均電流分配方式の電流分配センタである並列運転制御装置１５が接続されている。

並列運転制御装置１５は、複数の三相インバータ１０−１〜１０−ｎから出力される交流電流が合流された負荷電流を計測し、各スイッチング部１２−１〜１２−ｎの出力電流ｉ１〜ｉｎが、負荷電流／並列台数に一致するような制御電流ｉｍ１〜ｉｍｎを生成し、その各スイッチング部１２−１〜１２−ｎに供給する構成になっている。このような並列運転制御装置１５により、各三相インバータ１０−１〜１０−ｎの出力電流を、１台当たりの負荷電流に一致させるような制御が行われる。

図１０は、特許文献２に記載された従来の三相インバータの並列運転制御方法を示す概略の回路図である。

図１０の回路は、複数（ｎ）の電圧型インバータ２０−１〜２０−ｎを有し、これらの出力側が並列に接続されている。複数の電圧型インバータ２０−１〜２０−ｎは、それぞれ同一の構成である。各電圧型インバータ２０−１〜２０−ｎは、各直流電源２１−１〜２１−ｎからそれぞれ供給される直流電圧Ｖｄｃをスイッチングする各スイッチング部２２−１〜２２−ｎと、この各スイッチング部２２−１〜２２−ｎの出力側にそれぞれ接続された各インダクタ２３−１〜２３−ｎと、を備えている。各スイッチング部２２−１〜２２−ｎには、内部に制御装置がそれぞれ設けられている。複数のインダクタ２３−１〜２３−ｎの出力側は、並列接続され、合流された負荷電流を三相負荷２４へ供給する構成になっている。

この三相インバータの並列運転制御方法では、循環チェーン制御方式を採用し、複数の電圧型インバータ２０−１〜２０−ｎの並列運転時に、他機のスイッチング部（例えば、２２−ｎ）の出力電流ｉｎを計測し、自機のスイッチング部（例えば、２２−１）の出力電流ｉ１を他機のスイッチング部２２−ｎの出力電流ｉｎに一致させるように、各スイッチング部２２−１〜２２−ｎ内の制御装置が制御し、横流を防止している。

特開２００８−１９９８７４号公報 特開２００２−２６２５７７号公報

従来の特許文献１、２に記載された三相インバータの並列運転制御装置又は並列運転制御方法では、専用回路を追加する等の必要があるので、コスト高になると共に、共通部回路が故障した時に、システム全体が停止する恐れがある、といった問題がある。

本発明における三相インバータの並列運転制御方法は、複数の三相インバータが並列接続されて負荷に電力を供給する三相インバータの並列運転制御方法であって、前記各三相インバータの三相出力電流を検出する電流検出処理と、前記三相出力電流を二相出力電流に変換する三相／二相変換処理と、三相インバータ制御の基準位相に基づき、前記二相出力電流に対して回転座標変換を行って回転座標電流を生成する回転座標変換処理と、前記回転座標電流に所定のゲインを掛けて、前記各三相インバータの出力電圧を制御する出力電圧指令値を調整する仮想インピーダンス制御処理と、を有することを特徴とする。

本発明における三相インバータの並列運転制御装置は、複数の三相インバータが並列接続されて負荷に電力を供給する三相インバータの並列運転制御装置であって、前記各三相インバータの三相出力電流を検出する電流検出器と、前記三相出力電流を二相出力電流に変換する三相／二相変換器と、三相インバータ制御の基準位相に基づき、前記二相出力電流に対して回転座標変換を行って回転座標電流を生成する回転座標変換部と、前記回転座標電流に所定のゲインを掛けて、前記各三相インバータの出力電圧を制御する出力電圧指令値を調整する仮想インピーダンス制御部と、を有することを特徴とする。

本発明の三相インバータの並列運転制御方法及び並列運転制御装置によれば、専用検出回路や共通部回路、或いは三相インバータ間の同期信号回路等を用いる必要がなく、複数の三相インバータ間の横流を抑制し、前記複数の三相インバータの的確な並列運転制御が行える。

図１Ａは、本発明の実施例１における三相インバータの並列運転回路を示す概略の回路図である。 図１Ｂは、図１Ａの並列運転制御装置を示す回路図である。 図２は、図１Ｂ中のｄ軸横流制御部９０の構成例を示す回路図である。 図３は、図１Ｂ中のｄ軸横流制御部９０の他の構成例を示す回路図である。 図４は、図１Ｂ中のｑ軸横流制御部１００の構成例を示す回路図である。 図５は、図１Ｂ中のｑ軸横流制御部１００の他の構成例を示す回路図である。 図６は、図１Ｂ中の位相検出器８２及び自立運転ＰＬＬ部１３０の構成例を示す回路図である。 図７は、図６中のＶＣＯ１３５の構成例を示す回路図である。 図８は、本発明の実施例２における並列運転制御装置を示す回路図である。 図９は、特許文献１に記載された従来の三相インバータの並列運転制御装置を示す概略の回路図である。 図１０は、特許文献２に記載された従来の三相インバータの並列運転制御方法を示す概略の回路図である。

本発明を実施するための形態は、以下の好ましい実施例の説明を添付図面と照らし合わせて読むと、明らかになるであろう。但し、図面はもっぱら解説のためのものであって、本発明の範囲を限定するものではない。

（実施例１の構成）
図１Ａは、本発明の実施例１における三相インバータの並列運転回路を示す概略の回路図である。

この三相インバータの並列運転回路は、複数（例えば、２つ）の三相インバータ３０（＝３０−１，３０−２）を有し、これらの出力側が並列接続され、この並列接続箇所に、三相負荷７０に接続されている。２つの三相インバータ３０−１，３０−２は、同一の構成である。

例えば、第１の三相インバータ３０−１は、直流電源３１（＝３１−１）から供給される直流電圧Ｖｄｃを安定化させる入力コンデンサ３２（＝３２−１）を有し、この入力コンデンサ３２−１と並列に、ＤＣ（直流）／ＡＣ（交流）変換用のフルブリッジ型スイッチング回路４０（＝４０−１）が接続されている。フルブリッジ型スイッチング回路４０−１は、直列接続された２つのスイッチング素子（例えば、絶縁ゲートバイポーラトランジスタ、以下「ＩＧＢＴ」という。）４１，４２からなるＵ相アームと、直列接続された２つのＩＧＢＴ４３，４４からなるＶ相アームと、直列接続された２つのＩＧＢＴ４５，４６と、により構成されている。各ＩＧＢＴ４１〜４６には、逆並列に接続された寄生ダイオードである還流ダイオード４１ａ〜４６ａが設けられている。

２つのＩＧＢＴ４１，４２間のＵ相接続点、２つのＩＧＢＴ４３，４４間のＶ相接続点、及び２つのＩＧＢＴ４５，４６間のＷ相接続点には、ＬＣフィルタ回路５０（＝５０−１）が接続されている。ＬＣフィルタ回路５０−１は、Ｕ相接続点に接続されたＵ相インダクタ５１（＝５１−１）及びＵ相コンデンサ５２（＝５２−１）と、Ｖ相接続点に接続されたＶ相インダクタ５１（＝５１−２）及びコンデンサ５２（＝５２−２）と、Ｗ相接続点に接続されたＷ相インダクタ５１（＝５１−３）及びコンデンサ５２（＝５２−３）と、により構成されている。

Ｕ相インダクタ５１−１の出力側には、このＵ相インダクタ５１−１を流れる交流電流ｉｉｎｖ＿ｕを検出してＵ相検出電流を出力するＵ相電流検出器５３（＝５３−１）が接続されている。Ｗ相インダクタ５１−３の出力側には、このＷ相インダクタ５１−３を流れる交流電流ｉｉｎｖ＿ｗを検出してＷ相検出電流を出力するＷ相電流検出器５３（＝５３−２）が接続されている。コンデンサ５２−３の一方の電極側には、Ｕ相出力電流ｉｏｕｔ＿ｕを検出してＵ相検出電流を出力するＵ相電流検出器５４（＝５４−１）が接続されている。更に、コンデンサ５２−３の他方の電極側には、Ｗ相出力電流ｉｏｕｔ＿ｗを検出してＷ相検出電流を出力するＷ相電流検出器５４（＝５４−２）が接続されている。電流検出器５３（＝５３−１，５３−２），５４（＝５４−１，５４−２）は、例えば、シャント抵抗等により構成されている。

Ｕ相電流検出器５４−１、インダクタ５１−２、及びＷ相電流検出器５４−２の出力側には、出力電流遮断用のスイッチ回路６０（＝６０−１）を介して、三相負荷７０が接続されている。スイッチ回路６０−１は、Ｕ相遮断用のスイッチ６１（＝６１−１）、Ｖ相遮断用のスイッチ６１（＝６１−２）、及びＷ相遮断用のスイッチ６１（＝６１−３）を有し、例えば、リレー回路等により構成されている。

同様に、第２の三相インバータ３０−２は、直流電源３１（＝３１−２）から供給される直流電圧Ｖｄｃを安定化させる入力コンデンサ３２（＝３２−２）を有し、この入力コンデンサ３２−２と並列に、フルブリッジ型スイッチング回路４０（＝４０−２）が接続されている。スイッチング回路４０−２の出力側には、ＬＣフィルタ回路５０（＝５０−２）、電流検出器５３（＝５３−１，５３−２），５４（＝５４−１，５４−２）、及びスイッチ回路６０（＝６０−２）を介して、三相負荷７０が接続されている。

図１Ｂは、図１Ａの並列運転制御装置を示す回路図である。
この並列運転制御装置８０は、図１Ａに示す第１の三相インバータ３０（＝３０−１）中のスイッチング回路４０（＝４０−１）、及び第２の三相インバータ３０（＝３０−２）中のスイッチング回路４０（＝４０−２）のスイッチング動作を制御する装置であるが、説明を簡単にするために、スイッチング回路４０（＝４０−１，４０−２）中の一相のアームのスイッチング動作を制御する回路部分のみが図示されている。

スイッチ６１の出力側には、三相出力電圧Ｖｏを検出して低電圧の検出電圧を出力する第１の電圧検出器としての計器用変圧器（以下「ＶＴ」という。）８１を介して、位相検出器８２が接続されている。位相検出器８２は、ＶＴ８１の検出電圧に基づき、三相出力電圧Ｖｏの瞬時位相を検出して出力電圧位相φを出力するものである。スイッチ６１の入力側に接続された電流検出器５４は、このスイッチ６１の入力側に流れる三相出力電流ｉｏを検出して三相検出電流を出力するための電流検出処理を行うものであり、この出力側に、三相／二相変換器８３が接続されている。

三相／二相変換器８３は、電流検出器５４の三相検出電流を二相電流に変換して、三相／二相変換電流を出力するための三相／二相変換処理を行うものであり、この出力側に、回転座標変換器８４が接続されている。回転座標変換器８４は、供給される三相インバータ制御の基準位相φｒｅｆに基づき、三相／二相変換器８３から出力される三相／二相変換電流に対して回転座標変換（即ち、ｄｑ変換）を行い、回転座標電流（即ち、有効電流であるｄ軸電流Ｉｄ、及び無効電流であるｑ軸電流Ｉｑ）を生成するための回転座標変換処理を行うものであり、この出力側に、仮想インピーダンス制御部（以下「仮想Ｚ制御部」という。）８５が接続されている。

仮想Ｚ制御部８５は、生成されたｄ軸電流Ｉｄ及びｑ軸電流Ｉｑを入力し、仮想的なインピーダンス（Ｚ）制御を行って、ｄ軸出力電圧指令値Ｓ１１０ａ及びｑ軸出力電圧指令値Ｓ１１０ｂを生成するための仮想Ｚ制御処理を行うものであり、有効成分のｄ軸横流制御部９０、無効成分のｑ軸横流制御部１００、及び出力電圧指令部１１０を有している。

ｄ軸横流制御部９０は、回転座標変換部８４で生成されたｄ軸電流Ｉｄを入力し、供給される三相インバータ制御の基準電圧Ｖｄｒｅｆに基づき、ｄ軸横流制御を行ってｄ軸電圧指令値Ｓ９０を生成するものであり、この出力側に、出力電圧指令部１１０が接続されている。ｑ軸横流制御部１００は、回転座標変換部８４で生成されたｑ軸電流Ｉｑを入力し、ｑ軸横流制御を行ってｑ軸電圧指令値Ｓ１００を生成するものであり、この出力側に、出力電圧指令部１１０が接続されている。

出力電圧指令部１１０は、入力されるｄ軸電圧指令値Ｓ９０からｄ軸出力電圧指令値１１０ａを生成すると共に、入力されるｑ軸電圧指令値Ｓ１００からｑ軸出力電圧指令値１１０ｂを生成するものであり、この出力側に、減算器８９が接続されている。

ＬＣフィルタ回路５０内のコンデンサ５２の出力側には、このコンデンサ５２の三相交流電圧Ｖｉｎｖを検出して低電圧の三相検出電圧を出力するＶＴ８６を介して、三相／二相変換器８７が接続されている。三相／二相変換器８７は、ＶＴ８６の三相検出電圧を二相電圧に変換して三相／二相変換電圧を出力するものであり、この出力側に、回転座標変換器８８が接続されている。回転座標変換器８８は、供給される三相インバータ制御の基準位相φｒｅｆに基づき、三相／二相変換器８７から出力される三相／二相変換電圧に対して回転座標変換（即ち、ｄｑ変換）を行い、有効電圧であるｄ軸電圧Ｖｄと無効電圧であるｑ軸電圧Ｖｑとを生成するものであり、この出力側に、減算器８９が接続されている。

減算器８９は、ｄ軸出力電圧指令値Ｓ１１０ａ及びｑ軸出力電圧指令値Ｓ１１０ｂから、ｄ軸電圧Ｖｄ及びｑ軸電圧Ｖｑを減算して誤差を求めるものであり、この出力側に、出力電圧制御部１２０が接続されている。出力電圧制御部１２０は、減算器８９で求められた誤差を減少するように、比例積分（以下「ＰＩ」という。）等によって瞬時電圧制御を行い、スイッチング回路４０から出力される三相交流電圧Ｖｉｎｖが所望の電圧になるようなスイッチング信号Ｓ１〜Ｓ６を生成し、そのスイッチング回路４０内のＩＧＢＴ４１〜４６をオン／オフ動作させる機能を有している。

並列運転制御装置８０には、更に、フェーズ・ロックド・ループ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ；以下「ＰＬＬ」という。）回路によって構成された周波数安定化制御を行うための基準位相生成手段としての自立運転ＰＬＬ部１３０が設けられている。自立運転ＰＬＬ部１３０は、位相検出器８２から出力される出力電圧位相φと、与えられる三相インバータの定格周波数ｆａと、に基づき、その出力電圧位相φに同期させるように位相同期制御演算を行って、三相インバータ制御の基準位相φｒｅｆを生成し、この基準位相φｒｅｆを回転座標変換部８４，８８に与えるものである。

このように構成される並列運転制御装置８０は、例えば、プログラム制御可能なデジタル・シグナル・プロセッサ（ＤＳＰ）等のプルセッサにより構成されている。

図２は、図１Ｂ中のｄ軸横流制御部９０の構成例を示す回路図である。
このｄ軸横流制御部９０は、基準電圧Ｖｄｒｅｆ（例えば、２００Ｖ）と基準電流Ｉｒｅｆ（例えば、定格電流＊５０％）とに基づき、回転座標変換部８４から出力される有効電流のｄ軸電流Ｉｄから、出力電圧指令部１１０へ与えるｄ軸電圧指令値Ｓ９０を生成するものであり、２つの減算器９１，９３、及びゲイン要素（ｋ）９２により構成されている。

図３は、図１Ｂ中のｄ軸横流制御部９０の他の構成例を示すブロック図である。
このｄ軸横流制御部９０Ａでは、図２中の減算器９１とゲイン要素（ｋ）９２との間に、フィルタ処理部９４が追加されている。フィルタ処理部９４は、減算器９４ａ、比例ゲイン要素（ｋｐ、例えば、０．２）９４ｂ、積分ゲイン要素（ｋｉ、例えば、０．０００５）９４ｃ、加算器９４ｄ，９４ｆ、及び１サンプル遅らせる遅延要素（ｚ^−１）９４ｅよってＰＩ制御を行う構成になっている。

図４は、図１Ｂ中のｑ軸横流制御部１００の構成例を示す回路図である。
このｑ軸横流制御部１００は、回転座標変換部８４から出力される無効電流のｑ軸電流Ｉｑから、出力電圧指令部１１０へ与えるｑ軸電圧指令値Ｓ１００を生成するものであり、負のゲイン要素（−ｋ）１０１により構成されている。

図５は、図１Ｂ中のｑ軸横流制御部１００の他の構成例を示す回路図である。
このｑ軸横流制御部１００Ａでは、図４中のゲイン要素（−ｋ）１０１の入力側に、フィルタ処理部１０２が追加されている。フィルタ処理部１０２は、減算器１０２ａ、比例ゲイン要素（ｋｐ、例えば、０．２）１０２ｂ、積分ゲイン要素（ｋｉ、例えば、０．０００５）１０２ｃ、加算器１０２ｄ，１０２ｆ、及び１サンプル遅らせる遅延要素（ｚ^−１）１０２ｅによってＰＩ制御を行う構成になっている。

図６は、図１Ｂ中の位相検出器８２及び自立運転ＰＬＬ部１３０の構成例を示す回路図である。
位相検出器８２は、三相出力電圧Ｖｏを二相出力電圧に変換し、この二相出力電圧に対して三角関数演算を行って瞬時位相の出力電圧位相φを求めるものであり、三相／二相変換部８２ａ、及び三角関数演算部８２ｂにより構成されている。三相／二相変換部８２ａは、与えられた三相検出電圧を二相電圧に変換（ＵＶＷ／αβ）するものであり、この出力側に、三角関数演算部８２ｂが接続されている。三角関数演算部８２ｂは、変換された二相電圧（αβ）の三角関数演算（電圧Ｖｄ＝√（Ｖａ^２＋Ｖｂ^２）、角度θ（ｔ）＝ｔａｎ^−１（Ｖｂ／Ｖａ））を行って出力電圧位相φを出力するものであり、この出力側に、自立運転ＰＬＬ部１３０が接続されている。

自立運転ＰＬＬ部１３０は、出力電圧位相φと三相インバータ内部の帰還された基準位相φｒｅｆとの差を求め、この差でのＰＩ演算からサンプリング周期の位相変化量を算出し、三相インバータ制御の基準位相φｒｅｆを生成するものである。自立運転ＰＬＬ部１３０は、例えば、減算器１３１、（−π〜π）に変換を行う正規化処理部１３２、ＰＩ制御部１３３、定格周波数ｆａを入力する加算器１３４、及び電圧制御発振器（以下「ＶＣＯ」という。）１３５により構成されている。

図７は、図６中のＶＣＯ１３５の構成例を示す回路図である。
このＶＣＯ１３５は、２つの遅延要素（ｚ^−１）１３５ａ，１３５ｄ、２つの加算器１３５ｂ，１３５ｅ、及び（０〜２π）変換部１３５ｃにより構成されている。

（図１Ａの並列運転回路の動作）

図１Ａの並列運転回路において、第１及び第２の三相インバータ３０−１，３０−２は、同一の動作を行う。

例えば、第１の三相インバータ３０−１において、直流電源３１−１から入力コンデンサ３２−１へ供給された直流電圧Ｖｄｃは、並列運転制御装置８０から供給されるスイッチング信号Ｓ１〜Ｓ６に応答してオン／オフ動作するスイッチング回路４０−１によってスイッチングされ、ＬＣフィルタ回路５０−１を介して交流電圧に変換される。

第２の三相インバータ３０−２においても、直流電源３１−２から入力コンデンサ３２−２へ供給された直流電圧Ｖｄｃは、並列運転制御装置８０から供給されるスイッチング信号Ｓ１〜Ｓ６に応答してオン／オフ動作するスイッチング回路４０−２によってスイッチングされ、ＬＣフィルタ回路５０−２を介して交流電圧に変換される。ＬＣフィルタ回路５０−２から出力された交流電圧及び交流電流は、オン状態のスイッチ回路６０−２を経由して三相負荷７０へ供給される。この際、ＬＣフィルタ回路５０−１を介して出力した交流電流と、ＬＣフィルタ回路５０−２を介して出力された交流電流と、は合流して三相負荷７０へ供給される。

（図１Ｂ、図２〜図７の並列運転制御方法）

図１Ｂの並列運転制御装置８０において、スイッチ６１から三相負荷７０へ供給された三相出力電圧Ｖｏは、ＶＴ８１により検出されて低電圧の三相検出電圧が出力され、位相検出器８２へ与えられる。

図６中の位相検出器８２では、ＶＴ８１から与えられた三相検出電圧が、三相／二相変換部８２ａにより、二相電圧に変換された後、三角関数演算部８２ｂにより、三角関数の演算が行われ、出力電圧位相φが生成される。生成された出力電圧位相φは、自立運転ＰＬＬ部１３０へ出力される。

図６中の自立運転ＰＬＬ部１３０では、減算器１３１により、出力電圧位相φから、帰還された基準位相φｒｅｆが減算され、この減算値の位相誤差が、正規化処理部１３２によって（−π〜π）の値に変換される。正規化処理部１３２の出力は、ＰＩ制御部１３３によってＰＩ制御が行われ、加算器１３４によって、定格周波数ｆａｃに換算されたサンプリング周期毎の位相変化量（＝２π・ｆａｃ／ｆｓ、但し、ｆａｃは三相インバータの定格周波数、ｆｓはサンプリング周波数）と加算される。この加算値に基づき、図７のＶＣＯ１３５が発振して基準位相φｒｅｆが生成される。

図７のＶＣＯ１３５では、加算器１３４の加算値が、加算器１３５ｂにより、遅延要素（ｚ^−１）１３５ｄよる１サンプル前の帰還信号と加算される。この加算値は、（０〜２π）変換部１３５ｃにより正規化処理され、基準位相φｒｅｆが生成される。生成された基準位相φｒｅｆは、遅延要素（ｚ^−１）１３５ｄにより、１サンプル遅延され、加算器１３５ｂ，１３５ｅに帰還される。

自立運転ＰＬＬ部１３０で生成された基準位相φｒｅｆは、図１Ｂ中の回転座標変換部８４，８８へ供給される。

スイッチ６１へ出力される三相出力電流ｉｏ及び三相交流電圧Ｖｉｎｖのうち、三相出力電流ｉｏが電流検出器５４により検出され、この三相検出電流が三相／二相変換部８３へ出力される。更に、三相交流電圧ＶｉｎｖがＶＴ８６により検出されて低電圧の三相検出電圧が出力され、三相／二相変換部８７へ与えられる。

なお、ＶＴ８６により、三相交流電圧Ｖｉｎｖを検出しているが、これに代えて、ＶＴ８６により、三相出力電圧Ｖｏを検出し、この検出結果である低電圧の三相検出電圧を三相／二相変換部８７へ与えるようにしても良い。

三相／二相変換部８３により、電流検出器５４で検出された三相検出電流が二相電流に変換され、回転座標変換部８４へ出力される。回転座標変換部８４により、基準位相φｒｅｆに基づき、変換された二相電流がｄｑ変換され、有効なｄ軸電流Ｉｄ及び無効なｑ軸電流Ｉｑが仮想Ｚ制御部８５へ出力される。

又、三相／二相変換部８７において、ＶＴ８６で検出された低電圧の三相検出電圧が二相電圧に変換され、回転座標変換部８８へ出力される。回転座標変換部８８により、基準位相φｒｅｆに基づき、変換された二相電圧がｄｑ変換され、有効なｄ軸電圧Ｖｄ及び無効なｑ軸電圧Ｖｑが減算器８９へ出力される。

仮想Ｚ制御部８５において、ｄ軸横流制御部９０により、回転座標変換部８４でｄｑ変換されたｄ軸電流Ｉｄに対し、基準電圧Ｖｄｒｅｆに基づき、ｄ軸横流制御が行われる。

図２のｄ軸横流制御部９０では、減算器９１により、ｄ軸電流Ｉｄから基準電流Ｉｒｅｆが減算される。この減算値に対して、ゲイン要素９２のゲインｋが掛けられて、減算器９３へ入力される。減算器９３により、基準電圧Ｖｄｒｅｆからゲインｋの出力値が減算されてｄ軸電圧指令値Ｓ９０が生成され、これが図１Ｂ中の出力電圧指令部１１０へ出力される。

又、図２に代えて、図３のｄ軸横流制御部９０Ａでは、図２中の減算器９１の減算値に対して、フィルタ処理部９４により、フィルタ処理が行われる。即ち、フィルタ処理部９４において、減算器９４ａ、比例ゲイン要素（ｋｐ）９４ｂ、積分ゲイン要素（ｋｉ）９４ｃ、加算器９４ｄ、遅延要素（ｚ^−１）９４ｅ、及び加算器９４ｆよってＰＩ制御が行われる。このＰＩ制御結果に対して、ゲイン要素９２のゲインｋが掛けられて、減算器９３へ入力される。減算器９３により、基準電圧Ｖｄｒｅｆからゲインｋの出力値が減算されてｄ軸電圧指令値Ｓ９０が生成され、これが図１Ｂ中の出力電圧指令部１１０へ出力される。

図１Ｂ中のｑ軸横流制御部１００において、回転座標変換部８４から出力された無効電流のｑ軸電流Ｉｑから、ｑ軸電圧指令値Ｓ１００が生成され、これが図１Ｂ中の出力電圧指令部１１０へ出力される。

図４のｑ軸横流制御部１００では、入力された無効電流のｑ軸電流Ｉｑに対し、ゲイン要素１０１のゲイン−ｋが掛けられて、ｑ軸電圧指令値Ｓ１００が生成され、これが出力電圧指令部１１０へ出力される。

又、図４に代えて、図５のｑ軸横流制御部１００Ａでは、入力されたｑ軸電流Ｉｑに対して、フィルタ処理部１０２によるフィルタ処理が行われる。フィルタ処理部１０２では、入力されたｑ軸電流Ｉｑに対して、減算器１０２ａ、比例ゲイン要素（ｋｐ）１０２ｂ、積分ゲイン要素（ｋｉ）１０２ｃ、加算器１０２ｄ、遅延要素（ｚ^−１）１０２ｅ、及び加算器１０２ｆにより、ＰＩ制御が行われる。このＰＩ制御結果に対し、ゲイン要素１０１のゲイン−ｋが掛けられて、ｑ軸電圧指令値Ｓ１００が生成され、これが図１Ｂ中の出力電圧指令部１１０へ出力される。

図１Ｂ中の出力電圧指令部１１０において、ｄ軸横流制御部９０から出力されるｄ軸電圧指令値Ｓ９０に基づき、ｄ軸出力電圧指令値１１０ａが生成されると共に、ｑ軸横流制御部１００から出力されるｑ軸電圧指令値Ｓ１００に基づき、ｑ軸出力電圧指令値１１０ｂが生成される。これらのｄ軸出力電圧指令値１１０ａ及びｑ軸出力電圧指令値１１０ｂは、減算器８９へ出力される。

又、三相／二相変換部８７により、ＶＴ８６で検出された低電圧の三相検出電圧が二相電圧に変換され、回転座標変換部８８へ出力される。回転座標変換部８８により、基準位相φｒｅｆに基づき、変換された二相電圧がｄｑ変換され、有効なｄ軸電圧Ｖｄ及び無効なｑ軸電圧Ｖｑが減算器８９へ出力される。

減算器８９により、ｄ軸出力電圧指令値１１０ａ及びｑ軸出力電圧指令値１１０ｂからｄ軸電圧Ｖｄ及びｑ軸電圧Ｖｑが減算されて誤差が求められ、この誤差が出力電圧制御部１２０へ出力される。

出力電圧制御部１２０において、減算器８９から出力される誤差が減少するような瞬時電圧制御が行われ、スイッチング回路４０から出力される三相交流電圧Ｖｉｎｖが所望の電圧になるようなスイッチング信号Ｓ１〜Ｓ６が生成され、そのスイッチング回路４０内のＩＧＢＴ４１〜４６がオン／オフ動作する。

（実施例１の効果）
本実施例１の並列運転制御方法及び並列運転制御装置８０によれば、次の（ａ）〜（ｃ）のような効果がある。

（ａ） 本実施例１では、電流検出器５４によって三相出力電流ｉｏを検出し、三相／二相変換器８３を介して、回転座標変換部８４により、回転座標電流のｄ軸電流Ｉｄ及びｑ軸電流Ｉｑに変換し、仮想Ｚ制御部８５により、仮想インピーダンス制御を行っている。そのため、専用検出回路や共通部回路、或いは三相インバータ間の同期信号回路等を用いる必要がなく、複数の三相インバータ３０−１，３０−２間の横流を抑制し、それらの複数の三相インバータ３０−１，３０−２の的確な並列運転制御が行える。

（ｂ） 出力電圧制御部１２０で瞬時電圧制御を行い、スイッチング回路４０をスイッチング動作させているので、交流電圧歪みの少ない高性能出力を実現できる。

（ｃ） 自立運転ＰＬＬ部１３０により、瞬時位相の出力電圧位相φに同期させるように位相同期制御演算を行って、三相インバータ制御の基準位相φｒｅｆを生成しているので、三相出力電圧Ｖｏに追従した周波数安定化制御が行える。

（実施例２の構成）
図８は、本発明の実施例２における並列運転制御装置を示す回路図であり、実施例１を示す図１Ｂ中の要素と共通の要素には共通の符号が付されている。

本実施例２の並列運転制御装置８０Ａでは、実施例１を示す図１Ｂ中の出力電圧制御部１２０に代えて、これとは機能の異なる出力電圧制御部１２０Ａが設けられている。更に、第２の電圧検出器としてのＶＴ１４１、逆充電防止部１４２及びリミッタ１４６を有する逆充電防止機能と、バス生成器１４３、ゲイン要素（ｋ）１４４及び加算器１４５を有する出力電流調整機能と、三相／二相変換部１４７、回転座標変換部１４８、減算器１４９及び電流制御部１５０を有する電流マイナーループと、が新たに追加されている。

ＶＴ１４１は、スイッチング回路４０の直流入力電圧である直流電圧Ｖｄｃを検出して低電圧の検出電圧を出力するものであり、この出力側に、逆充電防止部１４２が接続されている。逆充電防止部１４２は、軽負荷時において直流電圧Ｖｄｃを異常上昇させないように、加算器１４５で加算された電流指令値の下限値を調整するために、軽負荷時の横流を防止する防止信号Ｓ１４２を生成するものであり、この出力側に、リミッタ１４６が接続されている。

減算器８９の出力側に接続された出力電圧制御部１２０Ａは、その減算器８９の減算値をＰＩ制御により瞬時電圧制御を行い、有効なｄ軸出力電流ＩｄＡ及び無効なｑ軸出力電流ＩｑＡを生成するものであり、この出力側に、加算器１４５が接続されている。

回転座標変換部８４の出力側に接続されたバス生成器１４３は、入力されるｄ軸電流Ｉｄ及びｑ軸電流Ｉｑの２つの信号をバスで表すものであり、この出力側に、図示を一部省略した２つのゲイン要素（ｋ）１４４が接続されている。２つのゲイン要素（ｋ）１４４は、２つのバス生成器１４３で生成されたｄ軸電流Ｉｄ及びｑ軸電流Ｉｑのバスに対して、所定のゲイン（ｋ）を掛けるものであり、この出力側に、図示を一部省略した２つの加算器１４５が接続されている。

２つの加算器１４５は、ゲイン（ｋ）が掛けられたｄ軸電流Ｉｄ及びｑ軸電流Ｉｑと、出力電圧制御部１２０Ａで生成されたｄ軸出力電流ＩｄＡ及びｑ軸出力電流ＩｑＡと、をそれぞれ加算して電流指令値を出力するものであり、この出力側に、リミッタ１４６が接続されている。

リミッタ１４６は、逆充電防止部１４２から出力される防止信号Ｓ１４２に基づき、加算器１４５で加算された電流指令値の下限値を制限し、この下限値を制限したｄ軸電流指令値Ｓ１４６ａ及びｑ軸電流指令Ｓ１４６ｂを出力するものであり、この出力側に、図示を一部省略した２つの減算器１４９が接続されている。

三相／二相変換器１４７は、電流検出器５３の三相検出電流を二相電流に変換して、三相／二相変換電流を出力するための三相／二相変換処理を行うものであり、この出力側に、回転座標変換器１４８が接続されている。回転座標変換器１４８は、供給される三相インバータ制御の基準位相φｒｅｆに基づき、三相／二相変換器１４７から出力される三相／二相変換電流に対して回転座標変換（即ち、ｄｑ変換）を行い、回転座標電流（即ち、有効電流であるｄ軸電流ｉｉｎｖｄ、及び無効電流であるｑ軸電流ｉｉｎｖｑ）を生成するための回転座標変換処理を行うものであり、この出力側に、２つの減算器１４９が接続されている。

２つの減算器１４９は、ｄ軸電流指令値Ｓ１４６ａ及びｑ軸電流指令値Ｓ１４６ｂから、ｄ軸電流ｉｉｎｖｄ及びｑ軸電流ｉｉｎｖｑをそれぞれ減算して誤差を求めるものであり、この出力側に、電流制御部１５０が接続されている。電流制御部１５０は、２つの減算器１４９から出力される誤差を減少するようなスイッチング信号Ｓ１〜Ｓ６を生成し、スイッチング回路４０中のＩＧＢＴ４１〜４６をオン／オフ動作させるものである。

（実施例２の並列運転制御方法）

実施例１と同様に、電流検出器５４により、三相出力電流ｉｏが検出され、これが三相／二相変換部８３によって二相に変換された後、回転座標変換部８４によってｄｑ変換され、有効なｄ軸電流Ｉｄ及び無効なｑ軸電流Ｉｑに変換される。更に、ＶＴ８６により、コンデンサ５２の三相交流電圧Ｖｉｎｖが検出され、この三相検出電圧が三相／二相変換部８７によって二相に変換された後、回転座標変換部８８によってｄｑ変換され、有効なｄ軸電圧Ｖｄ及び無効なｑ軸電圧Ｖｑに変換される。

変換されたｄ軸電流Ｉｄ及びｑ軸電流Ｉｑに基づき、仮想Ｚ制御部８５により、仮想インピーダンス制御が行われ、ｄ軸出力電圧指令値Ｓ１１０ａ及びｑ軸出力電圧指令値Ｓ１１０ｂが生成される。図示を一部省略した２つの減算器８９により、ｄ軸出力電圧指令値Ｓ１１０ａ及びｑ軸出力電圧指令値Ｓ１１０ｂから、ｄ軸電圧Ｖｄ及びｑ軸電圧Ｖｑがそれぞれ減算されて誤差が求められる。出力電圧制御部１２０Ａにより、その誤差が減少するようなＰＩ制御による瞬時電圧制御が行われ、ｄ軸出力電流ＩｄＡ及びｑ軸出力電流ＩｑＡが生成される。

実施例１とは異なり、新たに設けられた２つのバス生成器１４３、２つのゲイン要素（ｋ）１４４及び２つの加算器１４５を有する出力電流調整機能により、生成されたｄ軸出力電流ＩｄＡ及びｑ軸出力電流ＩｑＡに対して電流調整が行われる。ＶＴ１４１、逆充電防止部１４２及びリミッタ１４６を有する逆充電防止機能により、その電流調整結果に対し、下限値が制限されて軽負荷時の横流を防止するための逆充電防止制御が行われる。

更に、電流検出器５３により、三相出力電流ｉｉｎｖが検出され、これが三相／二相変換部１４７によって二相に変換された後、回転座標変換部１４８によってｄｑ変換され、有効なｄ軸電流ｉｉｎｖｄ及び無効なｑ軸電流ｉｉｎｖｑに変換される。２つの減算器１４９により、逆充電防止制御で生成されたｄ軸電流指令値Ｓ１４６ａ及びｑ軸電流指令値Ｓ１４６ｂから、ｄ軸電流ｉｉｎｖｄ及びｑ軸電流ｉｉｎｖｑがそれぞれ減算されて電流誤差が求められる。その後、電流制御部１５０により、電流誤差を減少するような電流制御が行われ、スイッチング信号Ｓ１〜Ｓ６が生成されて、スイッチング回路４０内のＩＧＢＴ４１〜４６がオン／オフ動作する。

（実施例２の効果）
本実施例２の並列運転制御方法及び並列運転制御装置８０Ａによれば、次の（１）〜（３）のような効果がある。

（１） 実施例１と略同様の効果がある。

（２） 逆充電防止部１４２及びリミッタ１４６によって、逆充電防止制御を行うので、過負荷時の横流を的確に防止できる。

（３） 三相／二相変換部１４７、回転座標変換部１４８、減算器１４９及び電流制御部１５０によって、電流マイナーループ制御を行うので、過負荷保護を的確に行うことができる。

（実施例１、２の変形例）
本発明は、上記実施例１、２に限定されず、種々の利用形態や変形が可能である。この利用形態や変形例としては、例えば、次の（ｉ）、（ｉｉ）のようなものがある。

（ｉ） 図１Ａの三相インバータ３０−１，３０−２の台数を３台以上設けたり、或いは、各三相インバータ３０−１，３０−２を他の回路構成に変更しても良い。例えば、スイッチング素子は、ＩＧＢＴ以外のＦＥＴ等の他の素子で構成しても良い。

（ｉｉ） 図８において、例えば、リミッタ１４６と減算器１４９との間に、垂下制御部を設ければ、過負荷時の保護機能をより向上できる。

３０−１，３０−２ 三相インバータ
４０，４０−１，４０−２ スイッチング回路
５０−１，５０−２ ＬＣフィルタ回路
７０ 三相負荷
８１，８６，１４１ ＶＴ（計器用変圧器）
８２ 位相検出器
８３，８７，１４７ 三相／二相変換部
８４，８８，１４８ 回転座標変換部
８５ 仮想Ｚ制御部
８９，１４９ 減算器
９０ ｄ軸横流制御部
１００ ｑ軸横流制御部
１１０ 出力電圧指令部
１２０，１２０Ａ 出力電圧制御部
１３０ 自立運転ＰＬＬ部
１４２ 逆充電防止部
１４５ 加算器
１４６ リミッタ
１５０ 電流制御部

Claims (8)

1. 複数の三相インバータが並列接続されて負荷に電力を供給する三相インバータの並列運転制御方法であって、
   前記各三相インバータの三相出力電流を検出する電流検出処理と、
   前記三相出力電流を二相出力電流に変換する三相／二相変換処理と、
   三相インバータ制御の基準位相に基づき、前記二相出力電流に対して回転座標変換を行って回転座標電流を生成する回転座標変換処理と、
   前記回転座標電流に所定のゲインを掛けて、前記各三相インバータの出力電圧を制御する出力電圧指令値を調整する仮想インピーダンス制御処理と、
   を有することを特徴とする三相インバータの並列運転制御方法。
2. 複数の三相インバータが並列接続されて負荷に電力を供給する三相インバータの並列運転制御装置であって、
   前記各三相インバータの三相出力電流を検出する電流検出器と、
   前記三相出力電流を二相出力電流に変換する三相／二相変換器と、
   三相インバータ制御の基準位相に基づき、前記二相出力電流に対して回転座標変換を行って回転座標電流を生成する回転座標変換部と、
   前記回転座標電流に所定のゲインを掛けて、前記各三相インバータの出力電圧を制御する出力電圧指令値を調整する仮想インピーダンス制御部と、
   を有することを特徴とする三相インバータの並列運転制御装置。
3. 前記電流検出器は、
   前記各三相インバータの二相以上の前記三相出力電流を検出することを特徴とする請求項２記載の三相インバータの並列運転制御装置。
4. 請求項２又は３記載の三相インバータの並列運転制御装置は、更に、
   前記三相インバータの三相出力電圧を検出する第１の電圧検出器と、
   前記三相出力電圧を二相出力電圧に変換し、前記二相出力電圧に対して三角関数演算を行って前記三相出力電圧の瞬時位相を求める位相検出器と、
   前記瞬時位相に同期させるように位相同期制御演算を行って、前記三相インバータ制御の基準位相を生成する基準位相生成手段と、
   を有することを特徴とする三相インバータの並列運転制御装置。
5. 前記基準位相生成手段は、
   前記瞬時位相と前記三相インバータ内部の帰還された前記基準位相との差を求め、前記差での比例積分演算からサンプリング周期の位相変化量を算出し、前記三相インバータ制御の前記基準位相を生成することを特徴とする請求項４記載の三相インバータの並列運転制御装置。
6. 前記仮想インピーダンス制御部は、
   前記差に前記所定のゲインを掛ける際に、比例積分を含むフィルタ処理を行うことを特徴とする請求項２〜５のいずれか１項記載の三相インバータの並列運転制御装置。
7. 請求項２〜６のいずれか１項記載の三相インバータの並列運転制御装置は、更に、
   前記調整された出力電圧指令値に対し、出力電圧制御を行って前記三相インバータの電流指令値を生成する出力電圧制御部と、
   前記三相出力電流に所定のゲインを掛けて、前記電流指令値に加算する加算手段と、
   を有することを特徴とする三相インバータの並列運転制御装置。
8. 請求項７記載の三相インバータの並列運転制御装置は、更に、
   前記三相インバータの直流入力電圧を検出する第２の電圧検出器と、
   前記直流入力電圧を異常上昇させないように、前記加算された電流指令値の下限値を調
   整する逆充電防止部と、
   を有することを特徴とする三相インバータの並列運転制御装置。

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