JPH10322214A - オフセット除去機能付のアナログ−デジタル変換器 - Google Patents
オフセット除去機能付のアナログ−デジタル変換器Info
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- JPH10322214A JPH10322214A JP9125774A JP12577497A JPH10322214A JP H10322214 A JPH10322214 A JP H10322214A JP 9125774 A JP9125774 A JP 9125774A JP 12577497 A JP12577497 A JP 12577497A JP H10322214 A JPH10322214 A JP H10322214A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/322—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M3/352—Continuously compensating for, or preventing, undesired influence of physical parameters of deviations from the desired transfer characteristic
- H03M3/354—Continuously compensating for, or preventing, undesired influence of physical parameters of deviations from the desired transfer characteristic at one point, i.e. by adjusting a single reference value, e.g. bias or gain error
- H03M3/356—Offset or drift compensation
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/458—Analogue/digital converters using delta-sigma modulation as an intermediate step
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】
【課題】 ΔΣ型アナログ−デジタル変換器において、
動作中に変化するオフセットが除去できるとともに、パ
ワーオン時から安定した値が得られるまでの時間を短縮
にすること。 【解決手段】 ハイパスフィルタ３に、動作中可変のフ
ィルタ係数をもたせる。フィルタ係数制御部４により、
係数制御信号をハイパスフィルタ３に供給して、動作中
その可変のフィルタ係数を変更させ、これにより、ハイ
パスフィルタ３の時定数を変化させる。
動作中に変化するオフセットが除去できるとともに、パ
ワーオン時から安定した値が得られるまでの時間を短縮
にすること。 【解決手段】 ハイパスフィルタ３に、動作中可変のフ
ィルタ係数をもたせる。フィルタ係数制御部４により、
係数制御信号をハイパスフィルタ３に供給して、動作中
その可変のフィルタ係数を変更させ、これにより、ハイ
パスフィルタ３の時定数を変化させる。
Description
【０００１】
【発明の属する技術分野】本発明は、ΔΣ型のアナログ
−デジタル変換器に関し、特に、ΔΣ型アナログ−デジ
タル変換器におけるＤＣ成分の除去に関するものであ
る。
−デジタル変換器に関し、特に、ΔΣ型アナログ−デジ
タル変換器におけるＤＣ成分の除去に関するものであ
る。
【０００２】
【従来の技術】従来、ΔΣ型のアナログ−デジタル変換
器（ＡＤＣ）におけるＤＣ成分すなわちオフセットを除
去するため手法として、大きく分けて２つある。その２
つの方法とは、オフセット・キャリブレーション法と、
ハイパスフィルタを使用する方法とである。オフセット
・キャリブレーション法は、例えば米国特許４，９４
３，８０７に開示されており、これは、ΔΣ型ＡＤＣの
オフセット値をメモリに記憶して、その値を、デジタル
変換した値（ΔΣ変調器とデシメーション・フィルタを
通した後の値）から減算することによって、そのＤＣ成
分を取り除く方法である。第２のハイパスフィルタ（Ｈ
ＰＦ）による手法は、デジタル変換した値をハイパスフ
ィルタに通すことによってＤＣ成分を除去する。
器（ＡＤＣ）におけるＤＣ成分すなわちオフセットを除
去するため手法として、大きく分けて２つある。その２
つの方法とは、オフセット・キャリブレーション法と、
ハイパスフィルタを使用する方法とである。オフセット
・キャリブレーション法は、例えば米国特許４，９４
３，８０７に開示されており、これは、ΔΣ型ＡＤＣの
オフセット値をメモリに記憶して、その値を、デジタル
変換した値（ΔΣ変調器とデシメーション・フィルタを
通した後の値）から減算することによって、そのＤＣ成
分を取り除く方法である。第２のハイパスフィルタ（Ｈ
ＰＦ）による手法は、デジタル変換した値をハイパスフ
ィルタに通すことによってＤＣ成分を除去する。
【０００３】
【発明が解決しようとする課題】上記のオフセット・キ
ャリブレーション法では、ＡＤＣが長時間動作する間に
外的要因等でオフセット値が変化すると、最初にメモリ
に記憶した値と差が出てしまい、したがって完全にＤＣ
成分を除去することができなくなってしまう。一方、ハ
イパスフィルタ手法では、そのような動作中に変化する
オフセットを除去するのにも有効である。しかし、この
ハイパスフィルタ法では、フィルタ特性としてＤＣ成分
を除くのに必要な非常に低いカットオフ周波数をもつた
め、フィルタを動作させてから最初のＤＣ成分が除かれ
るのに長い時間を必要とする。この時間は、ＡＤＣをパ
ワーオンさせてから安定した正常値が出るまでに要する
時間の中で、かなりの部分を占めてしまう。
ャリブレーション法では、ＡＤＣが長時間動作する間に
外的要因等でオフセット値が変化すると、最初にメモリ
に記憶した値と差が出てしまい、したがって完全にＤＣ
成分を除去することができなくなってしまう。一方、ハ
イパスフィルタ手法では、そのような動作中に変化する
オフセットを除去するのにも有効である。しかし、この
ハイパスフィルタ法では、フィルタ特性としてＤＣ成分
を除くのに必要な非常に低いカットオフ周波数をもつた
め、フィルタを動作させてから最初のＤＣ成分が除かれ
るのに長い時間を必要とする。この時間は、ＡＤＣをパ
ワーオンさせてから安定した正常値が出るまでに要する
時間の中で、かなりの部分を占めてしまう。
【０００４】したがって、本発明の目的は、動作中に変
化するオフセットが除去できるとともに、パワーオン時
から安定した値が得られるまでの時間を最小限にでき
る、ΔΣ型アナログ−デジタル変換器を提供することで
ある。
化するオフセットが除去できるとともに、パワーオン時
から安定した値が得られるまでの時間を最小限にでき
る、ΔΣ型アナログ−デジタル変換器を提供することで
ある。
【０００５】
【課題を解決するための手段】上記の目的を実現するた
め、本発明にれば、アナログ入力信号を受けてこれをデ
ジタル形態で表すデジタル出力信号を発生するΔΣ型ア
ナログ−デジタル変換器は、 イ）前記アナログ入力信
号を受けるように接続しており、変調器出力を発生する
ΔΣ型変調器と、 ロ）前記変調器出力を受けるように
接続しており、デシメーション・フィルタ出力を発生す
るデシメーション・フィルタと、 ハ）前記デシメーシ
ョン・フィルタ出力を受けるように接続しており、ハイ
パスフィルタ出力を発生するハイパスフィルタであっ
て、該ハイパスフィルタは、動作中可変のフィルタ係数
を有する、前記のハイパスフィルタと、 ニ）前記ハイ
パスフィルタに接続しており、動作中に前記可変フィル
タ係数の変更を指示する係数制御信号を発生するフィル
タ係数制御手段と、を備える。
め、本発明にれば、アナログ入力信号を受けてこれをデ
ジタル形態で表すデジタル出力信号を発生するΔΣ型ア
ナログ−デジタル変換器は、 イ）前記アナログ入力信
号を受けるように接続しており、変調器出力を発生する
ΔΣ型変調器と、 ロ）前記変調器出力を受けるように
接続しており、デシメーション・フィルタ出力を発生す
るデシメーション・フィルタと、 ハ）前記デシメーシ
ョン・フィルタ出力を受けるように接続しており、ハイ
パスフィルタ出力を発生するハイパスフィルタであっ
て、該ハイパスフィルタは、動作中可変のフィルタ係数
を有する、前記のハイパスフィルタと、 ニ）前記ハイ
パスフィルタに接続しており、動作中に前記可変フィル
タ係数の変更を指示する係数制御信号を発生するフィル
タ係数制御手段と、を備える。
【０００６】本発明によれば、前記可変のフィルタ係数
の変更は、前記変換器のパワーアップ時に行うことがで
きる。また、本発明によれば、前記ハイパスフィルタの
特性は、Ｚ関数を用いて
の変更は、前記変換器のパワーアップ時に行うことがで
きる。また、本発明によれば、前記ハイパスフィルタの
特性は、Ｚ関数を用いて
【数３】 Ｈ（Z）＝Ｈ1（Z） ／ Ｈ2（Z） Ｈ1（Ｚ）＝Σl=0 M ｂlＺ-l Ｈ2（Ｚ）＝Σl=0 N ａlＺ-l で表し、ここでａlとｂlは係数、ＭとＮは正の整数と
し、前記可変のフィルタ係数を、ａlとｂl値の第１の組
合せからなる第１のフィルタ係数と、前記第１の組合せ
とは異なったａlとｂlの値の第２の組合せからなる第２
のフィルタ係数とで構成するようにできる。さらにま
た、本発明によれば、前記ハイパスフィルタは１次のフ
ィルタであって、その特性は、Ｚ関数を用いて
し、前記可変のフィルタ係数を、ａlとｂl値の第１の組
合せからなる第１のフィルタ係数と、前記第１の組合せ
とは異なったａlとｂlの値の第２の組合せからなる第２
のフィルタ係数とで構成するようにできる。さらにま
た、本発明によれば、前記ハイパスフィルタは１次のフ
ィルタであって、その特性は、Ｚ関数を用いて
【数４】 Ｈ（Z）＝Ｈ1（Z） ／ Ｈ2（Z） Ｈ1（Ｚ）＝１−Ｚ-1 Ｈ2（Ｚ）＝１−ｋＺ-1 で表し、ここでｋは係数であり、前記可変のフィルタ係
数を、第１の値のｋからなる第１のフィルタ係数と、第
２の値のｋからなる第２のフィルタ係数と、から成るよ
うにできる。この場合、前記第１フィルタ係数は、１に
近い値とし、前記第２フィルタ係数は、０または０に近
い値とすることができる。
数を、第１の値のｋからなる第１のフィルタ係数と、第
２の値のｋからなる第２のフィルタ係数と、から成るよ
うにできる。この場合、前記第１フィルタ係数は、１に
近い値とし、前記第２フィルタ係数は、０または０に近
い値とすることができる。
【０００７】さらに本発明によれば、前記ハイパスフィ
ルタは、 イ）前記デシメーション・フィルタ出力を受
ける第１の入力と、第２の入力と、出力とを有する減算
器と、 ロ）該減算器の出力に接続した入力と、出力と
を有する遅延器と、 ハ）前記デシメーション・フィル
タ出力を受けるように接続した第１の入力と、前記遅延
器の出力に接続した第２の入力と、前記ハイパスフィル
タ出力を発生する出力とを有する第２の加算器と、
ニ）該加算器の出力に接続した入力と、前記減算器の第
２入力に接続した出力とを有するフィードバック回路で
あって、前記フィルタ係数として作用する動作中可変の
フィードバック係数をもつフィードバック回路と、で構
成することができる。
ルタは、 イ）前記デシメーション・フィルタ出力を受
ける第１の入力と、第２の入力と、出力とを有する減算
器と、 ロ）該減算器の出力に接続した入力と、出力と
を有する遅延器と、 ハ）前記デシメーション・フィル
タ出力を受けるように接続した第１の入力と、前記遅延
器の出力に接続した第２の入力と、前記ハイパスフィル
タ出力を発生する出力とを有する第２の加算器と、
ニ）該加算器の出力に接続した入力と、前記減算器の第
２入力に接続した出力とを有するフィードバック回路で
あって、前記フィルタ係数として作用する動作中可変の
フィードバック係数をもつフィードバック回路と、で構
成することができる。
【０００８】本発明によれば、前記フィードバック回路
は、加算器を使用したタイプとしたり、あるいは乗算器
を使用したタイプとすることができる。
は、加算器を使用したタイプとしたり、あるいは乗算器
を使用したタイプとすることができる。
【０００９】また、本発明によれば、前記フィルタ係数
制御手段は、前記係数制御信号として第１のタイミング
信号を供給するタイミング制御手段を含み、前記第１タ
イミング信号は、前記変換器のリセットから第１の所定
の時間までの間、前記第２フィルタ係数を使用すべきこ
とを表すようにできる。このとき、さらに、前記変換器
には、前記ΔΣ変調器の入力に対するＤＣディザ成分の
印加を制御するためのディザ制御手段を含めることがで
きる。この場合、前記タイミング制御手段はさらに、前
記ディザ制御手段に対し供給する第２のタイミング信号
を発生することができ、該第２タイミング信号は、前記
変換器のリセットから、前記第１所定時間よりも短い第
２の所定の時間の間、前記ＤＣディザ成分を印加すべき
でないことを表すようにできる。
制御手段は、前記係数制御信号として第１のタイミング
信号を供給するタイミング制御手段を含み、前記第１タ
イミング信号は、前記変換器のリセットから第１の所定
の時間までの間、前記第２フィルタ係数を使用すべきこ
とを表すようにできる。このとき、さらに、前記変換器
には、前記ΔΣ変調器の入力に対するＤＣディザ成分の
印加を制御するためのディザ制御手段を含めることがで
きる。この場合、前記タイミング制御手段はさらに、前
記ディザ制御手段に対し供給する第２のタイミング信号
を発生することができ、該第２タイミング信号は、前記
変換器のリセットから、前記第１所定時間よりも短い第
２の所定の時間の間、前記ＤＣディザ成分を印加すべき
でないことを表すようにできる。
【００１０】
【発明の実施の形態】次に、本発明について、実施例を
参照しながら詳細に説明する。
参照しながら詳細に説明する。
【００１１】図１は、本発明によるΔΣ型のアナログ−
デジタル変換器（ＡＤＣ）の第１実施例Ａを示すブロッ
ク図である。図示のように、この変換器Ａは、ΔΣ変調
器１と、デシメーション・フィルタ２と、ハイパスフィ
ルタ（ＨＰＦ）３と、そしてフィルタ係数制御部４とを
備えている。ΔΣ変調器１は、入力にデジタル形態に変
換すべきアナログ入力を受け、そしてその出力にΔΣ変
調を行った変調出力を発生する。この変調出力を入力に
受けるデシメーション・フィルタ２は、その入力に対し
デシメーションを行って、その結果を出力に発生する。
デジタル変換器（ＡＤＣ）の第１実施例Ａを示すブロッ
ク図である。図示のように、この変換器Ａは、ΔΣ変調
器１と、デシメーション・フィルタ２と、ハイパスフィ
ルタ（ＨＰＦ）３と、そしてフィルタ係数制御部４とを
備えている。ΔΣ変調器１は、入力にデジタル形態に変
換すべきアナログ入力を受け、そしてその出力にΔΣ変
調を行った変調出力を発生する。この変調出力を入力に
受けるデシメーション・フィルタ２は、その入力に対し
デシメーションを行って、その結果を出力に発生する。
【００１２】次のＨＰＦ３は、１つの入力と、１つの制
御入力と、１つの出力とを有し、また可変のフィルタ係
数群を有している。このハイパスフィルタの特性は、Ｚ
関数で一般的に表すと
御入力と、１つの出力とを有し、また可変のフィルタ係
数群を有している。このハイパスフィルタの特性は、Ｚ
関数で一般的に表すと
【数５】 Ｈ（Z）＝Ｈ1（Z） ／ Ｈ2（Z） Ｈ1（Ｚ）＝Σl=0 M ｂlＺ-l Ｈ2（Ｚ）＝Σl=0 N ａlＺ-l である。ここでａlとｂlは係数であり、ＭとＮは正の整
数である。このとき、ａlとｂl値の第１の組合せからな
る第１のフィルタ係数群と、この第１の組合せとは異な
ったａlとｂlの値の第２の組合せからなる第２のフィル
タ係数群とが、可変のフィルタ係数を構成する。このフ
ィルタ係数は、ＨＰＦのカットオフ周波数がゼロに近づ
くにつれ、フィルタの時定数は大きくなる。一方、ＨＰ
Ｆのカットオフ周波数が高くなるにつれ、時定数は小さ
くなる。このＨＰＦ３は、その入力にデシメーション・
フィルタ出力を受け、制御入力にフィルタ係数を制御す
る信号を受け、そして出力には、指定されたフィルタ係
数によるハイパスフィルタ処理をそのデシメーション・
フィルタ出力に対し行った結果を発生する。フィルタ係
数制御部４は、出力がＨＰＦ３の制御入力に接続してお
り、変換器Ａの動作中、上記のフィルタ係数制御信号を
ＨＰＦ３に供給して、ＨＰＦの係数として適切な値のも
のを使用させる。
数である。このとき、ａlとｂl値の第１の組合せからな
る第１のフィルタ係数群と、この第１の組合せとは異な
ったａlとｂlの値の第２の組合せからなる第２のフィル
タ係数群とが、可変のフィルタ係数を構成する。このフ
ィルタ係数は、ＨＰＦのカットオフ周波数がゼロに近づ
くにつれ、フィルタの時定数は大きくなる。一方、ＨＰ
Ｆのカットオフ周波数が高くなるにつれ、時定数は小さ
くなる。このＨＰＦ３は、その入力にデシメーション・
フィルタ出力を受け、制御入力にフィルタ係数を制御す
る信号を受け、そして出力には、指定されたフィルタ係
数によるハイパスフィルタ処理をそのデシメーション・
フィルタ出力に対し行った結果を発生する。フィルタ係
数制御部４は、出力がＨＰＦ３の制御入力に接続してお
り、変換器Ａの動作中、上記のフィルタ係数制御信号を
ＨＰＦ３に供給して、ＨＰＦの係数として適切な値のも
のを使用させる。
【００１３】この構成により、変換器ＡのＡ／Ｄ変換動
作中、ＨＰＦ３は、制御部４により指定されたフィルタ
係数群でフィルタ処理を実行でき、したがって、動作中
における状況に応じて、適切な時定数またはカットオフ
周波数でハイパスフィルタ処理を実行させることができ
る。これにより、 ＡＤＣのオフセット除去を行うとき
にはフィルタ時定数を大きな値にし、一方、デジタル出
力を早く安定させたいとき、例えばパワーオン時には、
フィルタ時定数を小さい値とすることができる。
作中、ＨＰＦ３は、制御部４により指定されたフィルタ
係数群でフィルタ処理を実行でき、したがって、動作中
における状況に応じて、適切な時定数またはカットオフ
周波数でハイパスフィルタ処理を実行させることができ
る。これにより、 ＡＤＣのオフセット除去を行うとき
にはフィルタ時定数を大きな値にし、一方、デジタル出
力を早く安定させたいとき、例えばパワーオン時には、
フィルタ時定数を小さい値とすることができる。
【００１４】次に、図２を参照して、本発明の第２実施
例のΔΣ型アナログ−デジタル変換器Ｂについて説明す
る。この変換器Ｂは、図１の変換器の一部をより具体化
したものであって、図１の要素１，２，３と同様のΔΣ
変調器１０、デシメーション・フィルタ２０、およびＨ
ＰＦ３０と、そしてフィルタ係数制御部４に一部対応し
たタイミング・コントローラ４０、さらにシリアル制御
部５０とディザ制御部６０とを備えている。尚、本実施
例の場合、ＨＰＦ３０は、１次のフィルタで構成し、そ
の特性は、Ｚ関数を用いて表すと、
例のΔΣ型アナログ−デジタル変換器Ｂについて説明す
る。この変換器Ｂは、図１の変換器の一部をより具体化
したものであって、図１の要素１，２，３と同様のΔΣ
変調器１０、デシメーション・フィルタ２０、およびＨ
ＰＦ３０と、そしてフィルタ係数制御部４に一部対応し
たタイミング・コントローラ４０、さらにシリアル制御
部５０とディザ制御部６０とを備えている。尚、本実施
例の場合、ＨＰＦ３０は、１次のフィルタで構成し、そ
の特性は、Ｚ関数を用いて表すと、
【数６】 Ｈ（Z）＝Ｈ1（Z） ／ Ｈ2（Z） Ｈ1（Ｚ）＝１−Ｚ-1 Ｈ2（Ｚ）＝１−ｋＺ-1 であり、ここでｋは係数である。可変のフィルタ係数
は、この係数ｋであり、そして本実施例では、第１の値
のｋからなる第１のフィルタ係数と、第２の値のｋから
なる第２のフィルタ係数とを使用する。このフィルタ係
数ｋは、例えば０から１の範囲の値である。フィルタ係
数が１の値に近づくにつれ、フィルタの時定数が大きく
なって、ＨＰＦのカットオフ周波数がゼロに近づく。一
方、フィルタ係数が０に近づくにつれ、時定数が小さく
なるとともに、ＨＰＦのカットオフ周波数が高くなる。
は、この係数ｋであり、そして本実施例では、第１の値
のｋからなる第１のフィルタ係数と、第２の値のｋから
なる第２のフィルタ係数とを使用する。このフィルタ係
数ｋは、例えば０から１の範囲の値である。フィルタ係
数が１の値に近づくにつれ、フィルタの時定数が大きく
なって、ＨＰＦのカットオフ周波数がゼロに近づく。一
方、フィルタ係数が０に近づくにつれ、時定数が小さく
なるとともに、ＨＰＦのカットオフ周波数が高くなる。
【００１５】また、シリアル制御部５０は、ＨＰＦ３０
のパラレルのフィルタ出力をシリアル形態にするもので
ある。ディザ制御部６０は、公知のように、トーン周波
数を可聴周波数帯域外へ移動させるため、ΔΣ変調器の
入力に受けるアナログ入力に対するある大きさの直流バ
イアス電圧（このバイアス電圧源（図示せず）はΔΣ変
調器内にある）の印加を制御するものである。本実施例
の場合、ΔΣ変調器１０は、さらに第１と第２の制御入
力を有していて、タイミング・コントローラ４０からの
信号と、ディザ制御部６０からの制御入力を受けるよう
にしている。その第１制御入力は、変調器１０へのアナ
ログ入力の受け入れのための入力ゲート（図示せず）を
開閉するためのものであり、第２制御入力は、その受け
入れたアナログ入力に対し加算器（図示せず）により加
算すべきディザの入力ゲート（図示せず）を開閉するた
めのものである。また、シリアル制御部５０も、制御入
力を有していて、この入力の論理状態に応じてそのシリ
アルデジタル出力をアクティブにする。
のパラレルのフィルタ出力をシリアル形態にするもので
ある。ディザ制御部６０は、公知のように、トーン周波
数を可聴周波数帯域外へ移動させるため、ΔΣ変調器の
入力に受けるアナログ入力に対するある大きさの直流バ
イアス電圧（このバイアス電圧源（図示せず）はΔΣ変
調器内にある）の印加を制御するものである。本実施例
の場合、ΔΣ変調器１０は、さらに第１と第２の制御入
力を有していて、タイミング・コントローラ４０からの
信号と、ディザ制御部６０からの制御入力を受けるよう
にしている。その第１制御入力は、変調器１０へのアナ
ログ入力の受け入れのための入力ゲート（図示せず）を
開閉するためのものであり、第２制御入力は、その受け
入れたアナログ入力に対し加算器（図示せず）により加
算すべきディザの入力ゲート（図示せず）を開閉するた
めのものである。また、シリアル制御部５０も、制御入
力を有していて、この入力の論理状態に応じてそのシリ
アルデジタル出力をアクティブにする。
【００１６】タイミング・コントローラ４０は、変換器
Ｂの動作を制御するためのいくつかのタイミング信号を
発生する。第１のタイミング信号Ｉ１は、ＨＰＦ３０の
制御入力と変調器１０の第１制御入力とに対し供給し、
第２のタイミング信号Ｉ２は、ディザ制御部の入力に供
給し、そして第３のタイミング信号Ｉ３は、シリアル制
御部の制御入力に供給する。
Ｂの動作を制御するためのいくつかのタイミング信号を
発生する。第１のタイミング信号Ｉ１は、ＨＰＦ３０の
制御入力と変調器１０の第１制御入力とに対し供給し、
第２のタイミング信号Ｉ２は、ディザ制御部の入力に供
給し、そして第３のタイミング信号Ｉ３は、シリアル制
御部の制御入力に供給する。
【００１７】ここで、図３を参照してＨＰＦ３０の回路
構成について説明する。図示のように、ＨＰＦ３０は、
減算器３２と、１クロック遅延器３４と、加算器３６
と、そしてフィードバック回路３８とから成っている。
尚、変換器Ｂのクロック周波数は、４４．１ＫＨｚであ
る。減算器３２は、デシメーション・フィルタ出力であ
る２８ビットの２進入力Ｘを負入力に受け、そして正入
力からその入力Ｘを減算した結果を２８ビットの２進出
力として発生する。この減算器出力を遅延器３４を介し
て一方の正入力に受ける加算器３６は、他方の正入力に
入力Ｘを受け、そしてそれらを互いに加算した結果を２
８ビットの２進出力Ｙとして発生する。この出力Ｙは、
次段のシリアル制御部５０への入力となる。また、出力
Ｙは、フィードバック回路への入力Ａとなり、またフィ
ードバック回路は、減算器３２の正入力に印加する２進
のフィードバック出力Ｂを発生する。
構成について説明する。図示のように、ＨＰＦ３０は、
減算器３２と、１クロック遅延器３４と、加算器３６
と、そしてフィードバック回路３８とから成っている。
尚、変換器Ｂのクロック周波数は、４４．１ＫＨｚであ
る。減算器３２は、デシメーション・フィルタ出力であ
る２８ビットの２進入力Ｘを負入力に受け、そして正入
力からその入力Ｘを減算した結果を２８ビットの２進出
力として発生する。この減算器出力を遅延器３４を介し
て一方の正入力に受ける加算器３６は、他方の正入力に
入力Ｘを受け、そしてそれらを互いに加算した結果を２
８ビットの２進出力Ｙとして発生する。この出力Ｙは、
次段のシリアル制御部５０への入力となる。また、出力
Ｙは、フィードバック回路への入力Ａとなり、またフィ
ードバック回路は、減算器３２の正入力に印加する２進
のフィードバック出力Ｂを発生する。
【００１８】図３に示す本発明によるフィードバック回
路３８の１実施例は、非ゼロの２つのフィルタ係数（ま
たはフィードバック係数）ｋ１およびｋ２を切替使用す
る加算器タイプのものである。ｋ１は“8191/8192”で
あってほぼ１の値であり、ｋ２は“1/8192”であってほ
ぼ０の値である。詳しくは、回路３８は、加算器３８０
０と、左に１３ビットシフト（“≪１３”で表す）する
シフト回路３８０２と、４１個（“×４１”で示す）の
ＡＮＤゲート３８０４と、２８個（“×２８”で示す）
のＥＸ−ＯＲゲート３８０６と、そしてインバータ３８
０８とから構成している。加算器３８００は、内部で、
負入力に受けた２８ビットの入力Ａ［27:0］の最上位Ｍ
ＳＢビットをビット拡張して４１ビットの２進信号Ｃ
［40:0］を発生する、すなわちＡを１倍する（尚、２進
信号は、２の補数表現である）。したがって、このＣ
［40:28］の各ビットは、Ａ［27］に等しく、Ｃ［27:
0］はＡ［27:0］に等しい。シフト回路３８０２は、入
力Ａを１３ビット左シフトすることにより２13倍（＝81
92倍）して、４１ビットの２進信号Ｄ［40:0］にする。
したがって、Ｄ［40:13］は Ａ［27:0］に等しく、Ｄ
［12:0］は全て０である。この４１ビット出力を一方の
入力に受けるＡＮＤゲート３８０４は、その各ビットと
タイミング信号とのＡＮＤを行ってその結果をＥ［40:
0］として出力する。すなわち、Ｉ１＝ロー（“０”）
のときには、 Ｅ［40:0］は全て０であり、一方、 Ｉ１
＝ハイ（“１”）のときには、 Ｅ［40:0］はＤ［40:
0］に等しい。
路３８の１実施例は、非ゼロの２つのフィルタ係数（ま
たはフィードバック係数）ｋ１およびｋ２を切替使用す
る加算器タイプのものである。ｋ１は“8191/8192”で
あってほぼ１の値であり、ｋ２は“1/8192”であってほ
ぼ０の値である。詳しくは、回路３８は、加算器３８０
０と、左に１３ビットシフト（“≪１３”で表す）する
シフト回路３８０２と、４１個（“×４１”で示す）の
ＡＮＤゲート３８０４と、２８個（“×２８”で示す）
のＥＸ−ＯＲゲート３８０６と、そしてインバータ３８
０８とから構成している。加算器３８００は、内部で、
負入力に受けた２８ビットの入力Ａ［27:0］の最上位Ｍ
ＳＢビットをビット拡張して４１ビットの２進信号Ｃ
［40:0］を発生する、すなわちＡを１倍する（尚、２進
信号は、２の補数表現である）。したがって、このＣ
［40:28］の各ビットは、Ａ［27］に等しく、Ｃ［27:
0］はＡ［27:0］に等しい。シフト回路３８０２は、入
力Ａを１３ビット左シフトすることにより２13倍（＝81
92倍）して、４１ビットの２進信号Ｄ［40:0］にする。
したがって、Ｄ［40:13］は Ａ［27:0］に等しく、Ｄ
［12:0］は全て０である。この４１ビット出力を一方の
入力に受けるＡＮＤゲート３８０４は、その各ビットと
タイミング信号とのＡＮＤを行ってその結果をＥ［40:
0］として出力する。すなわち、Ｉ１＝ロー（“０”）
のときには、 Ｅ［40:0］は全て０であり、一方、 Ｉ１
＝ハイ（“１”）のときには、 Ｅ［40:0］はＤ［40:
0］に等しい。
【００１９】加算器３８００は、２進信号 Ｅ［40:0］
から２進信号Ｃ［40:0］を減算してその結果の上位２８
ビットのみをＦ［27:0］として出力する。下位１３ビッ
トを使用しないため、２-13倍したことになるため、こ
のときの信号Ｅは、（Ｅ−Ｃ）／8192、すなわちＩ１＝
１のときは、Ｆ＝（8192Ａ−Ａ）／8192＝（8191/819
2）Ａ＝ｋ１・Ａとなる。一方、 Ｉ１＝０のときは、Ｆ
＝−Ａ（1/8192）＝−ｋ２・Ａとなる。この後者のＩ１
＝０の場合、負となるため、Ｉ１＝０のときのみ次段の
ＥＸ−ＯＲゲートで反転することにより、常に正の２進
出力Ｇ［27:0］を発生する。これがＢ［27:0］となる。
結局、Ｉ１＝０のときは、Ｂ＝ｋ２・Ａでほぼゼロに等
しく、このため、ＨＰＦの時定数は非常に小さくなる。
一方、Ｉ１＝１のときはＢ＝ｋ１・Ａとなるため、これ
はほぼＡに等しくなるため、ＤＣオフセットを除去する
のに必要な極めて大きな時定数となる。
から２進信号Ｃ［40:0］を減算してその結果の上位２８
ビットのみをＦ［27:0］として出力する。下位１３ビッ
トを使用しないため、２-13倍したことになるため、こ
のときの信号Ｅは、（Ｅ−Ｃ）／8192、すなわちＩ１＝
１のときは、Ｆ＝（8192Ａ−Ａ）／8192＝（8191/819
2）Ａ＝ｋ１・Ａとなる。一方、 Ｉ１＝０のときは、Ｆ
＝−Ａ（1/8192）＝−ｋ２・Ａとなる。この後者のＩ１
＝０の場合、負となるため、Ｉ１＝０のときのみ次段の
ＥＸ−ＯＲゲートで反転することにより、常に正の２進
出力Ｇ［27:0］を発生する。これがＢ［27:0］となる。
結局、Ｉ１＝０のときは、Ｂ＝ｋ２・Ａでほぼゼロに等
しく、このため、ＨＰＦの時定数は非常に小さくなる。
一方、Ｉ１＝１のときはＢ＝ｋ１・Ａとなるため、これ
はほぼＡに等しくなるため、ＤＣオフセットを除去する
のに必要な極めて大きな時定数となる。
【００２０】次に、図４を参照して、図３のハイパスフ
ィルタ回路を備えた図２のΔΣ型ＡＤＣの全体の動作に
ついて説明する。まず初めに、図４の（a）に示すよう
に、このＡＤＣを使用するシステムからタイミング・コ
ントローラ４０に印加されるリセット信号ＲＳ（図２に
は図示せず）が、ＡＤＣのパワーオンのためｔ１時にロ
ーからハイに遷移する。この信号に基づいて、コントロ
ーラ４０は、図４（c）、（b）、（d）に示すように、
タイミング信号Ｉ１，Ｉ２およびＩ３を形成して発生す
る。これらタイミング信号は、それぞれ最初はローであ
る。したがって、変調器１０のアナログ入力を受ける入
力ゲートは閉じており、また変調器内のＤＣディザ印加
のための入力ゲートも閉じている。さらにまた、ＨＰＦ
３０のフィルタ係数は、Ｉ１＝０であるため、フィルタ
係数はｋ２（ほぼゼロ）であり、しかもシリアル制御部
５０のデジタル出力もアクティブとなっていない。この
ような状態で、まず初めにタイミング信号Ｉ２が、ｔ１
から例えば３００ミリ秒後のｔ２時にローからハイにな
り、これにより、ディザ制御部６０は、変調器１０内に
おいて、アナログ入力にＤＣバイアスを加えさせる。こ
のため、変調器１０の出力並びにデシメーション・フィ
ルタ出力（図４の（e）と（f））とには、ｔ２以降、Ｄ
Ｃディザ・バイアスとオフセットの合わさったＤＣ成分
が現れる。このとき、図４の（g）に示すように、ＨＰ
Ｆ３０の出力においては、ｔ２後、図示のような急に立
ち上がってから徐々に立ち下がるノイズ（図４（g）の
下に拡大図示）が数十マイクロ秒の間現れるが、その後
はＤＣ成分は完全に除去される。このノイズ部分の期間
は、従来ではＨＰＦの係数値が１に近いために１〜２秒
あったが、本発明では、数十マイクロ秒と極めて短くで
きている。
ィルタ回路を備えた図２のΔΣ型ＡＤＣの全体の動作に
ついて説明する。まず初めに、図４の（a）に示すよう
に、このＡＤＣを使用するシステムからタイミング・コ
ントローラ４０に印加されるリセット信号ＲＳ（図２に
は図示せず）が、ＡＤＣのパワーオンのためｔ１時にロ
ーからハイに遷移する。この信号に基づいて、コントロ
ーラ４０は、図４（c）、（b）、（d）に示すように、
タイミング信号Ｉ１，Ｉ２およびＩ３を形成して発生す
る。これらタイミング信号は、それぞれ最初はローであ
る。したがって、変調器１０のアナログ入力を受ける入
力ゲートは閉じており、また変調器内のＤＣディザ印加
のための入力ゲートも閉じている。さらにまた、ＨＰＦ
３０のフィルタ係数は、Ｉ１＝０であるため、フィルタ
係数はｋ２（ほぼゼロ）であり、しかもシリアル制御部
５０のデジタル出力もアクティブとなっていない。この
ような状態で、まず初めにタイミング信号Ｉ２が、ｔ１
から例えば３００ミリ秒後のｔ２時にローからハイにな
り、これにより、ディザ制御部６０は、変調器１０内に
おいて、アナログ入力にＤＣバイアスを加えさせる。こ
のため、変調器１０の出力並びにデシメーション・フィ
ルタ出力（図４の（e）と（f））とには、ｔ２以降、Ｄ
Ｃディザ・バイアスとオフセットの合わさったＤＣ成分
が現れる。このとき、図４の（g）に示すように、ＨＰ
Ｆ３０の出力においては、ｔ２後、図示のような急に立
ち上がってから徐々に立ち下がるノイズ（図４（g）の
下に拡大図示）が数十マイクロ秒の間現れるが、その後
はＤＣ成分は完全に除去される。このノイズ部分の期間
は、従来ではＨＰＦの係数値が１に近いために１〜２秒
あったが、本発明では、数十マイクロ秒と極めて短くで
きている。
【００２１】ｔ２から例えば２０ミリ秒後のｔ３時にお
いては、タイミング信号Ｉ１がハイになり、これによ
り、ΔΣ変調器１０内の入力ゲートが開いてアナログ入
力のＡ／Ｄ変換が開始する同時に、ＨＰＦ３０のフィル
タ係数がｋ１からｋ２（ほぼ１）に切り替わる。この結
果、Ａ／Ｄ変換におけるオフセット除去機能が完全に起
動する。このｔ３からさらに２０ミリ秒後のｔ４におい
て、タイミング信号Ｉ３がローからハイになって、シリ
アル制御部５０のデジタル出力をアクティブにし、これ
により、Ａ／Ｄ変換出力をシリアル形態で発生する。
いては、タイミング信号Ｉ１がハイになり、これによ
り、ΔΣ変調器１０内の入力ゲートが開いてアナログ入
力のＡ／Ｄ変換が開始する同時に、ＨＰＦ３０のフィル
タ係数がｋ１からｋ２（ほぼ１）に切り替わる。この結
果、Ａ／Ｄ変換におけるオフセット除去機能が完全に起
動する。このｔ３からさらに２０ミリ秒後のｔ４におい
て、タイミング信号Ｉ３がローからハイになって、シリ
アル制御部５０のデジタル出力をアクティブにし、これ
により、Ａ／Ｄ変換出力をシリアル形態で発生する。
【００２２】以上に本発明の１実施例によるＡＤＣにつ
いて説明したが、そのＨＰＦ３０のフィードバック回路
部分については、その他の回路構成が種々可能であり、
そのいくつかの例について以下に説明する。
いて説明したが、そのＨＰＦ３０のフィードバック回路
部分については、その他の回路構成が種々可能であり、
そのいくつかの例について以下に説明する。
【００２３】図５は、ＨＰＦ３０のフィードバック回路
３８の第２の実施例による回路３８Ａを示している。図
５のこの実施例の目的は、図３の回路において生じる１
ビット誤差のない回路を提供することである。図３の回
路で１ビット誤差が生ずるのは、本発明の回路において
は、２進信号は２の補数で表しているため、図３のＥＸ
−ＯＲゲートで反転させるときである。この１ビット誤
差は、第２係数ｋ２を使用している間、すなわち図４の
ｔ３時まで（Ｉ１＝０の間）しか生じないので、実質上
デジタル出力誤差を生じない。しかし、このような１ビ
ット誤差も生じない回路が可能であるの。
３８の第２の実施例による回路３８Ａを示している。図
５のこの実施例の目的は、図３の回路において生じる１
ビット誤差のない回路を提供することである。図３の回
路で１ビット誤差が生ずるのは、本発明の回路において
は、２進信号は２の補数で表しているため、図３のＥＸ
−ＯＲゲートで反転させるときである。この１ビット誤
差は、第２係数ｋ２を使用している間、すなわち図４の
ｔ３時まで（Ｉ１＝０の間）しか生じないので、実質上
デジタル出力誤差を生じない。しかし、このような１ビ
ット誤差も生じない回路が可能であるの。
【００２４】詳しくは、図５のフィードバック回路３８
Ａでは、図３の回路３８に加えて、１つのＡＮＤゲート
３８１０と加算器３８１２とをさらに設けている。ＡＮ
Ｄゲート３８１０は、一方の入力がインバータ３８０８
の出力を受け、他方の入力が１の２進信号を受ける。こ
のＡＮＤゲートの出力は加算器３８１２の一方の入力が
受け、そして他の入力はＥＸ−ＯＲゲート３８０６の出
力Ｇ［27:0］を受ける。ＡＮＤゲートは、Ｉ１＝０のと
きインバータ出力はハイとなり、このときＡＮＤゲート
出力はハイすなわち１となって、この１を、加算器はＥ
Ｘ−ＯＲゲート出力の最下位ビットに加算し、そしてそ
の結果を上記のＢ［27:0］として出力する。これによ
り、Ｉ１＝０のときのＥＸ−ＯＲでの反転により生ずる
１ビット誤差を除くことができる。
Ａでは、図３の回路３８に加えて、１つのＡＮＤゲート
３８１０と加算器３８１２とをさらに設けている。ＡＮ
Ｄゲート３８１０は、一方の入力がインバータ３８０８
の出力を受け、他方の入力が１の２進信号を受ける。こ
のＡＮＤゲートの出力は加算器３８１２の一方の入力が
受け、そして他の入力はＥＸ−ＯＲゲート３８０６の出
力Ｇ［27:0］を受ける。ＡＮＤゲートは、Ｉ１＝０のと
きインバータ出力はハイとなり、このときＡＮＤゲート
出力はハイすなわち１となって、この１を、加算器はＥ
Ｘ−ＯＲゲート出力の最下位ビットに加算し、そしてそ
の結果を上記のＢ［27:0］として出力する。これによ
り、Ｉ１＝０のときのＥＸ−ＯＲでの反転により生ずる
１ビット誤差を除くことができる。
【００２５】図６は、第３の実施例のフィードバック回
路３８Ｂを示しており、これは、ビット誤差を生じない
加算器タイプのものであり、また、非ゼロの上記と同じ
値（“8191/8192”，“1/8192”）との２つの係数ｋ１
とｋ２をもっている。これらの係数の実現は、回路３８
Ｂにおいては次のようにして行う。すなわち、左１３ビ
ット・シフト回路３８２０は8192倍し、そしてこの出力
を受ける右１３ビット・シフト（“≫１３”で表す）す
るシフト回路３８２２は、1/8192倍するためその出力は
１倍のＡである。次のセレクタ３８２４は、シフト回路
３８２０の出力を“１”入力に受け、シフト回路３８２
２の出力を“０”入力に受け、そして選択制御入力にＩ
１を受ける。したがって、Ｉ１＝０のときは、１倍のＡ
を出力し、そしてＩ１＝１のときは、8192倍のＡを出力
する。このセレクタの出力は、加算器３８２６の正入力
に接続しており、そしてその加算器の負入力は２８個の
ＡＮＤゲート３８２８の出力に接続している。ＡＮＤゲ
ート３８２８の一方の入力は入力Ａを受け、他方の入力
はＩ１を受ける。このため、ＡＮＤゲートの出力は、Ｉ
１＝０のときは０であり、Ｉ１＝１のときは１倍のＡと
なる。尚、加算器３８２６は、図３の加算器３８００と
同様の回路であって、負入力ではビット拡張を行い、そ
して出力は４１ビットの内の上位２８ビットのみを使用
するため1/8192倍の機能をもっている。この結果、加算
器３８２６において、Ｉ＝０のときには、正入力が１・
Ａ、負入力が０、そして出力が（1・Ａ−０）8192＝（1/
8192）Ａ＝ｋ２・Ａとなる。一方、Ｉ＝１のときには、
正入力が8192・Ａ、負入力が1・Ａ、出力が（8192・Ａ−1・
Ａ）8192＝（8191/8192）Ａ＝ｋ１・Ａとなる。したが
って、図５と同じ出力Ｂが、ＥＸ−ＯＲゲートのような
反転を行わないで得られる。
路３８Ｂを示しており、これは、ビット誤差を生じない
加算器タイプのものであり、また、非ゼロの上記と同じ
値（“8191/8192”，“1/8192”）との２つの係数ｋ１
とｋ２をもっている。これらの係数の実現は、回路３８
Ｂにおいては次のようにして行う。すなわち、左１３ビ
ット・シフト回路３８２０は8192倍し、そしてこの出力
を受ける右１３ビット・シフト（“≫１３”で表す）す
るシフト回路３８２２は、1/8192倍するためその出力は
１倍のＡである。次のセレクタ３８２４は、シフト回路
３８２０の出力を“１”入力に受け、シフト回路３８２
２の出力を“０”入力に受け、そして選択制御入力にＩ
１を受ける。したがって、Ｉ１＝０のときは、１倍のＡ
を出力し、そしてＩ１＝１のときは、8192倍のＡを出力
する。このセレクタの出力は、加算器３８２６の正入力
に接続しており、そしてその加算器の負入力は２８個の
ＡＮＤゲート３８２８の出力に接続している。ＡＮＤゲ
ート３８２８の一方の入力は入力Ａを受け、他方の入力
はＩ１を受ける。このため、ＡＮＤゲートの出力は、Ｉ
１＝０のときは０であり、Ｉ１＝１のときは１倍のＡと
なる。尚、加算器３８２６は、図３の加算器３８００と
同様の回路であって、負入力ではビット拡張を行い、そ
して出力は４１ビットの内の上位２８ビットのみを使用
するため1/8192倍の機能をもっている。この結果、加算
器３８２６において、Ｉ＝０のときには、正入力が１・
Ａ、負入力が０、そして出力が（1・Ａ−０）8192＝（1/
8192）Ａ＝ｋ２・Ａとなる。一方、Ｉ＝１のときには、
正入力が8192・Ａ、負入力が1・Ａ、出力が（8192・Ａ−1・
Ａ）8192＝（8191/8192）Ａ＝ｋ１・Ａとなる。したが
って、図５と同じ出力Ｂが、ＥＸ−ＯＲゲートのような
反転を行わないで得られる。
【００２６】図７は、第４実施例のＨＰＦ３０用フィー
ドバック回路３８Ｃであり、これもビット誤差なしで非
ゼロ係数をもつ加算器タイプのものである。この回路
は、セレクタ３８３０の“１”入力で係数ｋ１を実現
し、“０”入力で係数ｋ２を実現している。まず初めに
その“１”入力側について述べると、加算器３８３２
は、図３の加算器３８００と同様の回路のものであるた
め、その負入力は１倍のＡであり、そして正入力は左１
３ビット・シフト回路３８３４のため8192・Ａであり、
したがって加算器の出力は、（8191/8192）Ａ＝ｋ１・
Ａとなる。一方、セレクタ３８３０の“０”入力側で
は、右１３ビット・シフト回路３８３６のため、（1/81
92）・Ａとなる。セレクタ３８３０は、Ｉ＝０のときに
は、“０”入力であるｋ２・Ａを出力に出す。一方、Ｉ
＝１のときには、“１”入力であるｋ１・Ａとなる。こ
れにより、図５と同様の機能が実現できる。
ドバック回路３８Ｃであり、これもビット誤差なしで非
ゼロ係数をもつ加算器タイプのものである。この回路
は、セレクタ３８３０の“１”入力で係数ｋ１を実現
し、“０”入力で係数ｋ２を実現している。まず初めに
その“１”入力側について述べると、加算器３８３２
は、図３の加算器３８００と同様の回路のものであるた
め、その負入力は１倍のＡであり、そして正入力は左１
３ビット・シフト回路３８３４のため8192・Ａであり、
したがって加算器の出力は、（8191/8192）Ａ＝ｋ１・
Ａとなる。一方、セレクタ３８３０の“０”入力側で
は、右１３ビット・シフト回路３８３６のため、（1/81
92）・Ａとなる。セレクタ３８３０は、Ｉ＝０のときに
は、“０”入力であるｋ２・Ａを出力に出す。一方、Ｉ
＝１のときには、“１”入力であるｋ１・Ａとなる。こ
れにより、図５と同様の機能が実現できる。
【００２７】次に、図８〜図１０を参照して非ゼロ係数
をもつ乗算器タイプのフィードバック回路について説明
する。まず初めに、図８に示すフィードバック回路３８
Ｄは、乗算器３８４０と、ｋ１係数回路３８４２、ｋ２
係数回路３８４４、スイッチ３８４６とで構成してい
る。乗算器の入力は信号Ａを受け、出力は信号Ｂを発生
し、そして係数入力は、スイッチ３８４６の出力端に接
続している。このスイッチの“１”側入力端は回路３８
４２から１３ビットの２進信号の係数ｋ１を受けるよう
に接続し、“０”側入力端は回路３８４４から１３ビッ
トの２進信号の係数ｋ２を受けるように接続している。
このスイッチの制御入力端は、Ｉ１を受けて、その状態
に依存して対応する側の入力を出力に接続する。したが
って、乗算器３８４０は、Ｉ１＝１のときには、ｋ１・
Ａを出力し、Ｉ１＝０のときには、ｋ２・Ａを出力す
る。この実施例では、係数の値を任意に変更できる利点
がある。
をもつ乗算器タイプのフィードバック回路について説明
する。まず初めに、図８に示すフィードバック回路３８
Ｄは、乗算器３８４０と、ｋ１係数回路３８４２、ｋ２
係数回路３８４４、スイッチ３８４６とで構成してい
る。乗算器の入力は信号Ａを受け、出力は信号Ｂを発生
し、そして係数入力は、スイッチ３８４６の出力端に接
続している。このスイッチの“１”側入力端は回路３８
４２から１３ビットの２進信号の係数ｋ１を受けるよう
に接続し、“０”側入力端は回路３８４４から１３ビッ
トの２進信号の係数ｋ２を受けるように接続している。
このスイッチの制御入力端は、Ｉ１を受けて、その状態
に依存して対応する側の入力を出力に接続する。したが
って、乗算器３８４０は、Ｉ１＝１のときには、ｋ１・
Ａを出力し、Ｉ１＝０のときには、ｋ２・Ａを出力す
る。この実施例では、係数の値を任意に変更できる利点
がある。
【００２８】図９の実施例のフィードバック回路３８Ｅ
は、図８の回路３８Ｄと異なっているのは、乗算器を２
つ設けてその各乗算器に対応する係数回路を設けている
点、そしてそれら２つの乗算器出力を選択出力するため
のセレクタ３８４７を設けている点である。この回路３
８Ｅも、回路３８Ｄと同様に機能し、また係数値の任意
設定が可能という利点をもっている。
は、図８の回路３８Ｄと異なっているのは、乗算器を２
つ設けてその各乗算器に対応する係数回路を設けている
点、そしてそれら２つの乗算器出力を選択出力するため
のセレクタ３８４７を設けている点である。この回路３
８Ｅも、回路３８Ｄと同様に機能し、また係数値の任意
設定が可能という利点をもっている。
【００２９】図１０の実施例のフィードバック回路３８
Ｅは、図９の回路３８Ｅと異なっているのは、乗算器と
ｋ２係数回路との組を、“≫１３”シフト回路３８４８
で置き換えている点である。このため、係数ｋ２は、1/
8192の固定値である。ｋ１は任意に設定可能である。
Ｅは、図９の回路３８Ｅと異なっているのは、乗算器と
ｋ２係数回路との組を、“≫１３”シフト回路３８４８
で置き換えている点である。このため、係数ｋ２は、1/
8192の固定値である。ｋ１は任意に設定可能である。
【００３０】次に、図１１〜図１５を参照して、２つの
係数ｋ１、ｋ２の内のｋ２がゼロであるフィードバック
回路の実施例について述べる。まず初めに、図１１と図
１２の加算器タイプのフィードバック回路について説明
する。
係数ｋ１、ｋ２の内のｋ２がゼロであるフィードバック
回路の実施例について述べる。まず初めに、図１１と図
１２の加算器タイプのフィードバック回路について説明
する。
【００３１】図１１の第８実施例の回路３８Ｇは、図３
の加算器３８００と同様の回路の加算器３８５０と、
“≪１３”シフト回路３８５２と、ＡＮＤゲート３８５
４とで構成している。詳しくは、ＡＮＤゲート３８５４
の一方の入力は２進信号Ａを受け、他方の入力はＩ１を
受ける。このゲートの出力には、加算器３８５０の負入
力が接続し、そして加算器のその正入力は、左シフト回
路３８５２を介してゲート３８５４の出力に接続してい
る。Ｉ１＝１のときには、加算器３８５０は、図７の加
算器３８３２と同じ出力、すなわち（8191/8192）Ａ＝
ｋ１・Ａを発生する。一方、Ｉ１＝０のときには、ゲー
ト３８５４の出力は全てゼロとなり、したがって、加算
器３８５０の出力も０となる。これは、ｋ２＝０を意味
する。
の加算器３８００と同様の回路の加算器３８５０と、
“≪１３”シフト回路３８５２と、ＡＮＤゲート３８５
４とで構成している。詳しくは、ＡＮＤゲート３８５４
の一方の入力は２進信号Ａを受け、他方の入力はＩ１を
受ける。このゲートの出力には、加算器３８５０の負入
力が接続し、そして加算器のその正入力は、左シフト回
路３８５２を介してゲート３８５４の出力に接続してい
る。Ｉ１＝１のときには、加算器３８５０は、図７の加
算器３８３２と同じ出力、すなわち（8191/8192）Ａ＝
ｋ１・Ａを発生する。一方、Ｉ１＝０のときには、ゲー
ト３８５４の出力は全てゼロとなり、したがって、加算
器３８５０の出力も０となる。これは、ｋ２＝０を意味
する。
【００３２】図１２の第９実施例のフィードバック回路
３８Ｈは、図１１の回路３８Ｇと同様であるが、異なっ
ているのは、ＡＮＤゲートを加算器の入力側ではなくそ
の出力側に設けている点である。すなわち、ＡＮＤゲー
ト３８５６の一方の入力に加算器３８５０の出力を接続
し、その他方の入力にＩ１を接続し、そして加算器の負
入力とシフト回路３８５２の入力を信号Ａを受けるよう
に接続している。この回路Ｈは、回路３８Ｇと同じ働き
をする。
３８Ｈは、図１１の回路３８Ｇと同様であるが、異なっ
ているのは、ＡＮＤゲートを加算器の入力側ではなくそ
の出力側に設けている点である。すなわち、ＡＮＤゲー
ト３８５６の一方の入力に加算器３８５０の出力を接続
し、その他方の入力にＩ１を接続し、そして加算器の負
入力とシフト回路３８５２の入力を信号Ａを受けるよう
に接続している。この回路Ｈは、回路３８Ｇと同じ働き
をする。
【００３３】次に、図１３〜図１５の乗算器タイプのフ
ィードバック回路について述べる。まず、図１３の第１
０実施例のフィードバック回路３８Ｉは、信号Ａを入力
に受ける乗算器３８６０と、乗算器の係数入力に出力が
接続したｋ１係数回路３８６２と、乗算器の出力に一方
の入力が接続し他方の入力がＩ１を受けるように接続し
たＡＮＤゲート３８６４とで構成している。この回路
は、Ｉ１＝０の時の係数ｋ２（＝０）をＡＮＤゲート３
８６４で形成していること以外は、図８〜図９の回路と
同様である。
ィードバック回路について述べる。まず、図１３の第１
０実施例のフィードバック回路３８Ｉは、信号Ａを入力
に受ける乗算器３８６０と、乗算器の係数入力に出力が
接続したｋ１係数回路３８６２と、乗算器の出力に一方
の入力が接続し他方の入力がＩ１を受けるように接続し
たＡＮＤゲート３８６４とで構成している。この回路
は、Ｉ１＝０の時の係数ｋ２（＝０）をＡＮＤゲート３
８６４で形成していること以外は、図８〜図９の回路と
同様である。
【００３４】図１４の第１１実施例のフィードバック回
路３８Ｊは、乗算器の出力側ではなく、係数入力側にＡ
ＮＤゲート３８６６を接続している点を除いては、図１
３の回路３８Ｉと同様であり、機能も同じである。この
場合、Ｉ＝０の時のＡＮＤゲート３８６６の出力が係数
ｋ２（＝０）となる。
路３８Ｊは、乗算器の出力側ではなく、係数入力側にＡ
ＮＤゲート３８６６を接続している点を除いては、図１
３の回路３８Ｉと同様であり、機能も同じである。この
場合、Ｉ＝０の時のＡＮＤゲート３８６６の出力が係数
ｋ２（＝０）となる。
【００３５】図１５の第１２実施例のフィードバック回
路３８Ｋも、乗算器の入力側にＡＮＤゲート３８６８を
設けている点を除いては、図１３の回路３８Ｉと同じで
あり、同じ機能をもっている。上述のように、ＨＰＦ３
０のフィードバック回路の構成としては種々のものが可
能であり、目的、用途等に応じて適当なものを使用する
ことができる。
路３８Ｋも、乗算器の入力側にＡＮＤゲート３８６８を
設けている点を除いては、図１３の回路３８Ｉと同じで
あり、同じ機能をもっている。上述のように、ＨＰＦ３
０のフィードバック回路の構成としては種々のものが可
能であり、目的、用途等に応じて適当なものを使用する
ことができる。
【００３６】以上に説明した本発明の実施例において
は、種々の変更が当業者には可能である。例えば、上記
実施例では、２つのフィルタ係数の例について記述した
が、本発明によれば、必要に応じて、フィルタ係数の数
をそれ以上にしたり、あるいはフィルタ係数の値として
上述の例の値以外の値を使用することができる。
は、種々の変更が当業者には可能である。例えば、上記
実施例では、２つのフィルタ係数の例について記述した
が、本発明によれば、必要に応じて、フィルタ係数の数
をそれ以上にしたり、あるいはフィルタ係数の値として
上述の例の値以外の値を使用することができる。
【００３７】
【発明の効果】以上に述べた本発明によれば、変化する
オフセットの除去と、安定したＡＤＣ出力発生に要する
時間の短縮とを、ハイパスフィルタのフィルタ係数の切
替えだけで実現することができる。また、パワーオン時
の安定出力発生所要時間の短縮の結果、ＡＤＣのテスト
時間の短縮に有利である。さらに、ＡＤＣがパワーセー
ブのためパワーダウン・モードをもつ機器で使用される
ときにも、パワーダウンからの復帰時のパワーアップ毎
の安定出力発生所要時間の短縮にも効果がある。
オフセットの除去と、安定したＡＤＣ出力発生に要する
時間の短縮とを、ハイパスフィルタのフィルタ係数の切
替えだけで実現することができる。また、パワーオン時
の安定出力発生所要時間の短縮の結果、ＡＤＣのテスト
時間の短縮に有利である。さらに、ＡＤＣがパワーセー
ブのためパワーダウン・モードをもつ機器で使用される
ときにも、パワーダウンからの復帰時のパワーアップ毎
の安定出力発生所要時間の短縮にも効果がある。
【図１】本発明による第１実施例のΔΣ型アナログ−デ
ジタル変換器（ＡＤＣ）Ａを示すブロック図。
ジタル変換器（ＡＤＣ）Ａを示すブロック図。
【図２】本発明の第２実施例のΔΣ型アナログ−デジタ
ル変換器Ｂを示すブロック図。
ル変換器Ｂを示すブロック図。
【図３】図２のハイパスフィルタを詳細に示す回路図。
【図４】図３のハイパスフィルタ回路を備えた図２のΔ
Σ型ＡＤＣの全体の動作説明のためのタイミングチャー
ト。
Σ型ＡＤＣの全体の動作説明のためのタイミングチャー
ト。
【図５】図３のハイパスフィルタ３０のフィードバック
回路３８部分の第２の実施例による回路３８Ａを示す回
路図。
回路３８部分の第２の実施例による回路３８Ａを示す回
路図。
【図６】フィードバック回路３８の第３実施例の回路３
８Ｂを示す回路図。
８Ｂを示す回路図。
【図７】フィードバック回路３８の第４実施例の回路３
８Ｃを示す回路図。
８Ｃを示す回路図。
【図８】フィードバック回路３８の第５実施例の回路３
８Ｄを示す回路図。
８Ｄを示す回路図。
【図９】フィードバック回路３８の第６実施例の回路３
８Ｅを示す回路図。
８Ｅを示す回路図。
【図１０】フィードバック回路３８の第７実施例の回路
３８Ｆを示す回路図。
３８Ｆを示す回路図。
【図１１】フィードバック回路３８の第８実施例の回路
３８Ｇを示す回路図。
３８Ｇを示す回路図。
【図１２】フィードバック回路３８の第９実施例の回路
３８Ｈを示す回路図。
３８Ｈを示す回路図。
【図１３】フィードバック回路３８の第１０実施例の回
路３８Ｉを示す回路図。
路３８Ｉを示す回路図。
【図１４】フィードバック回路３８の第１１実施例の回
路３８Ｊを示す回路図。
路３８Ｊを示す回路図。
【図１５】フィードバック回路３８の第１２実施例の回
路３８Ｋを示す回路図。
路３８Ｋを示す回路図。
【符号の説明】 １，１０：ΔΣ変調器 ２，２０：デシメーション・フィルタ ３，３０：ハイパスフィルタ（ＨＰＦ） ４：フィルタ係数制御部 ４０：タイミング・コントローラ ５０：シリアル制御部 ６０：ディザ制御部 ３８，３８Ａ〜３８Ｋ：ＨＰＦ３０のフィードバック回
路
路
Claims (12)
- 【請求項１】アナログ入力信号を受けて、これをデジタ
ル形態で表すデジタル出力信号を発生するΔΣ型アナロ
グ−デジタル変換器であって、 イ） 前記アナログ入力信号を受けるように接続してお
り、変調器出力を発生するΔΣ型変調器と、 ロ） 前記変調器出力を受けるように接続しており、デ
シメーション・フィルタ出力を発生するデシメーション
・フィルタと、 ハ） 前記デシメーション・フィルタ出力を受けるよう
に接続しており、ハイパスフィルタ出力を発生するハイ
パスフィルタであって、該ハイパスフィルタは、動作中
可変のフィルタ係数を有する、前記のハイパスフィルタ
と、 ニ） 前記ハイパスフィルタに接続しており、動作中に
前記可変フィルタ係数の変更を指示する係数制御信号を
発生するフィルタ係数制御手段と、を備えたΔΣ型アナ
ログ−デジタル変換器。 - 【請求項２】請求項１記載の変換器であって、 前記可変のフィルタ係数の変更は、前記変換器のパワー
アップ時に行うこと、を特徴とするΔΣ型アナログ−デ
ジタル変換器。 - 【請求項３】請求項１または２に記載の変換器であっ
て、 前記ハイパスフィルタの特性は、Ｚ関数を用いて 【数１】 Ｈ（Z）＝Ｈ1（Z） ／ Ｈ2（Z） Ｈ1（Ｚ）＝Σl=0 M ｂlＺ-l Ｈ2（Ｚ）＝Σl=0 N ａlＺ-l で表され、ここでａlとｂlは係数であり、ＭとＮは正の
整数であり、 前記可変のフィルタ係数は、ａlとｂl値の第１の組合せ
からなる第１のフィルタ係数と、前記第１の組合せとは
異なったａlとｂlの値の第２の組合せからなる第２のフ
ィルタ係数とから成ること、を特徴とするΔΣ型アナロ
グ−ディジタル変換器。 - 【請求項４】請求項３に記載の変換器であって、 前記ハイパスフィルタは１次のフィルタであって、その
特性は、Ｚ関数を用いて 【数２】 Ｈ（Z）＝Ｈ1（Z） ／ Ｈ2（Z） Ｈ1（Ｚ）＝１−Ｚ-1 Ｈ2（Ｚ）＝１−ｋＺ-1 で表され、ここでｋは係数であり、 前記可変のフィルタ係数は、第１の値のｋからなる第１
のフィルタ係数と、第２の値のｋからなる第２のフィル
タ係数と、から成ること、を特徴とするΔΣ型アナログ
−ディジタル変換器。 - 【請求項５】請求項４記載の変換器であって、 前記第１フィルタ係数は、１に近い値であり、 前記第２フィルタ係数は、０または０に近い値であるこ
と、を特徴とするΔΣ型アナログ−デジタル変換器。 - 【請求項６】請求項５記載の変換器であって、 前記第２フィルタ係数は、０であること、を特徴とする
ΔΣ型アナログ−デジタル変換器。 - 【請求項７】請求項１から６のいずれかに記載の変換器
であって、 前記ハイパスフィルタは、 イ） 前記デシメーション・フィルタ出力を受ける第１
の入力と、第２の入力と、出力とを有する減算器と、 ロ） 前記減算器の出力に接続した入力と、出力とを有
する遅延器と、 ハ） 前記デシメーション・フィルタ出力を受けるよう
に接続した第１の入力と、前記遅延器の出力に接続した
第２の入力と、前記ハイパスフィルタ出力を発生する出
力とを有する加算器と、 ニ） 該加算器の出力に接続した入力と、前記減算器の
第２入力に接続した出力とを有するフィードバック回路
であって、前記フィルタ係数として作用する動作中可変
のフィードバック係数をもつフィードバック回路と、か
ら成ること、を特徴とするΔΣ型アナログ−デジタル変
換器。 - 【請求項８】請求項７記載の変換器であって、 前記フィードバック回路は、加算器を使用したタイプで
あること、を特徴とするΔΣ型アナログ−デジタル変換
器。 - 【請求項９】請求項７記載の変換器であって、 前記フィードバック回路は、乗算器を使用したタイプで
あること、を特徴とするΔΣ型アナログ−デジタル変換
器。 - 【請求項１０】請求項７から９のいずれかに記載の変換
器であって、 前記フィルタ係数制御手段は、前記係数制御信号として
第１のタイミング信号を供給するタイミング制御手段を
含み、 前記第１タイミング信号は、前記変換器のリセットから
第１の所定の時間の間、前記第２フィルタ係数を使用す
べきことを表すこと、を特徴とするΔΣ型アナログ−デ
ジタル変換器。 - 【請求項１１】請求項１０記載の変換器であって、さら
に、前記ΔΣ変調器の入力に対するＤＣディザ成分の印
加を制御するためのディザ制御手段を含むこと、を特徴
とするΔΣ型アナログ−デジタル変換器。 - 【請求項１２】請求項１１記載の変換器であって、 前記タイミング制御手段はさらに、前記ディザ制御手段
に対し供給する第２のタイミング信号を発生し、 該第２タイミング信号は、前記変換器のリセットから、
前記第１所定時間よりも短い第２の所定の時間の間、前
記ＤＣディザ成分を印加すべきでないことを表すこと、
を特徴とするΔΣ型アナログ−デジタル変換器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9125774A JPH10322214A (ja) | 1997-05-15 | 1997-05-15 | オフセット除去機能付のアナログ−デジタル変換器 |
| US09/079,008 US6147633A (en) | 1997-05-15 | 1998-05-14 | Analog-to-digital converter having offset removing function |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9125774A JPH10322214A (ja) | 1997-05-15 | 1997-05-15 | オフセット除去機能付のアナログ−デジタル変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10322214A true JPH10322214A (ja) | 1998-12-04 |
Family
ID=14918512
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9125774A Pending JPH10322214A (ja) | 1997-05-15 | 1997-05-15 | オフセット除去機能付のアナログ−デジタル変換器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6147633A (ja) |
| JP (1) | JPH10322214A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2002247683A (ja) * | 2001-02-02 | 2002-08-30 | Techtronic As | 内部ａ／ｄ変換器を備えたマイクロホン |
| JP2006304084A (ja) * | 2005-04-22 | 2006-11-02 | Sanyo Electric Co Ltd | マルチビットδς変調型ｄａコンバータ |
| WO2013136676A1 (ja) * | 2012-03-14 | 2013-09-19 | パナソニック株式会社 | アナログ－デジタル変換回路及びその駆動方法 |
| US8649528B2 (en) | 2001-02-02 | 2014-02-11 | Techtronic A/S | Microphone unit with internal A/D converter |
| JP2020150693A (ja) * | 2019-03-14 | 2020-09-17 | 富士電機株式会社 | 電力変換装置 |
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|---|---|---|---|---|
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| US6919832B2 (en) | 2000-09-11 | 2005-07-19 | Broadcom Corporation | Methods and systems for high speed quantizers |
| US6839010B1 (en) * | 2002-12-27 | 2005-01-04 | Zilog, Inc. | Sigma-delta analog-to-digital converter with reduced quantization noise |
| US7652723B1 (en) | 2004-04-19 | 2010-01-26 | Video Accessory Corporation | Composite video signal correction unit for video imaging and video recording systems |
| US6980145B1 (en) * | 2004-07-30 | 2005-12-27 | Broadcom Corporation | System and method for noise cancellation in a signal processing circuit |
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| EP2421281A3 (en) * | 2010-08-17 | 2012-04-04 | Nxp B.V. | Circuit and method for monitoring a capacitive signal source |
| DE102018129062B3 (de) | 2018-11-19 | 2020-04-23 | Infineon Technologies Ag | Filterverfahren und filter |
| CN112769413B (zh) * | 2019-11-04 | 2024-02-09 | 炬芯科技股份有限公司 | 高通滤波器及其稳定方法以及adc录音系统 |
| CN114070310A (zh) * | 2020-07-30 | 2022-02-18 | 炬芯科技股份有限公司 | 高通滤波方法、高通滤波器和主动降噪系统 |
| JP2022104345A (ja) * | 2020-12-28 | 2022-07-08 | セイコーエプソン株式会社 | 振動整流誤差補正装置、センサーモジュール及び振動整流誤差補正方法 |
| US11658677B2 (en) * | 2021-09-30 | 2023-05-23 | Nxp B.V. | System and method of replicating and cancelling chopping folding error in delta-sigma modulators |
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|---|---|---|---|---|
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| US4943807A (en) * | 1988-04-13 | 1990-07-24 | Crystal Semiconductor | Digitally calibrated delta-sigma analog-to-digital converter |
| US5144308A (en) * | 1991-05-21 | 1992-09-01 | At&T Bell Laboratories | Idle channel tone and periodic noise suppression for sigma-delta modulators using high-level dither |
| DE4212546C1 (ja) * | 1992-04-15 | 1993-03-11 | Joachim Dr. Scheerer |
-
1997
- 1997-05-15 JP JP9125774A patent/JPH10322214A/ja active Pending
-
1998
- 1998-05-14 US US09/079,008 patent/US6147633A/en not_active Expired - Lifetime
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Also Published As
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| US6147633A (en) | 2000-11-14 |
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