JPH07118651B2 - ディジタル・アナログ変換回路 - Google Patents

ディジタル・アナログ変換回路

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JPH07118651B2
JPH07118651B2 JP2319433A JP31943390A JPH07118651B2 JP H07118651 B2 JPH07118651 B2 JP H07118651B2 JP 2319433 A JP2319433 A JP 2319433A JP 31943390 A JP31943390 A JP 31943390A JP H07118651 B2 JPH07118651 B2 JP H07118651B2
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Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、ΔΣ変調器を使用したディジタル・アナロ
グ変換回路（以下、DACと呼ぶ）に関し、特に無信号入
力時のノイズ低減を図れるようにしたディジタル・アナ
ログ変換回路に関する。
［従来の技術］ 近年、ディジタルオーディオ技術の分野等においては、
マルチビットのディジタル信号をΔΣ変調器にて再量子
化して１ビットのディジタル信号に変換する１ビットDA
Cが使用されるようになってきた。
周知のように、ΔΣ変調器は、Δ変調器の入力段にロー
ブースト用の積分器を配置すると共に、同じく出力段に
ローカット用の微分器を配置し、更に回路を変形させた
もので、量子化ノイズを高域側に集中させて、可聴帯域
のS/Nを向上させるノイズ・シェーピングの効果を得る
ことができる。
第７図は、２次ΔΣ変調器の構成を示すブロック図であ
る。
例えば16ビットの入力データDiは、加算器71に入力さ
れ、ここで１ビット量子化器75の出力を１サンプル遅延
回路76で遅延させた帰還データａとの差が算出される。
この差信号ｂは、第１の積分器72で積分される。この積
分器72の出力ｃは、加算器73に入力され、ここで前記帰
還データａとの差が算出される。加算器73の出力ｄは、
第２の積分器74で積分される。この積分器74の出力は、
１ビット量子化器75に入力されている。１ビット量子化
器75は、ゼロクロスコンパレータにより構成され、第２
の積分器74の出力極性が正または０である場合に＋１相
当、負である場合に−１相当の信号を出力するものとな
っている。この量子化器75の出力は、出力データDoとし
て出力されると共に、１サンプル遅延回路76を介して帰
還データａとして加算器71,73に負帰還されるようにな
っている。
このように構成されたΔΣ変調器に、いま、入力データ
Diとして、「0.6」相当の信号が入力された場合の、各
サンプルタイミングにおける各部の出力状態を下記第１
表に示す。
この第１表において、20個の出力データDoのうち、＋１
のデータが16個、−１のデータが４個であるから、ロー
パスフィルタを介したアナログ出力信号のレベルは、 （16−４）/20＝0.6 …（１） として求められる。
ところで、このΔΣ変調器を使用した１ビットDACで
は、遅延回路76からの帰還データａが、１又は−１であ
るから、例えば、曲と曲との間で入力信号が“0"になっ
た場合、加算器71の出力ｂも−１又は１になる。このた
め、もし積分器72に残ったデータが整数でない場合、積
分器72の出力ｃは、最終的には０レベルから僅かにオフ
セットしたレベルを中心としてプラス側とマイナス側と
に振動する出力となる。積分器72の出力ｃにこのような
オフセットが含まれていると、積分器74の出力ｅが安定
しないため、可聴帯域の特定の周波数成分にノイズが現
われてしまう。
そこで、従来は、無信号入力時に、これを検出してDAC
以降のアナログ回路をミュートするミューティング法
や、無信号を検出してDACの積分器の出力を強制的に０
レベルにリセットするリセット法等を使用して無信号入
力時のノイズを低減するようにしている。
［発明が解決しようとする課題］ しかしながら、これらの方法のうち、ミューティグ法で
は、外部にミューティング回路を新たに付加する必要が
あり、回路構成が複雑化するうえ、ミューティングを解
除するとき、アナログ回路の遅延により、次の入力信号
の冒頭部分が欠落するといった問題点があった。
また、リセット法では、リセットをかけたときに、積分
器の出力が急激に変化するため、アナログ出力に不快な
クリック音が発生してしまうという問題点がある。
この発明は、このような従来の問題点を解決するために
なされたもので、回路構成の複雑化を招くことなしに、
入力信号の冒頭部分の欠落及び不快なクリック音の発生
を防止することができ、無信号入力時のS/Nを効果的に
向上させることができるディジタル・アナログ変換回路
を提供することを目的とする。
［課題を解決するための手段］ この発明のディジタル・アナログ変換回路は、マルチビ
ットの入力データをパルス密度変調信号又はパルス幅変
調信号に変換する、内部に入力データと帰還データとの
差分を蓄積する積分器を含むΔΣ変調器を備えたディジ
タル・アナログ変換回路において、前記入力データが連
続して０レベルになったことを検出するゼロ検出回路
と、このゼロ検出回路の検出結果に基づいて前記ΔΣ変
換器に前記積分器の出力変化量を前記帰還データの整数
倍値からずらすための微小レベルのリセット信号を注入
するリセット信号回路と、前記ΔΣ変調器の前記積分器
の出力が前記帰還データの整数倍値になったことを検出
し、前記リセット信号の注入を停止させるアイドリング
パターン検出回路と を備えたことを特徴とする。
［作用］ ΔΣ変調器では、帰還データが１又は−１相当の値であ
るため、入力信号が０レベルになったときには、積分器
の出力の変化量も１又は−１相当の値となる。このた
め、入力信号が０レベルになった時点で積分器の出力が
固定パターンへの収束に適さない値である場合、このま
までは積分器出力が０レベルからオフセットした値を中
心とする出力に安定してしまい、アイドリングパターン
に可聴帯域のノイズが現われてしまう。
この発明では、入力信号が０レベルになったときにこれ
を検出し、耳に聞こえない程度の微小レベルのリセット
信号をΔΣ変調器に注入するようにしているので、ΔΣ
変調器の内部状態（例えば積分器の出力）を、アイドリ
ングパターンが所定の固定パターンに収束し得る値、即
ちΔΣ変調器の積分器の出力が帰還データの整数倍値と
なるタイミングまで変化させることができる。
そして、ΔΣ変調器の内部状態が前記固定パターンに収
束し得る値まで変化すると、リセット信号の注入が停止
され、以後０レベルの入力信号がそのまま入力されるの
で、アイドリングパターンはやがて可聴帯域の周波数成
分を含まない所定の固定パターンに収束することにな
る。
この発明によれば、外部にハードウェアを追加する必要
がないため、回路構成が簡単になる。
また、この発明は、アイドリングパターンが所定の固定
パターンに落ち着いた後は、回路の動作は通常の信号入
力時と何ら変わらないため、次の信号入力の際には、速
やかに回路が動作する。このため、信号の冒頭部分が欠
落するといった不具合は全く発生しない。
更に、この発明は、入力信号の変化に応じて、その出力
が変化し、ΔΣ変調器の内部状態が都合の良い値になっ
た時点で、固定パターンへの収束動作に移行させるよう
にしているので、アイドリングパターンを強制的に固定
パターンに固定させる従来の方式とは異なり、不快なク
リック音が発生するようなこともない。
従って、この発明によれば、無信号入力時のS/Nの劣化
を効果的に防止することができる。
［実施例］ 以下、添付の図面を参照してこの発明の実施例について
説明する。
第２図は、この発明の一実施例による１ビットDACを適
用したCDプレーヤの要部の構成を示すブロック図であ
る。
このCDプレーヤは、図示しないCDから再生されたディジ
タルデータに基づいてサンプリング周波数44.1kHzで16
ビットの左右チャネルのPCMデータを出力するCDデコー
ダLSI31と、このCDデコーダLSI31の出力データを、例え
ばサンプリング周波数fsの８倍の周波数でオーバーサン
プリングする8fsオーバーサンプリングディジタルフィ
ルタ32と、このディジタルフィルタ32から352.8kHzの左
右２チャンネルの出力データを、384fsの発振回路34の
出力に基づいてDA変換する１ビットDAC33とから構成さ
れている。
１ビットDAC33は、例えば第１図に示すように構成され
ている。
第１図において、352.8kHz、18ビットの入力データDi
は、加算器１の一方の入力端に入力されると共に、ゼロ
検出回路２に入力されている。ゼロ検出回路２は、入力
データDiが所定期間ゼロレベルであることを検出する。
一方、加算器１の他方の入力端には、ACディザ回路３か
らスイッチ４を介してACディザ信号が与えられている。
スイッチ４は、ゼロ検出回路２からの検出信号によって
オンオフ制御されるようになっている。加算器１の出力
は、加算器５の一方の入力端に供給されている。加算器
５の他方の入力端には、リセット信号回路６からスイッ
チ７を介して微小レベルのリセット信号が与えられるよ
うになっている。更に、加算器５の出力は、二次のΔΣ
変調器８に入力され、ここでパルス密度変調データ又は
パルス幅変調データに再量子化されるようになってい
る。このΔΣ変調器８は、次のように構成されている。
即ち、加算器５の出力は、加算器11に入力され、ここで
１ビット量子化器19の出力を１サンプル遅延回路20で遅
延させた帰還データとの差が算出される。この差信号
は、加算器12及び１サンプル遅延回路13からなる第１の
積分器14で積分される。この積分器14の出力は、加算器
15に入力され、ここで前記帰還データとの差が算出され
る。加算器15の出力は、加算器16及び１サンプル遅延回
路17からなる第２の積分器18で積分される。この積分器
18の出力は、１ビット量子化器19に入力されている。１
ビット量子化器19は、ゼロクロスコンパレータにより構
成され、第２の積分器18の出力極性が正又は０である場
合に＋１相当の信号、負である場合に−１相当の信号を
出力するものとなっている。この量子化器19の出力は、
出力データDoとして出力されると共に、１サンプル遅延
回路20を介して帰還データとして使用されるようになっ
ている。
このΔΣ変調器８のうち、第１の積分器14を構成する遅
延回路13の出力は、アイドリングパターン検出回路９に
入力されている。アイドリングパターン検出回路９は、
第１の積分器14の積分値が、帰還データの値の整数倍の
値（以下、整数倍値という）になったときにこれを検出
し、スイッチ７をオフにして加算器５へのリセット信号
の供給を停止させるようになっている。
次に、このように構成されたこの実施例による１ビット
DACの動作について説明する。
通常の信号入力時においては、スイッチ４がオン状態、
スイッチ７がオフ状態とされ、入力データDiとACディザ
信号との加算出力がΔΣ変調器８に供給される。これに
より、ΔΣ変調器８による１ビット量子化が行われる。
ここでは、ACディザ信号によって、入力データDiと量子
化雑音との無相関化が図られるが、このACディザ信号
は、ΔΣ変調器８から出力されるアイドリングパターン
を可聴帯域の特定の周波数に集中させないための信号と
して使用される。
ここで、例えば曲が終了し、入力データDiが一定時間以
上連続して“0"になると、ゼロ検出回路２がこれを検出
し、スイッチ４をクリックが発生しない適当なタイミン
グでオフ状態にしてACディザ信号の供給を停止させる。
また、同時にアイドリングパターン検出回路９は、スイ
ッチ７をオン状態する。これにより、“0"の入力データ
Diには、微小レベルのリセット信号が加算されることに
なる。
“0"の入力データDiにリセット信号を加算すると、ΔΣ
変調器８の加算器11への入力レベルが微小レベルとなる
ので、加算器11の出力は、整数倍値とはならず、積分器
14の出力変化量も整数倍値とはならない。従って、無信
号入力時に、積分器14に残っている積分値が整数倍値で
ない場合でも、加算器11の出力によって、やがて整数倍
値をとるタイミングが発生する。
積分器14の出力が所定の整数倍値になると、アイドリン
グパターン検出回路９がこれを検出し、スイッチ７をオ
フ状態にする。これにより、以後は加算器11に０レベル
データが供給され、且つ積分器14の積分値は整数倍値を
とっているので、積分器14,18の出力は、０レベルを中
心として振動する出力となる。その結果、出力データDo
のアイドリングパターンは、＋1,＋1,−1,−1,…の固定
パターンに収束し、可聴帯域外の信号に固定させること
ができる。
また、次の信号が入力されると、ゼロ検出回路２がこれ
を検出してスイッチ４をオン状態にするので、直ちに最
初の状態に復帰して同様の動作を繰り返すことになる。
第３図は、上記実施例の回路の更に具体的な構成例を示
すブロック図である。
第３図において、ゼロ検出回路41及びゼロカウント回路
42は、第１図のゼロ検出回路２に相当する。ゼロ検出回
路41は、入力データDiがゼロである場合に“1"、ゼロ以
外の場合に“0"を出力する。ゼロカウント回路42は、ゼ
ロ検出回路41からの出力が“1"である場合には、タイミ
ング信号によるカウントアップ動作を行い、例えば216
だけカウントすると“1"を出力し、それ以外は“0"を出
力する。また、ゼロカウント回路42は、ゼロ検出回路41
からの出力が“0"であるときには、そのカウンタ値をリ
セットする。
ディザカウンタ43は、第１図のACディザ回路３に相当
し、一定周期のACディザ信号を出力する。ディザストッ
プ回路44、インバータ45及びANDゲートアレイ46は、第
１図におけるスイッチ４に相当する。ディザストップ回
路44は、ディザカウンタ43の出力周期に同期して、ゼロ
カウント回路42の出力をサンプリングする。ANDゲート
アレイ46は、ディザカウンタ43の出力を、ディザストッ
プ回路44の出力の反転データで適宜マスクする。
入力データDiとANDゲートアレイ46の出力とは、18ビッ
ト全加算器47に入力されている。この全加算器47と、次
段の１サンプル遅延回路48とは、第１図の加算器１に相
当する。
出力側からの１ビットの帰還データは、拡張回路52でビ
ット拡張され、遅延回路48の出力と全加算器53で加算さ
れる。これら拡張回路52及び全加算器53は、第１図の全
加算器11に相当する。また、全加算器54と１サンプル遅
延回路56とは、夫々第１図における加算器12と遅延回路
13とに相当し、第１の積分器14を構成している。
前記帰還データをビット拡張する拡張回路58と全加算器
59とは、第１図における加算器15に相当する。また、全
加算器61と１サンプル遅延回路63とは、夫々第１図にお
ける加算器16と遅延回路17とに相当し、第２の積分器18
を構成している。
全加算器61の加算結果のMSBを出力データDoとして取り
出すことにより、１ビット量子化器19が実現される。ま
た、１サンプル遅延回路64は、第１図の遅延回路20に相
当する。
整数倍値検出回路67は、第１図のアイドリングパターン
検出回路９に相当し、第１の積分器14を構成する遅延回
路56の出力が整数倍値、すなわち帰還データの値の整数
倍の値になったときに“1"を出力し、それ以外のときに
“0"を出力する。フリップフロップ回路68はリセット信
号回路６及びスイッチ７に相当し、ディザストップ回路
44の出力が“1"になったときに出力Ｑが“1"にセットさ
れ、整数倍値検出回路67の出力が“1"になったときに出
力Ｑが“0"にリセットされる。このフリップフロップ68
の出力は、全加算器54のキャリー入力端子Ciに供給され
ており、これにより第１図の加算器５の動作が実現され
ている。すなわち、ここでは微小レベルのリセット信号
としてDC信号を採用している。具体的には全加算器47と
全加算器54のLSBを揃えれば入力データDiの1LSB分のDC
微小レベルがリセット信号となる。また、全加算器54に
おいてLSBの下に例えば２ビット拡張すれば入力データD
iの1/4LSB分のDC微小レベルがリセット信号となる。
第４図は、この回路の動作を示すタイミング図である。
入力データDiが０レベルになると、ゼロ検出回路41の出
力Ａが“1"に立上り、ゼロカウント回路42がカウント動
作を開始する。ゼロカウント回路42が、例えば216だけ
カウントすると、その出力Ｂが“1"に立上る。出力Ｂが
立上ると、ディザカウンタ43からの次のACディザ信号の
出力タイミングＦでディザストップ回路44の出力Ｇが
“1"に立上る。これにより、全加算器47へのディザ信号
の供給が停止されると共に、フリップフロップ68がセッ
トされ、全加算器54にリセット信号Ｄとしてキャリー信
号が供給されることになる。
続いて、整数倍値検出回路67が第１の積分値として整数
倍値を検出したら、整数倍値検出信号Ｃが出力され、こ
れがフリップフロップ68をリセット状態にするので、以
後、ノイズシェーピング出力Doは、＋1,＋1,−1,−１の
固定パターンに収束することになる。
第５図は、このように構成された回路の無信号入力時の
実際の出力データDoと、アナログローパスフィルタを介
したアナログ信号Soとのシミュレーション結果を示す波
形図で、同図（ａ）は、比較のために第１の積分器14の
出力を強制的にリセットさせた従来の方法による波形を
示しており、同図（ｂ）は、リセット信号として1/500
のDC微小レベルを与えたこの実施例の回路の波形を示し
ている。
これらの図から明らかなように、従来のリセット法で
は、リセットをかける前後のアイドリングパターンが大
きく変わっているために、クリックが発生しているが、
この実施例の回路によれば、アイドリングパターンが徐
々に変化しているため、クリックの発生はない。ここで
は、769サンプルタイミングでリセット動作が完了し、
アイドリングパターンとして＋1,＋1,−1,−１の固定パ
ターンが得られている。
また、第６図は第１の積分器14の出力が丁度“0"になっ
たときにリセット信号を解除した後の各積分器14,18の
出力を示す波形図である。
この図からも明らかなように、第１の積分器14の出力
は、出力側からの帰還データが−１又は１相当であるた
めに、整数倍値を辿りながら０レベルに収束していく。
また、第２の積分器16の出力は、第１の積分器14の出力
が整数倍値であるから、第２の積分器16の出力の変化量
も整数倍値となり、上記固定パターンに収束させること
ができる。
なお、この発明は上記実施例に限定されるものではな
い。例えば、上記実施例では、２次のΔΣ変調器を使用
した１ビットDACにこの発明を適用したが、３次以上のD
ACにも適用可能である。
また、ΔΣ変調器の内部状態としては、積分器の出力の
後段に配置された加算器の出力を取り出して監視するよ
うにしてもよい。即ち、積分器の出力が帰還データの整
数倍値となったことは、間接的に検出するようにしても
よい。
また、微小レベルのリセット信号はDCレベルに限らずAC
レベルのリセット信号でもよいことはいうまでもない。
［発明の効果］ 以上詳述したように、この発明によれば、入力信号が０
レベルになったときに、微小レベルのリセット信号を与
えることにより、ΔΣ変調器の内部状態を、アイドリン
グパターンが所定の固定パターンに収束し得る状態まで
変化させ、以後リセットを解除することにより、上記ア
イドリングパターンを所定の固定パターンに収束させる
ようにしているので、回路構成の複雑化を招くことなし
に、入力信号の冒頭部分の欠落及び不快なクリック音の
発生を防止することができ、無信号入力時のS/Nを効果
的に向上させることができるという効果を奏する。
【図面の簡単な説明】
第１図はこの発明の実施例による１ビットDACのブロッ
ク図、第２図は同１ビットDACを使用したCDプレーヤの
要部のブロック図、第３図は同１ビットDACの更に具体
的な構成例を示すブロック図、第４図は同１ビットDAC
の動作を示すタイミング図、第５図は従来の１ビットDA
Cと同実施例の１ビットDACのアイドリングパターン及び
アナログ変換後の出力を夫々比較して示す波形図、第６
図は同実施例の１ビットDACにおける積分値出力の収束
過程を示す波形図、第７図は２次ΔΣ変調器の一般的構
成を示すブロック図である。 1,5,11,12,15,16,71,73……加算器、2,41……ゼロ検出
回路、３……ACディザ回路、4,7……スイッチ、６……
リセット信号回路、８……ΔΣ変調器、９……アイドリ
ングパターン検出回路、13,17,20,48,56,63,64,76……
１サンプル遅延回路、14,72……第１の積分器、18,74…
…第２の積分器、19,75……１ビット量子化器、42……
ゼロカウント回路、43……ディザカウンタ、44……ディ
ザストップ回路、47,53,54,59,61……全加算器、52,58
……拡張回路、67……整数倍値検出回路、68……フリッ
プフロップ。

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】マルチビットの入力データをパルス密度変
    調信号又はパルス幅変調信号に変換する、内部に入力デ
    ータと帰還データとの差分を蓄積する積分器を含むΔΣ
    変調器を備えたディジタル・アナログ変換回路におい
    て、 前記入力データが連続して０レベルになったことを検出
    するゼロ検出回路と、 このゼロ検出回路の検出結果に基づいて前記ΔΣ変換器
    に前記積分器の出力変化量を前記帰還データの整数倍値
    からずらすための微小レベルのリセット信号を注入する
    リセット信号回路と、 前記ΔΣ変調器の前記積分器の出力が前記帰還データの
    整数倍値になったことを検出し、前記リセット信号の注
    入を停止させるアイドリングパターン検出回路と を備えたことを特徴とするディジタル・アナログ変換回
    路。
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