CN110022156B - 连续时间δ-σ调制器 - Google Patents

连续时间δ-σ调制器 Download PDF

Info

Publication number
CN110022156B
CN110022156B CN201811394123.2A CN201811394123A CN110022156B CN 110022156 B CN110022156 B CN 110022156B CN 201811394123 A CN201811394123 A CN 201811394123A CN 110022156 B CN110022156 B CN 110022156B
Authority
CN
China
Prior art keywords
signal
digital
switch
analog
subtractor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201811394123.2A
Other languages
English (en)
Other versions
CN110022156A (zh
Inventor
谢弘毅
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
MediaTek Inc
Original Assignee
MediaTek Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by MediaTek Inc filed Critical MediaTek Inc
Publication of CN110022156A publication Critical patent/CN110022156A/zh
Application granted granted Critical
Publication of CN110022156B publication Critical patent/CN110022156B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M3/00—Conversion of analogue values to or from differential modulation
    • H03M3/30—Delta-sigma modulation
    • H03M3/322—Continuously compensating for, or preventing, undesired influence of physical parameters
    • H03M3/324—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by means or methods for compensating or preventing more than one type of error at a time, e.g. by synchronisation or using a ratiometric arrangement
    • H03M3/326—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by means or methods for compensating or preventing more than one type of error at a time, e.g. by synchronisation or using a ratiometric arrangement by averaging out the errors
    • H03M3/338—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by means or methods for compensating or preventing more than one type of error at a time, e.g. by synchronisation or using a ratiometric arrangement by averaging out the errors by permutation in the time domain, e.g. dynamic element matching
    • H03M3/342—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by means or methods for compensating or preventing more than one type of error at a time, e.g. by synchronisation or using a ratiometric arrangement by averaging out the errors by permutation in the time domain, e.g. dynamic element matching by double sampling, e.g. correlated double sampling
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/14—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit
    • H03M1/145—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit the steps being performed sequentially in series-connected stages
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/14—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit
    • H03M1/16—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps
    • H03M1/164—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps the steps being performed sequentially in series-connected stages
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M3/00—Conversion of analogue values to or from differential modulation
    • H03M3/30—Delta-sigma modulation
    • H03M3/322—Continuously compensating for, or preventing, undesired influence of physical parameters
    • H03M3/324—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by means or methods for compensating or preventing more than one type of error at a time, e.g. by synchronisation or using a ratiometric arrangement
    • H03M3/344—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by means or methods for compensating or preventing more than one type of error at a time, e.g. by synchronisation or using a ratiometric arrangement by filtering other than the noise-shaping inherent to delta-sigma modulators, e.g. anti-aliasing
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M3/00—Conversion of analogue values to or from differential modulation
    • H03M3/30—Delta-sigma modulation
    • H03M3/322—Continuously compensating for, or preventing, undesired influence of physical parameters
    • H03M3/368—Continuously compensating for, or preventing, undesired influence of physical parameters of noise other than the quantisation noise already being shaped inherently by delta-sigma modulators
    • H03M3/37—Compensation or reduction of delay or phase error
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M3/00—Conversion of analogue values to or from differential modulation
    • H03M3/30—Delta-sigma modulation
    • H03M3/39—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M3/00—Conversion of analogue values to or from differential modulation
    • H03M3/30—Delta-sigma modulation
    • H03M3/39—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators
    • H03M3/412—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution
    • H03M3/422—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution having one quantiser only
    • H03M3/424—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution having one quantiser only the quantiser being a multiple bit one
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M3/00—Conversion of analogue values to or from differential modulation
    • H03M3/30—Delta-sigma modulation
    • H03M3/39—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators
    • H03M3/412—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution
    • H03M3/422—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution having one quantiser only
    • H03M3/424—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution having one quantiser only the quantiser being a multiple bit one
    • H03M3/426—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution having one quantiser only the quantiser being a multiple bit one the quantiser being a successive approximation type analogue/digital converter
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M3/00—Conversion of analogue values to or from differential modulation
    • H03M3/30—Delta-sigma modulation
    • H03M3/39—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators
    • H03M3/412—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution
    • H03M3/422—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution having one quantiser only
    • H03M3/424—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution having one quantiser only the quantiser being a multiple bit one
    • H03M3/428—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution having one quantiser only the quantiser being a multiple bit one with lower resolution, e.g. single bit, feedback
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M3/00—Conversion of analogue values to or from differential modulation
    • H03M3/30—Delta-sigma modulation
    • H03M3/39—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators
    • H03M3/436—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the order of the loop filter, e.g. error feedback type
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M3/00—Conversion of analogue values to or from differential modulation
    • H03M3/30—Delta-sigma modulation
    • H03M3/458—Analogue/digital converters using delta-sigma modulation as an intermediate step
    • H03M3/466—Multiplexed conversion systems
    • H03M3/468—Interleaved, i.e. using multiple converters or converter parts for one channel, e.g. using Hadamard codes, pi-delta-sigma converters
    • H03M3/47—Interleaved, i.e. using multiple converters or converter parts for one channel, e.g. using Hadamard codes, pi-delta-sigma converters using time-division multiplexing

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Compression, Expansion, Code Conversion, And Decoders (AREA)
  • Analogue/Digital Conversion (AREA)

Abstract

本发明公开一种连续时间Δ‑Σ调制器，包括：第一模拟数字转换器，用于对滤波信号进行采样，以产生第一数字信号；第二模拟数字转换器，用于对滤波信号进行采样，以产生第二数字信号；组合器，用于组合所述第一数字信号和所述第二数字信号，以产生连续时间Δ‑Σ调制器的输出信号；所述第一模拟数字转换器和所述第二模拟数字转换器在不同时间对所述滤波信号进行采样。本发明的连续时间Δ‑Σ调制器可以分别在不同时间对滤波信号进行采样，从而分别在不同时间决定比特，以充分利用采样时段，具有更充足的时间决定比特。

Description

连续时间Δ-Σ调制器
技术领域
本发明涉及电学技术领域，尤其涉及一种连续时间Δ-Σ调制器。
背景技术
在连续时间Δ-Σ调制器(CTDSM，continuous-time delta-sigma modulator)中，量化器(quantizer)和反馈(feedback)信号之间的时间差称为过量环路延迟(ELD，excessloop delay)。CTDSM的ELD必须小于采样周期(sampling period)，否则量化噪声(quantization noise)将增加，并且CTDSM环路将变得不稳定。例如，如果ELD设计为具有0.5*Ts的延迟量(Ts是采样周期)，则量化器需要在0.5*Ts内做出决定。因此，比特循环(bitcycling)的决定时间受到ELD的延迟量的限制，并且浪费了采样周期的剩余时间。此外，由于连续时间Δ-Σ调制器要求更宽的带宽和更快的采样速率，0.5*Ts的时间量可能不足以进行比特决定。
发明内容
有鉴于此，本发明提供一种连续时间Δ-Σ调制器，具有更充足的比特决定时间。
根据本发明的第一方面，公开一种连续时间Δ-Σ调制器，包括：
接收电路，用于接收输入信号和反馈信号以产生第一信号；
环路滤波器，用于对所述第一信号进行滤波以产生滤波信号；
第一模拟数字转换器，用于对所述滤波信号进行采样，以产生第一数字信号；
第二模拟数字转换器，用于对所述滤波信号进行采样，以产生第二数字信号；
组合器，用于组合所述第一数字信号和所述第二数字信号，以产生连续时间Δ-Σ调制器的输出信号；以及
反馈电路，耦接所述第一模拟数字转换器和所述第二模拟数字转换器，用于根据所述第一数字信号和所述第二数字信号产生至少一个反馈信号；
其中，所述第一模拟数字转换器和所述第二模拟数字转换器在不同时间对所述滤波信号进行采样，并且将由所述第一模拟数字转换器产生的所述第一数字信号和由所述第二模拟数字转换器产生的所述第二数字信号提供给所述反馈电路。
根据本发明的第二方面，公开一种连续时间Δ-Σ调制器，包括：
接收电路，用于接收输入信号和反馈信号以产生第一信号；
环路滤波器，用于对所述第一信号进行滤波以产生滤波信号；
模拟数字转换器，用于在不同时间对所述滤波信号进行采样，以对应的产生第一数字信号和，以及对所述滤波信号进行采样，以在不同时间产生第二数字信号；
组合器，用于组合所述第一数字信号和所述第二数字信号，以产生连续时间Δ-Σ调制器的输出信号；以及
反馈电路，耦合到所述模拟数字转换器和第二模拟数字转换器，用于根据所述第一数字信号和所述第二数字信号产生至少一个反馈信号。
本发明提供的连续时间Δ-Σ调制器由于包括：第一模拟数字转换器，用于对滤波信号进行采样，以产生第一数字信号；第二模拟数字转换器，用于对滤波信号进行采样，以产生第二数字信号；组合器，用于组合所述第一数字信号和所述第二数字信号，以产生连续时间Δ-Σ调制器的输出信号；所述第一模拟数字转换器和所述第二模拟数字转换器在不同时间对滤波信号进行采样。与传统CTDSM相比，本发明的连续时间Δ-Σ调制器可以分别在不同时间对滤波信号进行采样，从而分别在不同时间决定比特，以充分利用采样时段，具有更充足的时间决定比特。
在阅读了随后以不同附图展示的优选实施例的详细说明之后，本发明的这些和其它目标对本领域普通技术人员来说无疑将变得明显。
附图说明
图1是示出根据本发明第一实施例的CTDSM(连续时间Δ-Σ调制器)的图示；
图2示出了根据本发明一个实施例的CTDSM的时序图示；
图3是示出根据本发明第二实施例的CTDSM的图示；
图4是示出根据本发明第三实施例的CTDSM的图示；
图5是示出根据本发明第四实施例的CTDSM的图示。
具体实施方式
在说明书和随后的权利要求书中始终使用特定术语来指代特定组件。正如本领域技术人员所认识到的，制造商可以用不同的名称指代组件。本文件无意于区分那些名称不同但功能相同的组件。在以下的说明书和权利要求中，术语“包括”和“包括”被用于开放式类型，因此应当被解释为意味着“包括，但不限于...”。此外，术语“耦合”旨在表示间接或直接的电连接。因此，如果一个设备耦合到另一设备，则该连接可以是直接电连接，或者经由其它设备和连接的间接电连接。
以下描述是实施本发明的最佳设想方式。这一描述是为了说明本发明的一般原理而不是用来限制的本发明。本发明的范围通过所附权利要求书来确定。
下面将参考特定实施例并且参考某些附图来描述本发明，但是本发明不限于此，并且仅由权利要求限制。所描述的附图仅是示意性的而并非限制性的。在附图中，为了说明的目的，一些元件的尺寸可能被夸大，而不是按比例绘制。在本发明的实践中，尺寸和相对尺寸不对应于实际尺寸。
图1是示出根据本发明第一实施例的CTDSM 100的图示。如图1所示，CTDSM 100包括接收电路110，环路滤波器120，第一模拟数字转换器(ADC，analog-to-digitalconverter)130，第二ADC 140，组合器142，反馈电路150，第一延迟电路160，第一数字模拟转换器(DAC，digital-to-analog converter)170，减法器(subtractor)180和开关SW1和SW2，其中反馈电路150包括第二延迟电路(用于保持所产生的过量环路延迟(ELD，excessloop delay)固定不变)152和第二DAC 154。在该实施例中，第一ADC 130，第二ADC140，第一DAC 170和第二DAC 154是不同的(distinct)元件。
在该实施例中，CTDSM 100配置为接收输入信号(模拟信号)Vin以产生多比特(multi-bit)输出信号(数字信号)Dout，并且CTDSM 100内的第一ADC 130和第二ADC 140配置为在不同时间生成输出信号Dout的不同部分，以完全使用整个采样周期。例如一个采样周期Ts(Ts≤Td1+Td2)中，第一ADC 130配置为在Td1时间段(第一延迟量)生成输出信号Dout的第一部分，第二ADC 140配置为在Td2时间段(第二延迟量)生成输出信号Dout的第二部分，将输出信号的第一部分和第二部分组合之后就得到了完整的输出信号Dout。其中Td1时间段(第一延迟量)与Td2时间段(第二延迟量)是在一个采样周期Ts中的两个不同的时间段(例如Td1为Ts的前半段，Td2为Ts的后半段)，并且Td1与Td2两个时间段之和小于等于采样周期Ts。
具体地，在CTDSM 100的操作中，接收电路110接收输入信号Vin和反馈信号VFB以产生第一信号V1，并且环路滤波器120对第一信号V1进行滤波以产生滤波信号V1’。然后，第一ADC 130通过由第一时钟信号CLK控制的第一开关SW1对滤波后的滤波信号V1’进行采样，以产生第一数字信号D1，其中第一ADC 130可以视为用于产生CTDSM 100的输出信号Dout的MSB(Most Significant Bit，最高有效位)的粗略(coarse)ADC。然后，第二ADC 140通过由第二时钟信号CLK’控制的第二开关SW2对滤波后的滤波信号V1’进行采样，以产生第二数字信号D2(下面会详细描述第二数字信号D2的产生过程)，其中第二时钟信号CLK’是通过使用第一延迟电路160来延迟第一时钟信号CLK产生的，并且第二ADC 140配置为产生CTDSM100的输出信号Dout的LSB(Least Significant Bit，最低有效位)。详细地说，由于第二时钟信号CLK’晚于第一时钟信号CLK，因此可以在第二ADC 140开始对滤波后的滤波信号V1’进行采样之前成功地确定第一数字信号D1。因此，第一DAC 170对第一数字信号D1执行数字模拟转换操作以产生模拟信号，并且减法器180从滤波信号V1’(开关SW1断开，开关SW2接通以使减法器180接收滤波信号V1’)中减去该模拟信号以产生残余(residual)信号，并且第二ADC140对残余信号执行模拟数字转换操作以产生第二数字信号D2。然后，组合器142组合第一数字信号D1和第二数字信号D2以产生输出信号Dout，并且输出信号Dout由第二延迟电路152和第二DAC154处理以产生反馈信号VFB。本实施例中，第一数字信号D1和第二数字元信号D2组合之后提供给反馈电路150，因此可认为第一数字信号D1和第二数字信号D2是同时提供给反馈电路150的。此外本实施例中第一数字信号D1可以确定输出信号Dout的其中一个比特或多个比特，而第二数字信号D2则可以确定输出信号Dout中除了第一数字信号D1确定的一个比特或多个比特之外的其他比特。
图2示出了根据本发明一个实施例的CTDSM 100的时序图示。在图1和图2所示的实施例中，第一延迟电路160配置为提供第一延迟量Td1(即第二时钟信号CLK’和第一时钟信号CLK具有相位差Td1)，以及第二延迟电路152配置为提供第二延迟量Td2，其中第一延迟量Td1和第二延迟量Td2的总和小于或等于采样周期Ts(例如CLK/CLK’的一个周期)，例如Td1和Td2中的每一个可以是0.5*Ts。参考图2，第一ADC 130开始对滤波后的滤波信号V1’进行采样并在第一时段Td1期间成功确定第一数字信号D1(即MSB)，然后第二ADC 140开始对滤波后的滤波信号V1进行采样。在第二时段Td2期间成功确定第二数字信号D2(即LSB)，并且将第一数字信号D1和第二数字信号D2组合并同时经由反馈电路150反馈到接收电路110。
注意，第一延迟量Td1和第二延迟量Td2(例如均为0.5*Ts)的示例仅用于解释性的目的，而不是对本发明的限制。在本发明的其他实施例中，第一延迟量Td1可以更短并且第二延迟量Td2可以更长，和/或第一延迟量Td1和第二延迟量Td2的总和可以小于采样周期Ts。
在传统的CTDSM中，通常会等到接收到完整的信息(例如滤波信号)之后才会去决定比特，也就是说传统的CTDSM中必须在第二时段Td2(例如本发明的第二延迟量Td2)内进行比特决定(因为在第二时段Td2才会接收到完整的信息，在第一时段Td1内只接收到了部分的信息)，并且传统的CTDSM在第一时段Td1(例如本发明的第一延迟量Td1)内没有做出任何决定，即第一时段Td1(例如本发明的第一延迟量Td1)浪费了。与传统CTDSM相比，如图2所示，本发明的CTDSM 100可以分别在第一时段Td1(例如本发明的第一延迟量Td1)和第二时段Td2(例如本发明的第二延迟量Td2)内确定MSB和LSB，也就是说本发明中在尚未接收到完整的信息时就可以对已经接受到的部分信息进行比特决定的处理了，因此本发明充分利用了采样时段(例如采样周期Ts)，可以使比特决定的时间大大增加，有更加充足的时间进行比特决定的处理。传统的CTDSM中，都会想办法去在一个周期内尽量增加ELD，以使有更多的比特决定时间。而本发明中突破了传统的解决思路，创造性的在第一时段内就对已经接收到的信息进行比特决定的处理，完全突破了传统观点，本发明可以在ELD保持不变的情况增加比特决定时间，亦解决了传统方式中想尽力增加ELD却又需要保证ELD不超过一个周期的两难处境。因此本发明的采用了与传统方式完全不同的解决方案，发明人的创造性思维是非常独特和打破常规的。
因为CTDSM 100的总决策时间加倍或大幅增加(即第一时段Td1(例如本发明的第一延迟量Td1)和第二时段Td2(例如本发明的第二延迟量Td2)均用于比特决定)，所以由第二延迟电路152提供的第二延迟量Td2(可认为是ELD)可以与传统CTDSM的ELD保持相同，以有效地降低在低过采样(over-sampling)速率(OSR，over-sampling ratio)CTDSM中的量化噪声(因为可以使ELD始终保持小于一个周期)。另外，因为输出信号Dout的所有内容均提供给反馈电路150(即没有信息被截断)，所以没有额外的量化噪声添加到CTDSM 100。具体来讲，在有些传统设计中，因为比特决定时间不够，因此在第二时段Td2结束前仅能提供部分内容给反馈电路。而本发明中比特决定的时间充足，因此可以在第二时段Td2结束之前提供所有内容给反馈电路。此外，因为第一ADC 130和第二ADC 140中的每一个均配置为仅产生输出信号Dout的一部分，因此第一ADC 130和/或第二ADC 140可以设计为具有较少的比较器或者提供足够的时间以用于更多的比特循环。
图3是示出根据本发明第二实施例的CTDSM 300的图示。如图3所示，CTDSM 300包括接收电路310，环路滤波器320，第一ADC 330，第二ADC340，组合器342，两个反馈电路350_1和350_2，第一延迟电路360，第一DAC 370，减法器380和两个开关SW1和SW2，其中反馈电路350_1包括第二延迟电路352和第二DAC 354，反馈电路350_2包括第三延迟电路356和第三DAC358。在该实施例中，第一ADC 330，第二ADC 340，第一DAC370，第二DAC 354和第三DAC358是不同的元件。
在该实施例中，CTDSM 300配置为接收输入信号(模拟信号)Vin以产生多比特输出信号(数字信号)Dout，并且CTDSM 300内的第一ADC 330和第二ADC 340配置为在不同时间生成输出信号Dout的不同部分，以完全使用整个采样周期。
具体地，在CTDSM 300的操作中，接收电路310接收输入信号Vin和两个反馈信号VFB1和VFB2以产生第一信号V1，并且环路滤波器320对第一信号V1进行滤波以产生滤波信号V1’。然后，第一ADC 330通过由第一时钟信号CLK控制的第一开关SW1对滤波后的滤波信号V1’进行采样，以产生第一数字信号D1，其中第一ADC 330可以视为用于CTDSM 100的输出信号Dout的MSB的路线ADC。然后，第二ADC340通过由第二时钟信号CLK’控制的第二开关SW2对滤波后的滤波信号V1’进行采样，以产生第二数字信号D2，其中第二时钟信号CLK’是通过使用第一延迟电路360来延迟第一时钟信号CLK产生的，并且第二ADC 340配置为产生CTDSM300的输出信号Dout的LSB。详细地说，由于第二时钟信号CLK’晚于第一时钟信号CLK，因此可以在第二ADC340开始对滤波后的滤波信号V1’进行采样之前成功地确定第一数字信号D1。因此，第一DAC 370对第一数字信号D1执行数字模拟转换操作以产生模拟信号，并且减法器380从滤波信号V1’中减去模拟信号以产生残余信号，第二ADC 340对残余信号执行模拟数字转换操作以产生第二数字信号D2。然后，组合器342组合第一数字信号D1和第二数字信号D2以产生输出信号Dout。在图3所示的实施例中，第二数字信号D2由第二延迟电路352和第二DAC 354处理以产生反馈信号VFB1，第一数字信号D1由第三延迟电路356和第三延迟电路处理DAC 358产生反馈信号VFB2。
CTDSM 300的时序图也可以参考图2所示的实施例。第一延迟电路360配置为提供第一延迟量Td1(即第二时钟信号CLK’和第一时钟信号CLK具有相位差Td1)，以及第二延迟电路352用于提供第二延迟量Td2，第三延迟电路356用于提供第三延迟量(Td1+Td2)，其中第一延迟量Td1和第二延迟量Td2的总和小于或等于采样周期Ts(例如CLK/CLK’的一个周期)。其中产生第二数字信号D2并经过反馈电路350_1产生反馈信号VFB1的时间为Td1(第一延迟电路的延迟量)+Td2(第二延迟电路的延迟量)，而第三延迟电路356所提供第三延迟量为Td1+Td2，因此反馈信号VFB1和VFB2将会同时到达接收电路310，从而保证运行的稳定，以及减少噪声。
在图3所示的实施例中，因为CTDSM 300的总决策时间加倍或大幅增加(即第一时段Td1(例如本发明的第一延迟量Td1)和第二时段Td2(例如本发明的第二延迟量Td2)均用于比特决定)，所以由第二延迟电路352提供的第二延迟量Td2可以与传统CTDSM的ELD保持相同，以有效地降低在低过采样速率CTDSM中的量化噪声。另外，因为组合器342位于反馈环路外部，即第一数字信号D1和第二数字信号D2分别提供给反馈电路350_2和350_1，而不是首先组合，所以反馈速度可以比图1所示的实施例更快。此外，本实施例中第一数字信号D1和第二数字信号D2将会在组合器342组合以产生输出信号Dout。此外本发明中分为两个反馈信号的方式也可以应用在其他实施例中，例如图4，图5所示的实施例中。
图4是示出根据本发明第三实施例的CTDSM 400的图示。如图4所示，CTDSM 400包括接收电路410，环路滤波器420，第一ADC 430，第二ADC440，组合器442，反馈电路450，第一延迟电路460和两个开关SW1和SW2。其中第二ADC 440是逐次逼近寄存器(SAR，successiveapproximation register)ADC，包括第一DAC 441，第一减法器443，第二减法器444，比较器模块(CMP，comparator module)446和第二DAC 448。此外反馈电路450包括第二延迟电路452和第三DAC 454。
在该实施例中，CTDSM 400配置为接收输入信号(模拟信号)Vin以产生多比特输出信号(数字信号)Dout，并且CTDSM 400内的第一ADC 430和第二ADC 440配置为在不同时间生成输出信号Dout的不同部分，以完全使用整个采样周期。
具体地，在CTDSM 400的操作中，接收电路10接收输入信号Vin和反馈信号VFB以产生第一信号V1，并且环路滤波器420对第一信号V1进行滤波以产生滤波信号V1’。然后，第一ADC 430通过由时钟信号CLK控制的第一开关SW1对滤波后的滤波信号滤波V1’进行采样，以产生第一数字信号D1，其中第一ADC 430可以视为用于产生CTDSM 100的输出信号Dout的MSB的路线ADC。然后，第二ADC 440通过由第二时钟信号CLK’控制的第二开关SW2对滤波后的滤波信号V1'进行采样，以产生第二数字信号D2，其中第二时钟信号CLK’是通过使用第一延迟电路460来延迟第一时钟信号CLK产生的，并且第二ADC 440配置为产生CTDSM 400的输出信号Dout的LSB。详细地说，由于第二时钟信号CLK’晚于第一时钟信号CLK，因此可以在第二ADC 140开始对滤波后的滤波信号V1’进行采样之前成功地确定第一数字信号D1。因此，第一DAC 441对第一数字信号D1执行数字模拟转换操作以产生模拟信号，并且第一减法器443从滤波信号V1’中减去模拟信号以产生残余信号，并且第二减法器444从残余信号中减去第二DAC448输出的反馈信号(或称为内部反馈信号)以产生第二信号，比较器模块446处理第二信号以产生第二数字信号D2，第二DAC 448接收第二数字信号D2(可以是第二数字信号D2的一部分，例如第二数字信号D2的一个或多个比特)以产生反馈信号(例如上述的内部反馈信号)至第二减法器444。然后，组合器442组合第一数字信号D1和第二数字信号D2以产生输出信号Dout，并且输出信号Dout由第二延迟电路452和第二DAC 454处理，以产生反馈信号VFB。
CTDSM 400的时序图也可以参考图2所示的实施例。第一延迟电路460配置为提供第一延迟量Td1(即第二时钟信号CLK’和第一时钟信号CLK具有相位差Td1)，以及第二延迟电路452用于提供第二延迟量Td2，其中第一延迟量Td1和第二延迟量Td2的总和小于或等于采样周期Ts(例如CLK/CLK’的一个周期。
在图4所示的实施例中，因为CTDSM 400的总决策时间加倍或大幅增加(即第一时段Td1(例如本发明的第一延迟量Td1)和第二时段Td2(例如本发明的第二延迟量Td2)均用于比特决定)，所以由第二延迟电路452提供的第二延迟量Td2可以是保持与传统CTDSM的ELD相同，以有效地降低在低OSR CTDSM中的量化噪声。另外，因为第二ADC 440是SAR ADC，所以图1中所示的一些部件(例如图1中的第一DAC 170)可以集成到第二ADC 440中。本实施例中CTDSM 400的集成度更高。
图5是示出根据本发明第四实施例的CTDSM 500的图示。如图5所示，CTDSM 500包括接收电路510，环路滤波器520，ADC 540，组合器580，反馈电路550，第一延迟电路560和两个开关SW11(或称为第一开关)和SW12(或称为第二开关)。其中ADC 540是SAR ADC，包括三个减法器541(或称为第一减法器)，542(或称为第二减法器)和543(或称为第三减法器)，比较器模块544，延迟电路545(或称为内部延迟电路)，两个DAC 546(或称为第一DAC)和547(或称为第一DAC)，以及两个开关SW2(或称为第三开关)和SW3(或称为第四开关)。此外反馈电路550包括第二延迟电路552和DAC 554。
在该实施例中，CTDSM 500配置为接收输入信号(模拟信号)Vin以生成多比特输出信号(数字信号)Dout，并且CTDSM 100内的ADC 540配置为在不同时间生成输出信号Dout的不同部分，以完全使用整个采样周期。
具体地，在CTDSM 500的操作中，接收电路510接收输入信号Vin和反馈信号VFB以产生第一信号V1，并且环路滤波器520对第一信号V1进行滤波以产生滤波信号V1’。然后，ADC 540通过由第一时钟信号CLK控制的开关SW11(或称为第一开关)对滤波后的滤波信号V1’进行采样，以产生第一数字信号D1，然后ADC 540通过由第二时钟信号CLK’控制的开关SW12(或称为第二开关)对滤波后的滤波信号V1’进行采样，以产生第二数字信号D2，其中第二时钟信号CLK’是通过使用第一延迟电路560来延迟第一时钟信号CLK产生的。详细地说，在开始时开关SW11接通，开关SW12断开，控制开关SW2(或称为第三开关)以将减法器541(或称为第一减法器)连接到比较器模块544，并且控制开关SW3(或称为第四开关)以将比较器模块544连接到DAC 547(或称为第二DAC)。此时，减法器541从滤波后的滤波信号V1’中减去DAC 547输出的反馈信号(或称为第一内部反馈信号)以产生第二信号，比较器模块544处理减法器541的输出(即第二信号)，以产生第一数字信号D1，其中第一数字信号D1可以视为输出信号Dout的MSB。此外产生的第一数字信号D1可以经过延迟电路545(或称为内部延迟电路)传输到组合器580处。然后，在成功确定第一数字信号D1之后，开关SW11断开，开关SW12接通，控制开关SW2以将减法器543(或称为第三减法器)连接到比较器模块544，并开关SW3控制为将延迟电路545连接到DAC 547。此时，减法器542(或称为第二减法器)从滤波后的滤波信号V1’中减去DAC 547输出的反馈信号(或称为第二内部反馈信号)以产生第三信号，减法器543从减法器542的输出(即第三信号)中减去DAC 546输出的反馈信号(或称为第三内部反馈信号)以产生第四信号，以及比较器模块544处理减法器543的输出(即第四信号)以产生第二数字信号D2，其中第二数字信号D2可以视为输出信号Dout的LSB。然后，组合器580组合第一数字信号D1和第二数字信号D2以产生输出信号Dout，并且输出信号Dout由第二延迟电路552和DAC 554处理以产生反馈信号VFB。此外减法器541在处理时，可以一个比特一个比特的挨个进行处理，例如使用滤波信号减去第一内部反馈信号的第一比特，接着在下一次时减去相应减去第二比特等。减法器542在处理时，可以对多个比特同时进行处理，例如使用滤波信号一次性减去对应的第一内部反馈信号的所有比特，当然减法器542也可以一个比特一个比特的挨个进行处理。此外，本实施例中，第一内部反馈信号可以是DAC 547接收第一数字信号D1的一部分(例如第一数字信号D1的一个或多个比特)并且处理来产生的，第二内部反馈信号可以是DAC 547接收完整地第一数字信号D1并且处理来产生的，第三内部反馈信号可以是DAC 546接收第二数字信号D2(可以是第二数字信号D2的一部分，例如第二数字信号D2的一个或多个比特)并且处理来产生的。
CTDSM 500的时序图也可以参考图2所示的实施例。第一延迟电路560配置为提供第一延迟量Td1(即第二时钟信号CLK’和第一时钟信号CLK具有相位差Td1)，第二延迟电路552用于提供第二延迟量Td2，延迟电路545用于提供第一延迟量Td1，其中第一延迟量Td1和第二延迟量Td2的总和小于或等于采样周期Ts(例如CLK/CLK’的一个周期)。此外，由于产生的第一数字信号D1可以经过延迟电路545(或称为内部延迟电路)传输到组合器580处，而延迟电路545用于提供第一延迟量Td1(第一延迟电路560提供的也为第一延迟量Td1)，因此随后产生的第二数字信号D2(由第一延迟电路560带来的延迟量Td1)可以与第一数字信号D1(由延迟电路545带来的延迟量Td1)同时达到组合器580，从而使保证信号的稳定，降低噪声。并且随后组合器580可以更加稳定的运行，以产生输出信号Dout，并且将输出信号Dout提供给反馈电路。
在图5所示的实施例中，因为CTDSM 500的总决策时间加倍或大幅增加(即第一时段Td1(例如本发明的第一延迟量Td1)和第二时段Td2(例如本发明的第二延迟量Td2)均用于比特决定)，所以由第二延迟电路552提供的第二延迟量Td2可以与传统CTDSM的ELD保持相同，以有效地降低在低OSR CTDSM中的量化噪声。另外，因为ADC 540是SAR ADC，所以与图1所示的实施例相比，图1中所示的一些部件可以集成到ADC 540中。其中按照图1，图3，图4和图5的顺序来说，信号的处理速度由快逐渐到慢，但是CTDSM的集成度由低逐渐到高。
本领域的技术人员将容易地观察到，在保持本发明教导的同时，可以做出许多该装置和方法的修改和改变。因此，上述公开内容应被解释为仅由所附权利要求书的界限和范围所限制。

Claims (5)

1.一种连续时间Δ-Σ调制器，其特征在于，包括：
接收电路，用于接收输入信号和反馈信号以产生第一信号；
环路滤波器，用于对所述第一信号进行滤波以产生滤波信号；
模拟数字转换器，用于在不同时间对所述滤波信号进行采样，以对应的产生第一数字信号和第二数字信号；
组合器，用于组合所述第一数字信号和所述第二数字信号，以产生连续时间Δ-Σ调制器的输出信号；以及
反馈电路，耦合到所述模拟数字转换器，用于根据所述第一数字信号和所述第二数字信号产生至少一个反馈信号；
所述连续时间Δ-Σ调制器还包括：
第一开关和第二开关，耦合在所述环路滤波器的输出节点和所述模拟数字转换器之间；
所述模拟数字转换器还包括：
第一减法器，耦合到所述第一开关；
第二减法器，耦合到与所述第二开关；
第三减法器，耦合到与所述第二减法器；
第三开关，选择性地耦合到所述第一减法器或所述第三减法器；
比较器模块，耦合到所述第三开关；
第一数字模拟转换器，耦合到所述第三减法器与所述比较器模块的输出节点之间；
第二数字模拟转换器，耦合到所述第一减法器和所述第二减法器与所述比较器模块的输出节点之间；
第四开关和内部延迟电路，其中所述第四开关和所述内部延迟电路均耦合到所述比较器模块的输出节点，所述第四开关位于所述第二数字模拟转换器与所述内部延迟电路之间；所述第四开关选择性的将所述第二数字模拟转换器与所述比较器模块的输出节点耦合，或将所述第二数字模拟转换器与所述内部延迟电路耦合；
其中所述第一开关由第一时钟信号控制接通，并且所述第二开关断开，所述第三开关将所述第一减法器与所述比较器模块耦合，所述第四开关将所述第二数字模拟转换器与所述比较器模块的输出节点耦合，以使所述第一减法器从滤波信号中减去第一内部反馈信号以产生第二信号，所述比较器模块处理所述第二信号以产生第一数字信号；以及
所述第二开关由第二时钟信号控制接通，并且所述第一开关断开，所述第三开关将所述第三减法器与所述比较器模块耦合，所述第四开关将所述第二数字模拟转换器与所述内部延迟电路耦合，以使所述第二减法器从所述滤波信号中减去第二内部反馈信号以产生第三信号，并使所述第三减法器从所述第三信号中减去第三内部反馈信号以产生第四信号，所述比较器模块处理所述第四信号以产生第二数字信号；
所述第二数字模拟转换器还用于接收所述第一数字信号的一部分以产生所述第一内部反馈信号，并且用于接收完整地所述第一数字信号以产生所述第二内部反馈信号；所述第一数字模拟转换器还用于接收所述第二数字信号以产生所述第三内部反馈信号；
所述第二时钟信号的相位与所述第一时钟信号的相位不同，以使所述模拟数字转换器在不同时间对所述滤波信号进行采样。
2.如权利要求1所述的连续时间Δ-Σ调制器，其特征在于，还包括：
第一延迟电路，用于延迟所述第一时钟信号以产生所述第二时钟信号；
其中所述第一延迟电路配置为提供第一延迟量，所述内部延迟电路配置为提供第一延迟量。
3.如权利要求1所述的连续时间Δ-Σ调制器，其特征在于，由所述模拟数字转换器产生的所述第一数字信号和由所述模拟数字转换器产生的所述第二数字信号同时提供给所述反馈电路。
4.如权利要求1所述的连续时间Δ-Σ调制器，其特征在于，所述第一数字信号是所述输出信号的至少一个比特，所述第二数字信号是所述输出信号的其他比特。
5.如权利要求1所述的连续时间Δ-Σ调制器，其特征在于，在不同时段期间产生所述第一数字信号和所述第二数字信号。
CN201811394123.2A 2017-11-22 2018-11-21 连续时间δ-σ调制器 Active CN110022156B (zh)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
US201762589609P 2017-11-22 2017-11-22
US62/589,609 2017-11-22
US201862664376P 2018-04-30 2018-04-30
US62/664,376 2018-04-30
US16/134,960 US10374626B2 (en) 2017-11-22 2018-09-18 Interleaving quantizer in continuous-time delta-sigma modulator for quantization level increment
US16/134,960 2018-09-18

Publications (2)

Publication Number Publication Date
CN110022156A CN110022156A (zh) 2019-07-16
CN110022156B true CN110022156B (zh) 2023-06-30

Family

ID=63998522

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201811394123.2A Active CN110022156B (zh) 2017-11-22 2018-11-21 连续时间δ-σ调制器

Country Status (4)

Country Link
US (1) US10374626B2 (zh)
EP (1) EP3490152B1 (zh)
CN (1) CN110022156B (zh)
TW (1) TWI674769B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111181566B (zh) * 2018-11-09 2023-04-07 瑞昱半导体股份有限公司 三角积分调制器及相关的信号处理方法
US10715160B1 (en) * 2019-09-13 2020-07-14 Analog Devices International Unlimited Company Low noise analog-to-digital converter

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102011079211B3 (de) * 2011-07-14 2012-12-20 Technische Universität Dresden Verfahren und Anordnung zur inkrementellen Delta-Sigma-Analog-Digitalwandlung
US9455737B1 (en) * 2015-09-25 2016-09-27 Qualcomm Incorporated Delta-sigma analog-to-digital converter (ADC) with time-interleaved (TI) or two-step successive approximation register (SAR) quantizer
CN106253908A (zh) * 2015-06-11 2016-12-21 美国亚德诺半导体公司 过采样δ‑σ调制器的超低功耗双量化器架构

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5012244A (en) 1989-10-27 1991-04-30 Crystal Semiconductor Corporation Delta-sigma modulator with oscillation detect and reset circuit
GB2457059A (en) * 2008-01-31 2009-08-05 Chandler Stephen Anthony Gerar Means for sampling in analogue to digital converters
US8344921B2 (en) 2010-11-04 2013-01-01 Mediatek Inc. Sigma-delta modulator with SAR ADC and truncater having order lower than order of integrator and related sigma-delta modulation method
TWI517590B (zh) 2013-06-18 2016-01-11 瑞昱半導體股份有限公司 估算時間交錯類比數位轉換器中第一、第二類比數位轉換器之間之取樣延遲誤差的方法與裝置
TWI539759B (zh) * 2014-09-12 2016-06-21 奇景光電股份有限公司 不具降頻器的連續時間三角積分類比至數位接收器
US9577662B2 (en) * 2015-02-06 2017-02-21 Broadcom Corporation Method and apparatus for excess loop delay compensation in continuous-time sigma-delta analog-to-digital converters
US9787316B2 (en) 2015-09-14 2017-10-10 Mediatek Inc. System for conversion between analog domain and digital domain with mismatch error shaping
US9843337B1 (en) * 2017-03-16 2017-12-12 Analog Devices Global Background flash offset calibration in continuous-time delta-sigma ADCS

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102011079211B3 (de) * 2011-07-14 2012-12-20 Technische Universität Dresden Verfahren und Anordnung zur inkrementellen Delta-Sigma-Analog-Digitalwandlung
CN106253908A (zh) * 2015-06-11 2016-12-21 美国亚德诺半导体公司 过采样δ‑σ调制器的超低功耗双量化器架构
US9455737B1 (en) * 2015-09-25 2016-09-27 Qualcomm Incorporated Delta-sigma analog-to-digital converter (ADC) with time-interleaved (TI) or two-step successive approximation register (SAR) quantizer

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
Optimal Design Methodology for High-Order;Yi Ke, Soheil Radiom, HamidReza Rezaee, Guy Vandenbosch, Jan Cra;《2007 14th IEEE International Conference on Electronics, Circuits and Systems》;IEEE;20071214;第1-4页 *
Saska Lindfors,Kari A. I. Halonen.Two-Step Quantization in Multibit ΔΣ Modulators.《IEEE TRANSACTIONS ON CIRCUITS AND SYSTEMS》.IEEE,2001, *
Two-Step Quantization in Multibit ΔΣ Modulators;Saska Lindfors,Kari A. I. Halonen;《IEEE TRANSACTIONS ON CIRCUITS AND SYSTEMS》;IEEE;20010228;第1-5页 *

Also Published As

Publication number Publication date
TW201926907A (zh) 2019-07-01
CN110022156A (zh) 2019-07-16
US10374626B2 (en) 2019-08-06
EP3490152A1 (en) 2019-05-29
EP3490152B1 (en) 2022-08-03
TWI674769B (zh) 2019-10-11
US20190158111A1 (en) 2019-05-23

Similar Documents

Publication Publication Date Title
US8928511B2 (en) Sigma-delta modulator with SAR ADC and truncater and related sigma-delta modulation method
US6346898B1 (en) Multilevel analog to digital data converter having dynamic element matching in a reference data path
US9871534B2 (en) Analog-to-digital converter with embedded noise-shaped truncation, embedded noise-shaped segmentation and/or embedded excess loop delay compensation
US7116260B2 (en) Mismatch shaped analog to digital converter
US7948414B2 (en) Delta-sigma analog-to-digital conversion apparatus and method thereof
US8094051B2 (en) Sigma-delta-based analog-to-digital converter
EP0559367A1 (en) Pseudo multi-bit sigma-delta analog-to-digital converter
US7084791B2 (en) Analog-to-digital converter with correction of offset errors
KR20080109887A (ko) 전류 모드 동적 요소 정합 및 동적 요소 정합 결정 로직을 포함하는 멀티비트 양자화 시그마 델타 변조기
US9900023B1 (en) Multi-stage delta-sigma pipelined successive approximation register analog-to-digital converter
US9240801B2 (en) Analog-to-digital converter
US10432214B2 (en) Apparatus for applying different transfer functions to code segments of multi-bit output code that are sequentially determined and output by multi-bit quantizer and associated delta-sigma modulator
US10944418B2 (en) Analog-to-digital converter capable of generate digital output signal having different bits
EP3709518A1 (en) Delta-sigma modulator with truncation error compensation and associated method
US9685976B2 (en) Methods and devices for modifying active paths in a K-delta-1-sigma modulator
CN110022156B (zh) 连续时间δ-σ调制器
US8570202B2 (en) Digital-to-analog converter implementing hybrid conversion architecture
EP3297169A1 (en) Continuous-time cascaded sigma-delta analog-to-digital
JP5538381B2 (ja) Δσａｄｃ
US20240106448A1 (en) Data-dependent glitch and inter-symbol interference minimization in switched-capacitor circuits
CN111295843B (zh) 具有至少三条采样信道的流水线模数转换器
Kester et al. ADCs for DSP Applications
EP2157700A1 (en) Delta-sigma analog-to-digital converter circuit and method for analog-to-digital converting
ADCs SECTION 3 ADCs FOR DSP APPLICATIONS

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant