TWI674769B - 連續時間δ-σ調製器 - Google Patents

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Abstract

本發明公開一種連續時間△-Σ調製器，包括：第一類比數位轉換器，用於對濾波訊號進行採樣，以產生第一數位訊號；第二類比數位轉換器，用於對濾波訊號進行採樣，以產生第二數位訊號；組合器，用於組合對該第一數位訊號和對該第二數位訊號，以產生連續時間△-Σ調製器的輸出訊號；該第一類比數位轉換器和該第二類比數位轉換器在不同時間對該濾波訊號進行採樣，並且將由該第一類比數位轉換器產生的該第一數位訊號和由該第二類比數位轉換器產生的該第二數位訊號提供給迴饋電路。

Description

連續時間△-Σ調製器
本發明涉及電學技術領域，尤其涉及一種連續時間△-Σ調製器。
在連續時間△-Σ調製器(CTDSM，continuous-time delta-sigma modulator)中，量化器(quantizer)和迴饋(feedback)訊號之間的時間差稱為過量迴路延遲(ELD，excess loop delay)。CTDSM的ELD必須小於採樣週期(sampling period)，否則量化雜訊(quantization noise)將增加，並且CTDSM迴路將變得不穩定。例如，如果ELD設計為具有0.5*Ts的延遲量(Ts是採樣週期)，則量化器需要在0.5*Ts內做出決定。因此，位元循環(bit cycling)的決定時間受到ELD的延遲量的限制，並且浪費了採樣週期的剩餘時間。此外，由於連續時間△-Σ調製器要求更寬的頻寬和更快的採樣速率，0.5*Ts的時間量可能不足以進行位元決定。
有鑑於此，本發明提供一種連續時間△-Σ調製器，具有更充足的位元決定時間。
根據本發明的第一方面，公開一種連續時間△-Σ調製器，包括： 接收電路，用於接收輸入訊號和迴饋訊號以產生第一訊號；迴路濾波器，用於對該第一訊號進行濾波以產生濾波訊號；第一類比數位轉換器，用於對該濾波訊號進行採樣，以產生第一數位訊號；第二類比數位轉換器，用於對該濾波訊號進行採樣，以產生第二數位訊號；組合器，用於組合該第一數位訊號和該第二數位訊號，以產生連續時間△-Σ調製器的輸出訊號；以及迴饋電路，耦接該第一類比數位轉換器和該第二類比數位轉換器，用於根據該第一數位訊號和該第二數位訊號產生至少一個迴饋訊號；其中，該第一類比數位轉換器和該第二類比數位轉換器在不同時間對該濾波訊號進行採樣，並且將由該第一類比數位轉換器產生的該第一數位訊號和由該第二類比數位轉換器產生的該第二數位訊號提供給該迴饋電路。
根據本發明的第二方面，公開一種連續時間△-Σ調製器，包括：接收電路，用於接收輸入訊號和迴饋訊號以產生第一訊號；迴路濾波器，用於對該第一訊號進行濾波以產生濾波訊號；類比數位轉換器，用於在不同時間對該濾波訊號進行採樣，以對應的產生第一數位訊號和，以及對該濾波訊號進行採樣，以在不同時間產生第二數位訊號；組合器，用於組合該第一數位訊號和該第二數位訊號，以產生連續時間△-Σ調製器的輸出訊號；以及迴饋電路，耦合到該類比數位轉換器和第二類比數位轉換器，用於根據該第一數位訊號和該第二數位訊號產生至少一個迴饋訊號。
本發明提供的連續時間△-Σ調製器由於包括：第一類比數位轉換器，用於對濾波訊號進行採樣，以產生第一數位訊號；第二類比數位轉換器，用於對濾波訊號進行採樣，以產生第二數位訊號；組合器，用於組合該第一數位訊號和該第二數位訊號，以產生連續時間△-Σ調製器的輸出訊號；該第一類比數位轉換器和該第二類比數位轉換器在不同時間對濾波訊號進行採樣。與傳統CTDSM相比，本發明的連續時間△-Σ調製器可以分別在不同時間對濾波訊號進行採樣，從而分別在不同時間決定位元，以充分利用採樣時段，具有更充足的時間決定位元。
100、300、400、500‧‧‧CTDSM
110、310、410、510‧‧‧接收電路
120、320、420、520‧‧‧迴路濾波器
130、330、430‧‧‧第一ADC
140、340、440‧‧‧第二ADC
540‧‧‧ADC
142、342、442‧‧‧組合器
443‧‧‧第一減法器
444‧‧‧第二減法器
446、544‧‧‧比較器模組
150、350_1、350_2、450、550‧‧‧迴饋電路
545‧‧‧延遲電路
152、352、452、552‧‧‧第二延遲電路
154、354‧‧‧第二DAC
554、546、547‧‧‧DAC
160、360、460、560‧‧‧第一延遲電路
170、370、441‧‧‧第一DAC
448‧‧‧第二DAC
454‧‧‧第三DAC
180、380、541、542、543‧‧‧減法器
Vin‧‧‧輸入訊號
V1‧‧‧第一訊號
V1’‧‧‧濾波訊號
VFB‧‧‧迴饋訊號
SW1、SW2、SW11、SW12、SW3‧‧‧開關
CLK‧‧‧第一時脈訊號
CLK’‧‧‧第二時脈訊號
Dout‧‧‧輸出訊號
D1‧‧‧第一數位訊號
D2‧‧‧第二數位訊號
Td1‧‧‧第一延遲量
Td2‧‧‧第二延遲量
Ts‧‧‧採樣週期
VFB、VFB1、VFB2‧‧‧迴饋訊號
透過閱讀後續的詳細描述和實施例可以更全面地理解本發明，本實施例參照附圖給出，其中：第1圖是示出根據本發明第一實施例的CTDSM(連續時間△-Σ調製器)的圖示；第2圖示出了根據本發明一個實施例的CTDSM的時序圖示；第3圖是示出根據本發明第二實施例的CTDSM的圖示；第4圖是示出根據本發明第三實施例的CTDSM的圖示；第5圖是示出根據本發明第四實施例的CTDSM的圖示。
以下描述為本發明實施的較佳實施例。以下實施例僅用來例舉闡釋 本發明的技術特徵，並非用來限制本發明的範疇。在通篇說明書及申請專利範圍當中使用了某些詞彙來指稱特定的元件。所屬領域技術人員應可理解，製造商可能會用不同的名詞來稱呼同樣的元件。本說明書及申請專利範圍並不以名稱的差異來作為區別元件的方式，而係以元件在功能上的差異來作為區別的基準。本發明的範圍應當參考後附的申請專利範圍來確定。本發明中使用的術語“元件”、“系統”和“裝置”可以係與電腦相關的實體，其中，該電腦可以係硬體、軟體、或硬體和軟體的接合。在以下描述和申請專利範圍當中所提及的術語“包含”和“包括”為開放式用語，故應解釋成“包含，但不限定於...”的意思。此外，術語“耦接”意指間接或直接的電氣連接。因此，若文中描述一個裝置耦接至另一裝置，則代表該裝置可直接電氣連接於該另一裝置，或者透過其它裝置或連接手段間接地電氣連接至該另一裝置。
對這些實施例進行了詳細的描述係為了使本領域的技術人員能夠實施這些實施例，並且應當理解，在不脫離本發明的精神和範圍情況下，可以利用其他實施例進行機械、化學、電氣和程式上的改變。因此，以下詳細描述並非係限制性的，並且本發明的實施例的範圍僅由所附申請專利範圍限定。
下面將參考特定實施例並且參考某些附圖來描述本發明，但係本發明不限於此，並且僅由申請專利範圍限制。所描述的附圖僅係示意性的而並非限制性的。在附圖中，為了說明的目的，一些元件的尺寸可能被誇大，而不係按比例繪製。在本發明的實踐中，尺寸和相對尺寸不對應於實際尺寸。
第1圖是示出根據本發明第一實施例的CTDSM 100的圖示。如第1圖所示，CTDSM 100包括接收電路110，迴路濾波器120，第一類比數位轉換器 (ADC，analog-to-digital converter)130，第二ADC 140，組合器142，迴饋電路150，第一延遲電路160，第一數位類比轉換器(DAC，digital-to-analog converter)170，減法器(subtractor)180和開關SW1和SW2，其中迴饋電路150包括第二延遲電路(用於保持所產生的過量迴路延遲(ELD，excess loop delay)固定不變)152和第二DAC 154。在該實施例中，第一ADC 130，第二ADC 140，第一DAC 170和第二DAC 154是不同的(distinct)元件。
在該實施例中，CTDSM 100配置為接收輸入訊號(類比訊號)Vin以產生多位元(multi-bit)輸出訊號(數位訊號)Dout，並且CTDSM 100內的第一ADC 130和第二ADC 140配置為在不同時間生成輸出訊號Dout的不同部分，以完全使用整個採樣週期。例如一個採樣週期Ts(TsTd1+Td2)中，第一ADC 130配置為在Td1時間段(第一延遲量)生成輸出訊號Dout的第一部分，第二ADC 140配置為在Td2時間段(第二延遲量)生成輸出訊號Dout的第二部分，將輸出訊號的第一部分和第二部分組合之後就得到了完整的輸出訊號Dout。其中Td1時間段(第一延遲量)與Td2時間段(第二延遲量)是在一個採樣週期Ts中的兩個不同的時間段(例如Td1為Ts的前半段，Td2為Ts的後半段)，並且Td1與Td2兩個時間段之和小於等於採樣週期Ts。
具體地，在CTDSM 100的操作中，接收電路110接收輸入訊號Vin和迴饋訊號VFB以產生第一訊號V1，並且迴路濾波器120對第一訊號V1進行濾波以產生濾波訊號V1’。然後，第一ADC 130透過由第一時脈訊號CLK控制的第一開關SW1對濾波後的濾波訊號V1’進行採樣，以產生第一數位訊號D1，其中第一ADC 130可以視為用於產生CTDSM 100的輸出訊號Dout的MSB(Most Significant Bit，最高有效位)的粗略(coarse)ADC。然後，第二ADC 140透過由第二時脈 訊號CLK’控制的第二開關SW2對濾波後的濾波訊號V1’進行採樣，以產生第二數位訊號D2(下面會詳細描述第二數位訊號D2的產生過程)，其中第二時脈訊號CLK’是透過使用第一延遲電路160來延遲第一時脈訊號CLK產生的，並且第二ADC 140配置為產生CTDSM 100的輸出訊號Dout的LSB(Least Significant Bit，最低有效位)。詳細地說，由於第二時脈訊號CLK’晚於第一時脈訊號CLK，因此可以在第二ADC 140開始對濾波後的濾波訊號V1’進行採樣之前成功地確定第一數位訊號D1。因此，第一DAC 170對第一數位訊號D1執行數位類比轉換操作以產生類比訊號，並且減法器180從濾波訊號V1’(開關SW1斷開，開關SW2接通以使減法器180接收濾波訊號V1’)中減去該類比訊號以產生殘餘(residual)訊號，並且第二ADC 140對殘餘訊號執行類比數位轉換操作以產生第二數位訊號D2。然後，組合器142組合第一數位訊號D1和第二數位訊號D2以產生輸出訊號Dout，並且輸出訊號Dout由第二延遲電路152和第二DAC154處理以產生迴饋訊號VFB。本實施例中，第一數位訊號D1和第二數位元訊號D2組合之後提供給迴饋電路150，因此可認為第一數位訊號D1和第二數位訊號D2是同時提供給迴饋電路150的。此外本實施例中第一數位訊號D1可以確定輸出訊號Dout的其中一個位元或複數個位元，而第二數位訊號D2則可以確定輸出訊號Dout中除了第一數位訊號D1確定的一個位元或複數個位元之外的其他位元。
第2圖示出了根據本發明一個實施例的CTDSM 100的時序圖示。在第1圖和第2圖所示的實施例中，第一延遲電路160配置為提供第一延遲量Td1(即第二時脈訊號CLK’和第一時脈訊號CLK具有相位差Td1)，以及第二延遲電路152配置為提供第二延遲量Td2，其中第一延遲量Td1和第二延遲量Td2的總和小於或等於採樣週期Ts(例如CLK/CLK’的一個週期)，例如Td1和Td2中的每一個可以是0.5*Ts。參考第2圖，第一ADC 130開始對濾波後的濾波訊號V1’進行採樣 並在第一時段Td1期間成功確定第一數位訊號D1(即MSB)，然後第二ADC 140開始對濾波後的濾波訊號V1進行採樣。在第二時段Td2期間成功確定第二數位訊號D2(即LSB)，並且將第一數位訊號D1和第二數位訊號D2組合並同時經由迴饋電路150迴饋到接收電路110。
注意，第一延遲量Td1和第二延遲量Td2(例如均為0.5*Ts)的示例僅用於解釋性的目的，而不是對本發明的限制。在本發明的其他實施例中，第一延遲量Td1可以更短並且第二延遲量Td2可以更長，和/或第一延遲量Td1和第二延遲量Td2的總和可以小於採樣週期Ts。
在傳統的CTDSM中，通常會等到接收到完整的資訊(例如濾波訊號)之後才會去決定位元，也就是說傳統的CTDSM中必須在第二時段Td2(例如本發明的第二延遲量Td2)內進行位元決定(因為在第二時段Td2才會接收到完整的資訊，在第一時段Td1內只接收到了部分的資訊)，並且傳統的CTDSM在第一時段Td1(例如本發明的第一延遲量Td1)內沒有做出任何決定，即第一時段Td1(例如本發明的第一延遲量Td1)浪費了。與傳統CTDSM相比，如第2圖所示，本發明的CTDSM 100可以分別在第一時段Td1(例如本發明的第一延遲量Td1)和第二時段Td2(例如本發明的第二延遲量Td2)內確定MSB和LSB，也就是說本發明中在尚未接收到完整的資訊時就可以對已經接受到的部分資訊進行位元決定的處理了，因此本發明充分利用了採樣時段(例如採樣週期Ts)，可以使位元決定的時間大大增加，有更加充足的時間進行位元決定的處理。傳統的CTDSM中，都會想辦法去在一個週期內盡量增加ELD，以使有更多的位元決定時間。而本發明中突破了傳統的解決思路，創造性的在第一時段內就對已經接收到的資訊進行位元決定的處理，完全突破了傳統觀點，本發明可以在ELD 保持不變的情況增加位元決定時間，亦解決了傳統方式中想盡力增加ELD卻又需要保證ELD不超過一個週期的兩難處境。因此本發明的採用了與傳統方式完全不同的解決方案，發明人的創造性思維是非常獨特和打破常規的。
因為CTDSM 100的總決策時間加倍或大幅增加(即第一時段Td1(例如本發明的第一延遲量Td1)和第二時段Td2(例如本發明的第二延遲量Td2)均用於位元決定)，所以由第二延遲電路152提供的第二延遲量Td2(可認為是ELD)可以與傳統CTDSM的ELD保持相同，以有效地降低在低過採樣(over-sampling)速率(OSR，over-sampling ratio)CTDSM中的量化雜訊(因為可以使ELD始終保持小於一個週期)。另外，因為輸出訊號Dout的所有內容均提供給迴饋電路150(即沒有資訊被截斷)，所以沒有額外的量化雜訊添加到CTDSM 100。具體來講，在有些傳統設計中，因為位元決定時間不夠，因此在第二時段Td2結束前僅能提供部分內容給迴饋電路。而本發明中位元決定的時間充足，因此可以在第二時段Td2結束之前提供所有內容給迴饋電路。此外，因為第一ADC 130和第二ADC 140中的每一個均配置為僅產生輸出訊號Dout的一部分，因此第一ADC 130和/或第二ADC 140可以設計為具有較少的比較器或者提供足夠的時間以用於更多的位元循環。
第3圖是示出根據本發明第二實施例的CTDSM 300的圖示。如第3圖所示，CTDSM 300包括接收電路310，迴路濾波器320，第一ADC 330，第二ADC 340，組合器342，兩個迴饋電路350_1和350_2，第一延遲電路360，第一DAC 370，減法器380和兩個開關SW1和SW2，其中迴饋電路350_1包括第二延遲電路352和第二DAC 354，迴饋電路350_2包括第三延遲電路356和第三DAC358。在該實施例中，第一ADC 330，第二ADC 340，第一DAC 370，第二DAC 354和第三DAC 358是不同的元件。
在該實施例中，CTDSM 300配置為接收輸入訊號(類比訊號)Vin以產生多位元輸出訊號(數位訊號)Dout，並且CTDSM 300內的第一ADC 330和第二ADC 340配置為在不同時間生成輸出訊號Dout的不同部分，以完全使用整個採樣週期。
具體地，在CTDSM 300的操作中，接收電路310接收輸入訊號Vin和兩個迴饋訊號VFB1和VFB2以產生第一訊號V1，並且迴路濾波器320對第一訊號V1進行濾波以產生濾波訊號V1’。然後，第一ADC 330透過由第一時脈訊號CLK控制的第一開關SW1對濾波後的濾波訊號V1’進行採樣，以產生第一數位訊號D1，其中第一ADC 330可以視為用於CTDSM 100的輸出訊號Dout的MSB的路線ADC。然後，第二ADC340透過由第二時脈訊號CLK’控制的第二開關SW2對濾波後的濾波訊號V1’進行採樣，以產生第二數位訊號D2，其中第二時脈訊號CLK’是透過使用第一延遲電路360來延遲第一時脈訊號CLK產生的，並且第二ADC 340配置為產生CTDSM 300的輸出訊號Dout的LSB。詳細地說，由於第二時脈訊號CLK’晚於第一時脈訊號CLK，因此可以在第二ADC340開始對濾波後的濾波訊號V1’進行採樣之前成功地確定第一數位訊號D1。因此，第一DAC 370對第一數位訊號D1執行數位類比轉換操作以產生類比訊號，並且減法器380從濾波訊號V1’中減去類比訊號以產生殘餘訊號，第二ADC 340對殘餘訊號執行類比數位轉換操作以產生第二數位訊號D2。然後，組合器342組合第一數位訊號D1和第二數位訊號D2以產生輸出訊號Dout。在圖3所示的實施例中，第二數位訊號D2由第二延遲電路352和第二DAC 354處理以產生迴饋訊號VFB1，第一數位訊號D1由第三延遲電路356和第三延遲電路處理DAC 358產生迴饋訊號VFB2。
CTDSM 300的時序圖也可以參考第2圖所示的實施例。第一延遲電路360配置為提供第一延遲量Td1(即第二時脈訊號CLK’和第一時脈訊號CLK具有相位差Td1)，以及第二延遲電路352用於提供第二延遲量Td2，第三延遲電路356用於提供第三延遲量(Td1+Td2)，其中第一延遲量Td1和第二延遲量Td2的總和小於或等於採樣週期Ts(例如CLK/CLK’的一個週期)。其中產生第二數位訊號D2並經過迴饋電路350_1產生迴饋訊號VFB1的時間為Td1(第一延遲電路的延遲量)+Td2(第二延遲電路的延遲量)，而第三延遲電路356所提供第三延遲量為Td1+Td2，因此迴饋訊號VFB1和VFB2將會同時到達接收電路310，從而保證運行的穩定，以及減少雜訊。
在第3圖所示的實施例中，因為CTDSM 300的總決策時間加倍或大幅增加(即第一時段Td1(例如本發明的第一延遲量Td1)和第二時段Td2(例如本發明的第二延遲量Td2)均用於位元決定)，所以由第二延遲電路352提供的第二延遲量Td2可以與傳統CTDSM的ELD保持相同，以有效地降低在低過採樣速率CTDSM中的量化雜訊。另外，因為組合器342位於迴饋迴路外部，即第一數位訊號D1和第二數位訊號D2分別提供給迴饋電路350_2和350_1，而不是首先組合，所以迴饋速度可以比第1圖所示的實施例更快。此外，本實施例中第一數位訊號D1和第二數位訊號D2將會在組合器342組合以產生輸出訊號Dout。此外本發明中分為兩個迴饋訊號的方式也可以應用在其他實施例中，例如第4圖，第5圖所示的實施例中。
第4圖是示出根據本發明第三實施例的CTDSM 400的圖示。如第4圖所示，CTDSM 400包括接收電路410，迴路濾波器420，第一ADC 430，第二ADC 440，組合器442，迴饋電路450，第一延遲電路460和兩個開關SW1和SW2。其中第二ADC 440是逐次逼近寄存器(SAR，successive approximation register)ADC，包括第一DAC 441，第一減法器443，第二減法器444，比較器模組(CMP，comparator module)446和第二DAC 448。此外迴饋電路450包括第二延遲電路452和第三DAC 454。
在該實施例中，CTDSM 400配置為接收輸入訊號(類比訊號)Vin以產生多位元輸出訊號(數位訊號)Dout，並且CTDSM 400內的第一ADC 430和第二ADC 440配置為在不同時間生成輸出訊號Dout的不同部分，以完全使用整個採樣週期。
具體地，在CTDSM 400的操作中，接收電路10接收輸入訊號Vin和迴饋訊號VFB以產生第一訊號V1，並且迴路濾波器420對第一訊號V1進行濾波以產生濾波訊號V1’。然後，第一ADC 430透過由時脈訊號CLK控制的第一開關SW1對濾波後的濾波訊號濾波V1’進行採樣，以產生第一數位訊號D1，其中第一ADC 430可以視為用於產生CTDSM 100的輸出訊號Dout的MSB的路線ADC。然後，第二ADC 440透過由第二時脈訊號CLK’控制的第二開關SW2對濾波後的濾波訊號V1'進行採樣，以產生第二數位訊號D2，其中第二時脈訊號CLK’是透過使用第一延遲電路460來延遲第一時脈訊號CLK產生的，並且第二ADC 440配置為產生CTDSM 400的輸出訊號Dout的LSB。詳細地說，由於第二時脈訊號CLK’晚於第一時脈訊號CLK，因此可以在第二ADC 140開始對濾波後的濾波訊號V1’進行採樣之前成功地確定第一數位訊號D1。因此，第一DAC 441對第一數位訊號D1執行數位類比轉換操作以產生類比訊號，並且第一減法器443從濾波訊號V1’中減去類比訊號以產生殘餘訊號，並且第二減法器444從殘餘訊號中減去第二DAC 448輸出的迴饋訊號(或稱為內部迴饋訊號)以產生第二訊號，比較器模組446處理第二訊號以產生第二數位訊號D2，第二DAC 448接收第二數位訊號D2(可以是第二數位訊號D2的一部分，例如第二數位訊號D2的一個或複數個位元)以產生迴饋訊號(例如上述的內部迴饋訊號)至第二減法器444。然後，組合器442組合第一數位訊號D1和第二數位訊號D2以產生輸出訊號Dout，並且輸出訊號Dout由第二延遲電路452和第二DAC 454處理，以產生迴饋訊號VFB。
CTDSM 400的時序圖也可以參考第2圖所示的實施例。第一延遲電路460配置為提供第一延遲量Td1(即第二時脈訊號CLK’和第一時脈訊號CLK具有相位差Td1)，以及第二延遲電路452用於提供第二延遲量Td2，其中第一延遲量Td1和第二延遲量Td2的總和小於或等於採樣週期Ts(例如CLK/CLK’的一個週期。
在第4圖所示的實施例中，因為CTDSM 400的總決策時間加倍或大幅增加(即第一時段Td1(例如本發明的第一延遲量Td1)和第二時段Td2(例如本發明的第二延遲量Td2)均用於位元決定)，所以由第二延遲電路452提供的第二延遲量Td2可以是保持與傳統CTDSM的ELD相同，以有效地降低在低OSR CTDSM中的量化雜訊。另外，因為第二ADC 440是SAR ADC，所以第1圖中所示的一些部件(例如第1圖中的第一DAC 170)可以整合到第二ADC 440中。本實施例中CTDSM 400的整合度更高。
第5圖是示出根據本發明第四實施例的CTDSM 500的圖示。如第5圖所示，CTDSM 500包括接收電路510，迴路濾波器520，ADC 540，組合器580，迴饋電路550，第一延遲電路560和兩個開關SW11(或稱為第一開關)和SW12 (或稱為第二開關)。其中ADC 540是SAR ADC，包括三個減法器541(或稱為第一減法器)，542(或稱為第二減法器)和543(或稱為第三減法器)，比較器模組544，延遲電路545(或稱為內部延遲電路)，兩個DAC 546(或稱為第一DAC)和547(或稱為第一DAC)，以及兩個開關SW2(或稱為第三開關)和SW3(或稱為第四開關)。此外迴饋電路550包括第二延遲電路552和DAC 554。
在該實施例中，CTDSM 500配置為接收輸入訊號(類比訊號)Vin以生成多位元輸出訊號(數位訊號)Dout，並且CTDSM 100內的ADC 540配置為在不同時間生成輸出訊號Dout的不同部分，以完全使用整個採樣週期。
具體地，在CTDSM 500的操作中，接收電路510接收輸入訊號Vin和迴饋訊號VFB以產生第一訊號V1，並且迴路濾波器520對第一訊號V1進行濾波以產生濾波訊號V1’。然後，ADC 540透過由第一時脈訊號CLK控制的開關SW11(或稱為第一開關)對濾波後的濾波訊號V1’進行採樣，以產生第一數位訊號D1，然後ADC 540透過由第二時脈訊號CLK’控制的開關SW12(或稱為第二開關)對濾波後的濾波訊號V1’進行採樣，以產生第二數位訊號D2，其中第二時脈訊號CLK’是透過使用第一延遲電路560來延遲第一時脈訊號CLK產生的。詳細地說，在開始時開關SW11接通，開關SW12斷開，控制開關SW2(或稱為第三開關)以將減法器541(或稱為第一減法器)連接到比較器模組544，並且控制開關SW3(或稱為第四開關)以將比較器模組544連接到DAC 547(或稱為第二DAC)。此時，減法器541從濾波後的濾波訊號V1’中減去DAC 547輸出的迴饋訊號(或稱為第一內部迴饋訊號)以產生第二訊號，比較器模組544處理減法器541的輸出(即第二訊號)，以產生第一數位訊號D1，其中第一數位訊號D1可以視為輸出訊號Dout的MSB。此外產生的第一數位訊號D1可以經過延遲電路545(或稱為內 部延遲電路)傳輸到組合器580處。然後，在成功確定第一數位訊號D1之後，開關SW11斷開，開關SW12接通，控制開關SW2以將減法器543(或稱為第三減法器)連接到比較器模組544，並開關SW3控制為將延遲電路545連接到DAC 547。此時，減法器542(或稱為第二減法器)從濾波後的濾波訊號V1’中減去DAC 547輸出的迴饋訊號(或稱為第二內部迴饋訊號)以產生第三訊號，減法器543從減法器542的輸出(即第三訊號)中減去DAC 546輸出的迴饋訊號(或稱為第三內部迴饋訊號)以產生第四訊號，以及比較器模組544處理減法器543的輸出(即第四訊號)以產生第二數位訊號D2，其中第二數位訊號D2可以視為輸出訊號Dout的LSB。然後，組合器580組合第一數位訊號D1和第二數位訊號D2以產生輸出訊號Dout，並且輸出訊號Dout由第二延遲電路552和DAC 554處理以產生迴饋訊號VFB。此外減法器541在處理時，可以一個位元一個位元的挨個進行處理，例如使用濾波訊號減去第一內部迴饋訊號的第一位元，接著在下一次時減去相應減去第二位元等。減法器542在處理時，可以對複數個位元同時進行處理，例如使用濾波訊號一次性減去對應的第一內部迴饋訊號的所有位元，當然減法器542也可以一個位元一個位元的挨個進行處理。此外，本實施例中，第一內部迴饋訊號可以是DAC 547接收第一數位訊號D1的一部分(例如第一數位訊號D1的一個或複數個位元)並且處理來產生的，第二內部迴饋訊號可以是DAC 547接收完整地第一數位訊號D1並且處理來產生的，第三內部迴饋訊號可以是DAC 546接收第二數位訊號D2(可以是第二數位訊號D2的一部分，例如第二數位訊號D2的一個或複數個位元)並且處理來產生的。
CTDSM 500的時序圖也可以參考第2圖所示的實施例。第一延遲電路560配置為提供第一延遲量Td1(即第二時脈訊號CLK’和第一時脈訊號CLK具有相位差Td1)，第二延遲電路552用於提供第二延遲量Td2，延遲電路545用於提 供第一延遲量Td1，其中第一延遲量Td1和第二延遲量Td2的總和小於或等於採樣週期Ts(例如CLK/CLK’的一個週期)。此外，由於產生的第一數位訊號D1可以經過延遲電路545(或稱為內部延遲電路)傳輸到組合器580處，而延遲電路545用於提供第一延遲量Td1(第一延遲電路560提供的也為第一延遲量Td1)，因此隨後產生的第二數位訊號D2(由第一延遲電路560帶來的延遲量Td1)可以與第一數位訊號D1(由延遲電路545帶來的延遲量Td1)同時達到組合器580，從而使保證訊號的穩定，降低雜訊。並且隨後組合器580可以更加穩定的運行，以產生輸出訊號Dout，並且將輸出訊號Dout提供給迴饋電路。
在第5圖所示的實施例中，因為CTDSM 500的總決策時間加倍或大幅增加(即第一時段Td1(例如本發明的第一延遲量Td1)和第二時段Td2(例如本發明的第二延遲量Td2)均用於位元決定)，所以由第二延遲電路552提供的第二延遲量Td2可以與傳統CTDSM的ELD保持相同，以有效地降低在低OSR CTDSM中的量化雜訊。另外，因為ADC 540是SAR ADC，所以與第1圖所示的實施例相比，第1圖中所示的一些部件可以整合到ADC 540中。其中按照第1圖，第3圖，第4圖和第5圖的順序來說，訊號的處理速度由快逐漸到慢，但是CTDSM的整合度由低逐漸到高。
儘管已經對本發明實施例及其優點進行了詳細說明，但應當理解的係，在不脫離本發明的精神以及申請專利範圍所定義的範圍內，可以對本發明進行各種改變、替換和變更。所描述的實施例在所有方面僅用於說明的目的而並非用於限制本發明。本發明的保護範圍當視所附的申請專利範圍所界定者為准。本領域技術人員皆在不脫離本發明之精神以及範圍內做些許更動與潤飾。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

Claims (14)

  1. 一種連續時間△-Σ調製器，包括：接收電路，用於接收輸入訊號和迴饋訊號以產生第一訊號；迴路濾波器，用於對該第一訊號進行濾波以產生濾波訊號；第一類比數位轉換器，用於對該濾波訊號進行採樣，以產生第一數位訊號；第二類比數位轉換器，用於對該濾波訊號進行採樣，以產生第二數位訊號；組合器，用於組合該第一數位訊號和該第二數位訊號，以產生連續時間△-Σ調製器的輸出訊號；以及迴饋電路，耦接該第一類比數位轉換器和該第二類比數位轉換器，用於根據該第一數位訊號和該第二數位訊號產生至少一個迴饋訊號；其中，該第一類比數位轉換器和該第二類比數位轉換器在不同時間對該濾波訊號進行採樣，並且將由該第一類比數位轉換器產生的該第一數位訊號和由該第二類比數位轉換器產生的該第二數位訊號同時提供給該迴饋電路。
  2. 如申請專利範圍第1項所述的連續時間△-Σ調製器，其中該第一數位訊號是該輸出訊號的至少一個位元，該第二數位訊號是該輸出訊號的其他位元。
  3. 如申請專利範圍第3項所述的連續時間△-Σ調製器，其中在不同時段期間產生該第一數位訊號和該第二數位訊號。
  4. 一種連續時間△-Σ調製器，包括：接收電路，用於接收輸入訊號和迴饋訊號以產生第一訊號；迴路濾波器，用於對該第一訊號進行濾波以產生濾波訊號； 第一類比數位轉換器，用於對該濾波訊號進行採樣，以產生第一數位訊號；第二類比數位轉換器，用於對該濾波訊號進行採樣，以產生第二數位訊號；組合器，用於組合該第一數位訊號和該第二數位訊號，以產生連續時間△-Σ調製器的輸出訊號；以及迴饋電路，耦接該第一類比數位轉換器和該第二類比數位轉換器，用於根據該第一數位訊號和該第二數位訊號產生至少一個迴饋訊號；第一開關，耦合在該迴路濾波器的輸出節點和該第一類比數位轉換器之間；第二開關，耦合在該迴路濾波器的輸出節點和該第二類比數位轉換器之間；其中，該第一類比數位轉換器和該第二類比數位轉換器在不同時間對該濾波訊號進行採樣，並且將由該第一類比數位轉換器產生的該第一數位訊號和由該第二類比數位轉換器產生的該第二數位訊號提供給該迴饋電路；其中該第一開關由第一時脈訊號控制，該第二開關由第二時脈訊號控制，該第二時脈訊號的相位與該第一時脈訊號的相位不同，以使該第一類比數位轉換器和該第二類比數位轉換器在不同時間對該濾波訊號進行採樣。
  5. 如申請專利範圍第4項所述的連續時間△-Σ調製器，還包括：第一數位類比轉換器，耦合到該第一類比數位轉換器，用於對該第一數位訊號執行數位類比轉換操作以產生類比訊號；以及減法器，耦合在該第一類比數位轉換器，該第一數位類比轉換器和該第一開關之間，用於從該濾波訊號中減去該類比訊號以產生殘餘訊號；其中該第二類比數位轉換器對該殘餘訊號執行類比數位轉換操作以產生第二數位訊號。
  6. 如申請專利範圍第4項所述的連續時間△-Σ調製器，還包括： 第一延遲電路，用於延遲該第一時脈訊號以產生該第二時脈訊號。
  7. 如申請專利範圍第6項所述的連續時間△-Σ調製器，其中該迴饋電路包括：第二延遲電路，用於延遲該輸出訊號以產生延遲輸出訊號；以及第二數位類比轉換器，耦合到該第二延遲電路和該接收電路，用於對該延遲輸出訊號執行數位類比轉換操作以產生該迴饋訊號。
  8. 如申請專利範圍第7項所述的連續時間△-Σ調製器，其中該第一延遲電路配置為提供第一延遲量，該第二延遲電路配置為提供第二延遲量，以及該第一延遲量和該第二延遲量的總和小於或等於該第一時脈訊號的週期。
  9. 如申請專利範圍第6項所述的連續時間△-Σ調製器，其中該迴饋訊號包括第一迴饋訊號和第二迴饋訊號，並且該迴饋電路包括：第二延遲電路，用於延遲該第二數位訊號以產生延遲第二數位訊號；第二數位類比轉換器，耦合到該第二延遲電路和該接收電路，用於對該延遲第二數位訊號進行數位類比轉換操作，以產生該第一迴饋訊號；第三延遲電路，用於延遲該第一數位訊號以產生延遲第一數位訊號；以及第三數位類比轉換器，耦合到該第三延遲電路和該接收電路，用於對該延遲第一數位訊號執行數位類比轉換操作，以產生該第二迴饋訊號。
  10. 如申請專利範圍第9項所述的連續時間△-Σ調製器，其中該第一延遲電路配置為提供第一延遲量，該第二延遲電路配置為提供第二延遲量，該第三延遲電路配置為提供第三延遲量，第三延遲量等於第一延遲量和第 二延遲量的總和。
  11. 如申請專利範圍第4項所述的連續時間△-Σ調製器，其中該第二類比數位轉換器包括：第一數位類比轉換器，耦合到該第一類比數位轉換器，用於對該第一數位訊號執行數位類比轉換操作以產生類比訊號；第一減法器，耦合在該第一數位類比轉換器和該第一開關之間，用於從該濾波訊號中減去該類比訊號以產生殘餘訊號；第二減法器，耦合到該第一減法器，用於從該殘餘訊號中減去內部迴饋訊號以產生第二訊號；比較器模組，用於處理該第二訊號以產生該第二數位訊號；以及第二數位類比轉換器，耦合到該比較器模組和該第二減法器，用於接收該第二數位訊號以產生該內部迴饋訊號。
  12. 一種連續時間△-Σ調製器，包括：接收電路，用於接收輸入訊號和迴饋訊號以產生第一訊號；迴路濾波器，用於對該第一訊號進行濾波以產生濾波訊號；類比數位轉換器，用於在不同時間對該濾波訊號進行採樣，以對應的產生第一數位訊號和第二數位訊號；組合器，用於組合該第一數位訊號和該第二數位訊號，以產生連續時間△-Σ調製器的輸出訊號；以及迴饋電路，耦合到該類比數位轉換器，用於根據該第一數位訊號和該第二數位訊號產生至少一個迴饋訊號；第一開關，耦合在該迴路濾波器的輸出節點和該第一類比數位轉換器之間； 第二開關，耦合在該迴路濾波器的輸出節點和該第二類比數位轉換器之間；其中該第一開關由第一時脈訊號控制，該第二開關由第二時脈訊號控制，該第二時脈訊號的相位與該第一時脈訊號的相位不同，以使該第一類比數位轉換器和該第二類比數位轉換器在不同時間對該濾波訊號進行採樣。
  13. 如申請專利範圍第13項所述的連續時間△-Σ調製器，該類比數位轉換器還包括：第一減法器，耦合到該第一開關；第二減法器，耦合到與該第二開關；第三減法器，耦合到與該第二減法器；第三開關，選擇性地耦合到該第一減法器或該第三減法器；比較器模組，耦合到該第三開關；第一數位類比轉換器，耦合到該第三減法器與該比較器模組的輸出節點之間；第二數位類比轉換器，耦合到該第一減法器和該第二減法器與該比較器模組的輸出節點之間；第四開關和內部延遲電路，其中該第四開關和該內部延遲電路均耦合到該比較器模組的輸出節點，該第四開關位於該第二數位類比轉換器與該內部延遲電路之間；該第四開關選擇性的將該第二數位類比轉換器與該比較器模組的輸出節點耦合，或將該第二數位類比轉換器與該內部延遲電路耦合；其中該第一開關由該第一時脈訊號控制接通，並且該第二開關斷開，該第三開關將該第一減法器與該比較器模組耦合，該第四開關將該第二數位類比轉換器與該比較器模組的輸出節點耦合，以使該第一減法器從濾波訊號中減去第一內部迴饋訊號以產生第二訊號，該比較器模組處理該第二訊號以產生第一數 位訊號；以及該第二開關由該第二時脈訊號控制接通，並且該第一開關斷開，該第三開關將該第三減法器與該比較器模組耦合，該第四開關將該第二數位類比轉換器與該內部延遲電路耦合，以使該第二減法器從該濾波訊號中減去第二內部迴饋訊號以產生第三訊號，並使該第三減法器從該第三訊號中減去第三內部迴饋訊號以產生第四訊號，該比較器模組處理該第四訊號以產生第二數位訊號；該第二數位類比轉換器還用於接收該第一數位訊號的一部分以產生該第一內部迴饋訊號，並且用於接收完整地該第一數位訊號以產生該第二內部迴饋訊號；該第一數位類比轉換器還用於接收該第二數位訊號以產生該第三內部迴饋訊號。
  14. 如申請專利範圍第14項所述的連續時間△-Σ調製器，還包括：第一延遲電路，用於延遲該第一時脈訊號以產生該第二時脈訊號；其中該第一延遲電路配置為提供第一延遲量，該內部延遲電路配置為提供第一延遲量。
TW107141479A 2017-11-22 2018-11-21 連續時間δ-σ調製器 TWI674769B (zh)

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