JP3238587B2 - 自動ミューティング機能を備えたオーバーサンプリング型デジタル−アナログ変換器 - Google Patents
自動ミューティング機能を備えたオーバーサンプリング型デジタル−アナログ変換器Info
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G3/00—Gain control in amplifiers or frequency changers without distortion of the input signal
- H03G3/20—Automatic control
- H03G3/30—Automatic control in amplifiers having semiconductor devices
- H03G3/34—Muting amplifier when no signal is present or when only weak signals are present, or caused by the presence of noise signals, e.g. squelch systems
- H03G3/341—Muting when no signals or only weak signals are present
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/322—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M3/324—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by means or methods for compensating or preventing more than one type of error at a time, e.g. by synchronisation or using a ratiometric arrangement
- H03M3/346—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by means or methods for compensating or preventing more than one type of error at a time, e.g. by synchronisation or using a ratiometric arrangement by suppressing active signals at predetermined times, e.g. muting, using non-overlapping clock phases
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Analogue/Digital Conversion (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、オーバーサンプリング
型のデジタル−アナログ変換器に関し、特に、ノイズを
更に低減させるための自動ミューティング機能を備えた
その種のデジタル−アナログ変換器に関するものであ
る。
型のデジタル−アナログ変換器に関し、特に、ノイズを
更に低減させるための自動ミューティング機能を備えた
その種のデジタル−アナログ変換器に関するものであ
る。
【０００２】
【従来の技術】デジタル信号をアナログ信号に変換する
デジタル−アナログ変換器（以下、ＤＡＣとも記す）に
おいて、オーバーサンプリング（以下、ＯＶＳとも記
す）型変調器を備えたオーバーサンプリング型デジタル
−アナログ変換器が広く使われるようになってきてい
る。このＯＶＳ型変調器の特徴は、必要とされる信号の
周波数帯域の最大周波数に対し２倍以上の周波数で、デ
ジタル入力信号をオーバーサンプリングすることによ
り、信号周波数帯域内の量子化ノイズを信号周波数帯域
外に移動させ、これにより、その信号周波数帯域外ノイ
ズをアナログフィルタにより遮断できるようにすること
である。このようなＯＶＳ型ＤＡＣにおいては、デジタ
ル入力信号が、このデジタル入力信号のコードにおける
基準レベルコード、例えばゼロレベルの場合でも、ＯＶ
Ｓ変調器は常に信号の変調を続行しているため、ゼロレ
ベル入力に対応する変調デジタル出力が、そのゼロレベ
ル入力の間、変調出力のコードにおける基準レベルコー
ド、例えばバイポーラゼロレベルに、永続して留まるこ
とはなく、非バイポーラゼロレベルも発生する。このた
め、ＤＡＣのアナログ出力信号がゼロレベルになるべき
場合でも、ゼロにならず、これがノイズとなって、ＤＡ
Ｃのシグナル−ノイズ比（ＳＮＲ）を低下させることに
なってしまう。例えば、音楽コンパクトディスク（Ｃ
Ｄ）からの再生音が曲と曲との間でも完全には無音にな
らず、これがノイズとして聞こえてしまう、という場合
である。
デジタル−アナログ変換器（以下、ＤＡＣとも記す）に
おいて、オーバーサンプリング（以下、ＯＶＳとも記
す）型変調器を備えたオーバーサンプリング型デジタル
−アナログ変換器が広く使われるようになってきてい
る。このＯＶＳ型変調器の特徴は、必要とされる信号の
周波数帯域の最大周波数に対し２倍以上の周波数で、デ
ジタル入力信号をオーバーサンプリングすることによ
り、信号周波数帯域内の量子化ノイズを信号周波数帯域
外に移動させ、これにより、その信号周波数帯域外ノイ
ズをアナログフィルタにより遮断できるようにすること
である。このようなＯＶＳ型ＤＡＣにおいては、デジタ
ル入力信号が、このデジタル入力信号のコードにおける
基準レベルコード、例えばゼロレベルの場合でも、ＯＶ
Ｓ変調器は常に信号の変調を続行しているため、ゼロレ
ベル入力に対応する変調デジタル出力が、そのゼロレベ
ル入力の間、変調出力のコードにおける基準レベルコー
ド、例えばバイポーラゼロレベルに、永続して留まるこ
とはなく、非バイポーラゼロレベルも発生する。このた
め、ＤＡＣのアナログ出力信号がゼロレベルになるべき
場合でも、ゼロにならず、これがノイズとなって、ＤＡ
Ｃのシグナル−ノイズ比（ＳＮＲ）を低下させることに
なってしまう。例えば、音楽コンパクトディスク（Ｃ
Ｄ）からの再生音が曲と曲との間でも完全には無音にな
らず、これがノイズとして聞こえてしまう、という場合
である。
【０００３】従来のあるタイプのＯＶＳ型ＤＡＣにおい
ては、ＯＶＳ変調器の上記動作に起因するノイズを低減
するため、自動ミューティング回路を備えたものがあ
る。この自動ミューティング回路は、ＤＡＣへのデジタ
ル入力のゼロレベルの有無に応答して、ＤＡＣ内のＯＶ
Ｓ変調器の出力をバイポーラゼロレベルと置換する動作
を、設定したり解除したりするように構成されている。
詳しくは、入力ゼロレベルがある一定の期間あるいは数
だけ連続したときに、ＯＶＳ変調器の出力を、強制的に
バイポーラゼロレベルと置換する設定（ミュートＯＮ）
を行い、そしてその後、デジタル入力が非ゼロになった
ときにはその置換を解除（ミュートＯＦＦ）して変調器
出力をそのまま後段へと通過させるようにしている。こ
れによって、ＤＡＣのＳＮＲの改善を図っている。
ては、ＯＶＳ変調器の上記動作に起因するノイズを低減
するため、自動ミューティング回路を備えたものがあ
る。この自動ミューティング回路は、ＤＡＣへのデジタ
ル入力のゼロレベルの有無に応答して、ＤＡＣ内のＯＶ
Ｓ変調器の出力をバイポーラゼロレベルと置換する動作
を、設定したり解除したりするように構成されている。
詳しくは、入力ゼロレベルがある一定の期間あるいは数
だけ連続したときに、ＯＶＳ変調器の出力を、強制的に
バイポーラゼロレベルと置換する設定（ミュートＯＮ）
を行い、そしてその後、デジタル入力が非ゼロになった
ときにはその置換を解除（ミュートＯＦＦ）して変調器
出力をそのまま後段へと通過させるようにしている。こ
れによって、ＤＡＣのＳＮＲの改善を図っている。
【０００４】
【発明が解決しようとする課題】上記従来の自動ミュー
ティング回路を備えたＯＶＳ型ＤＡＣでは、入力ゼロ時
ノイズが大きく低減されており、入力ゼロ時のＳＮＲが
大きく向上している。しかし、ある種の用途、例えばオ
ーディオ用途においては、ミュートＯＮ／ＯＦＦ切換時
にも高ＳＮＲでより広いダイナミックレンジをもつＤＡ
Ｃに対するニーズがある。
ティング回路を備えたＯＶＳ型ＤＡＣでは、入力ゼロ時
ノイズが大きく低減されており、入力ゼロ時のＳＮＲが
大きく向上している。しかし、ある種の用途、例えばオ
ーディオ用途においては、ミュートＯＮ／ＯＦＦ切換時
にも高ＳＮＲでより広いダイナミックレンジをもつＤＡ
Ｃに対するニーズがある。
【０００５】従って、本発明の目的は、入力ゼロ時又は
ミュートＯＮ／ＯＦＦ切換時のＳＮＲを一層向上させる
ための、オーバーサンプリング型デジタル−アナログ変
換器に使用する自動ミューティングの方法及び回路を提
供することである。
ミュートＯＮ／ＯＦＦ切換時のＳＮＲを一層向上させる
ための、オーバーサンプリング型デジタル−アナログ変
換器に使用する自動ミューティングの方法及び回路を提
供することである。
【０００６】本発明の別の目的は、上記の自動ミューテ
ィング回路を備えたオーバーサンプリング型デジタル−
アナログ変換器を提供することである。
ィング回路を備えたオーバーサンプリング型デジタル−
アナログ変換器を提供することである。
【０００７】
【課題を解決するための手段】上記の目的を実現するた
め、本発明によれば、デジタル入力信号をアナログ出力
信号に変換するため、前記デジタル入力信号を受けてオ
ーバーサンプリング変調した第１変調出力信号を発生す
るオーバーサンプリング変調手段を備えた、オーバーサ
ンプリング型デジタル−アナログ変換器において、前記
デジタル入力信号が基準レベルコードのときに前記アナ
ログ出力信号をミュートする自動ミューティング方法
は、イ）前記デジタル入力信号に関する基準レベルコー
ドを前記デジタル入力信号中に検出したとき、該検出を
表す入力基準レベルコード検出信号を発生する段階と、
ロ）前記オーバーサンプリング変調に関する基準レベル
コードを、前記第１変調出力信号中に検出したとき、該
検出を表す出力基準レベルコード検出信号を発生する段
階と、ハ）前記入力基準レベルコード検出信号と前記出
力基準レベルコード検出信号とに応答して、第１状態又
は第２状態を表す変更タイミング制御信号を発生する段
階と、ニ）前記変更タイミング制御信号が前記第１状態
のときには、前記第１変調出力信号を前記オーバーサン
プリング変調手段の出力として出力させ、前記変更タイ
ミング制御信号が前記第２状態のときには、前記オーバ
ーサンプリング変調に関する前記基準レベルコードを前
記オーバーサンプリング変調手段の出力として出力させ
る段階と、を備える。
め、本発明によれば、デジタル入力信号をアナログ出力
信号に変換するため、前記デジタル入力信号を受けてオ
ーバーサンプリング変調した第１変調出力信号を発生す
るオーバーサンプリング変調手段を備えた、オーバーサ
ンプリング型デジタル−アナログ変換器において、前記
デジタル入力信号が基準レベルコードのときに前記アナ
ログ出力信号をミュートする自動ミューティング方法
は、イ）前記デジタル入力信号に関する基準レベルコー
ドを前記デジタル入力信号中に検出したとき、該検出を
表す入力基準レベルコード検出信号を発生する段階と、
ロ）前記オーバーサンプリング変調に関する基準レベル
コードを、前記第１変調出力信号中に検出したとき、該
検出を表す出力基準レベルコード検出信号を発生する段
階と、ハ）前記入力基準レベルコード検出信号と前記出
力基準レベルコード検出信号とに応答して、第１状態又
は第２状態を表す変更タイミング制御信号を発生する段
階と、ニ）前記変更タイミング制御信号が前記第１状態
のときには、前記第１変調出力信号を前記オーバーサン
プリング変調手段の出力として出力させ、前記変更タイ
ミング制御信号が前記第２状態のときには、前記オーバ
ーサンプリング変調に関する前記基準レベルコードを前
記オーバーサンプリング変調手段の出力として出力させ
る段階と、を備える。
【０００８】また、本発明によれば、デジタル入力信号
をアナログ出力信号に変換するため、前記デジタル入力
信号を受けてオーバーサンプリング変調した第１変調出
力信号を発生するオーバーサンプリング変調器を備え
た、オーバーサンプリング型デジタル−アナログ変換器
において、該変換器に使用する自動ミューティング回路
は、イ）前記第１変調出力信号を受けるように接続して
おり、第２の変調出力信号を発生するための変調出力変
更手段であって、前記第２変調出力信号は、第１の状態
のときには前記第１変調出力信号であり、第２の状態の
ときには前記オーバーサンプリング変調手段の基準レベ
ルコードである、前記の変調出力変更手段と、ロ）前記
デジタル入力信号を受けるように接続しており、前記デ
ジタル入力信号に関する基準レベルコードを前記デジタ
ル入力信号中に検出したとき、該検出を表す入力基準レ
ベルコード検出信号を発生するための入力基準レベルコ
ード検出手段と、ハ）前記第１変調出力信号を受けるよ
うに接続しており、前記オーバーサンプリング変調に関
する基準レベルコードを、前記第１変調出力信号中に検
出したとき、該検出を表す出力基準レベルコード検出信
号を発生する出力基準レベルコード検出手段と、ニ）前
記入力基準レベルコード検出信号と前記出力基準レベル
コード検出信号とを受けるように接続しており、前記入
力基準レベルコード検出信号と前記出力基準レベルコー
ド検出信号とに応答して、前記変調出力変更手段に対し
前記第１状態又は前記第２状態を表す変更タイミング制
御信号を発生する変調出力変更タイミング制御手段と、
を備える。
をアナログ出力信号に変換するため、前記デジタル入力
信号を受けてオーバーサンプリング変調した第１変調出
力信号を発生するオーバーサンプリング変調器を備え
た、オーバーサンプリング型デジタル−アナログ変換器
において、該変換器に使用する自動ミューティング回路
は、イ）前記第１変調出力信号を受けるように接続して
おり、第２の変調出力信号を発生するための変調出力変
更手段であって、前記第２変調出力信号は、第１の状態
のときには前記第１変調出力信号であり、第２の状態の
ときには前記オーバーサンプリング変調手段の基準レベ
ルコードである、前記の変調出力変更手段と、ロ）前記
デジタル入力信号を受けるように接続しており、前記デ
ジタル入力信号に関する基準レベルコードを前記デジタ
ル入力信号中に検出したとき、該検出を表す入力基準レ
ベルコード検出信号を発生するための入力基準レベルコ
ード検出手段と、ハ）前記第１変調出力信号を受けるよ
うに接続しており、前記オーバーサンプリング変調に関
する基準レベルコードを、前記第１変調出力信号中に検
出したとき、該検出を表す出力基準レベルコード検出信
号を発生する出力基準レベルコード検出手段と、ニ）前
記入力基準レベルコード検出信号と前記出力基準レベル
コード検出信号とを受けるように接続しており、前記入
力基準レベルコード検出信号と前記出力基準レベルコー
ド検出信号とに応答して、前記変調出力変更手段に対し
前記第１状態又は前記第２状態を表す変更タイミング制
御信号を発生する変調出力変更タイミング制御手段と、
を備える。
【０００９】また、本発明によれば、前記の変更タイミ
ング制御信号の発生は、イ）前記入力基準レベルコード
検出信号が第１の期間以上継続している場合で、且つ前
記出力基準レベルコード検出信号が存在している第１の
時点において、前記変更タイミング制御信号を前記第１
状態から前記第２状態に変化させ、ロ）前記入力基準レ
ベルコード検出信号が第１の期間以上継続した後に不存
在となった場合で、且つ前記出力基準レベルコード検出
信号が存在している第２の時点において、前記変更タイ
ミング制御信号を前記第２状態から前記第１状態に変化
させる、ことによって行うことができる。本発明によれ
ば、前記第１時点と前記第２時点とは、前記第１変調出
力信号の蓄積エネルギ量が所定値以下となる時点とする
ことができる。
ング制御信号の発生は、イ）前記入力基準レベルコード
検出信号が第１の期間以上継続している場合で、且つ前
記出力基準レベルコード検出信号が存在している第１の
時点において、前記変更タイミング制御信号を前記第１
状態から前記第２状態に変化させ、ロ）前記入力基準レ
ベルコード検出信号が第１の期間以上継続した後に不存
在となった場合で、且つ前記出力基準レベルコード検出
信号が存在している第２の時点において、前記変更タイ
ミング制御信号を前記第２状態から前記第１状態に変化
させる、ことによって行うことができる。本発明によれ
ば、前記第１時点と前記第２時点とは、前記第１変調出
力信号の蓄積エネルギ量が所定値以下となる時点とする
ことができる。
【００１０】更に、本発明によれば、前記の変更タイミ
ング制御信号の発生は、イ）前記入力基準レベルコード
検出信号が第１の期間以上継続している場合、前記出力
基準レベルコード検出信号が第２の期間継続したとき
に、前記変更タイミング制御信号を前記第１状態から前
記第２状態に変化させ、ロ）前記入力基準レベルコード
検出信号が第１の期間以上継続した後に不存在となった
場合、前記出力基準レベルコード検出信号が第３の期間
継続したときに、前記変更タイミング制御信号を前記第
２状態から前記第１状態に変化させる、ことにより行う
ことができる。
ング制御信号の発生は、イ）前記入力基準レベルコード
検出信号が第１の期間以上継続している場合、前記出力
基準レベルコード検出信号が第２の期間継続したとき
に、前記変更タイミング制御信号を前記第１状態から前
記第２状態に変化させ、ロ）前記入力基準レベルコード
検出信号が第１の期間以上継続した後に不存在となった
場合、前記出力基準レベルコード検出信号が第３の期間
継続したときに、前記変更タイミング制御信号を前記第
２状態から前記第１状態に変化させる、ことにより行う
ことができる。
【００１１】この本発明のミューティング方法又は回路
においては、ミュート機能のオン−オフ切換を、オーバ
ーサンプリング型変調器の出力のレベルに応答して、あ
るいはその変調器出力の蓄積エネルギ量に応答して、若
しくはその変調器出力の基準レベルコードの連続する期
間の長さに応答して、行うように作用する。
においては、ミュート機能のオン−オフ切換を、オーバ
ーサンプリング型変調器の出力のレベルに応答して、あ
るいはその変調器出力の蓄積エネルギ量に応答して、若
しくはその変調器出力の基準レベルコードの連続する期
間の長さに応答して、行うように作用する。
【００１２】また、本発明によれば、前記第２期間と前
記第３期間とは互いに異なった長さとすることができ
る。この場合、前記変調出力変更タイミング制御手段
は、イ）前記第１期間を計測するため、連続して第１の
回数発生する前記入力基準レベルコード検出信号をカウ
ントするための第１のカウンタ手段と、イ）前記第２期
間を計測するため、連続して第２の回数発生する前記出
力基準レベルコード検出信号をカウントするための第２
のカウンタ手段と、ロ）前記第３期間を計測するため、
連続して第３の回数発生する前記出力基準レベルコード
検出信号をカウントするための第３のカウンタ手段と、
を含むようにできる。
記第３期間とは互いに異なった長さとすることができ
る。この場合、前記変調出力変更タイミング制御手段
は、イ）前記第１期間を計測するため、連続して第１の
回数発生する前記入力基準レベルコード検出信号をカウ
ントするための第１のカウンタ手段と、イ）前記第２期
間を計測するため、連続して第２の回数発生する前記出
力基準レベルコード検出信号をカウントするための第２
のカウンタ手段と、ロ）前記第３期間を計測するため、
連続して第３の回数発生する前記出力基準レベルコード
検出信号をカウントするための第３のカウンタ手段と、
を含むようにできる。
【００１３】また、本発明によれば、前記第２期間と前
記第３期間とは互いに等しい長さとすることができる。
この場合、前記変調出力変更タイミング制御手段は、
イ）前記第１期間を計測するため、連続して第１の回数
発生する前記入力基準レベルコード検出信号をカウント
するための第１のカウンタ手段と、ロ）前記第２期間を
計測するため、連続して第２の回数発生する前記出力基
準レベルコード検出信号をカウントするための第２のカ
ウンタ手段と、を含むようにできる。
記第３期間とは互いに等しい長さとすることができる。
この場合、前記変調出力変更タイミング制御手段は、
イ）前記第１期間を計測するため、連続して第１の回数
発生する前記入力基準レベルコード検出信号をカウント
するための第１のカウンタ手段と、ロ）前記第２期間を
計測するため、連続して第２の回数発生する前記出力基
準レベルコード検出信号をカウントするための第２のカ
ウンタ手段と、を含むようにできる。
【００１４】また、本発明によれば、前記第２期間と前
記第３期間とは各々、長さが一定の期間としたり、ある
いはまた、長さが可変の期間としたりすることもでき
る。
記第３期間とは各々、長さが一定の期間としたり、ある
いはまた、長さが可変の期間としたりすることもでき
る。
【００１５】また、本発明によれば、前記オーバーサン
プリング型デジタル−アナログ変換器は、前記第２変調
出力信号を受けるように接続しており、前記第２変調出
力信号を前記アナログ出力信号に変換して前記出力端子
に発生する変換手段、を含むようにできる。この場合、
前記変換手段は、前記第２変調出力信号を受けてアナロ
グ信号に変換するデジタルパルス変換手段を備えるよう
にできる。あるいはまた、前記変換手段は、イ）前記第
２変調出力信号を受けてアナログ信号に変換するデジタ
ルパルス変換手段と、ロ）前記アナログ信号を受けて前
記アナログ出力信号を発生するアナログフィルタと、を
備えるようにできる。
プリング型デジタル−アナログ変換器は、前記第２変調
出力信号を受けるように接続しており、前記第２変調出
力信号を前記アナログ出力信号に変換して前記出力端子
に発生する変換手段、を含むようにできる。この場合、
前記変換手段は、前記第２変調出力信号を受けてアナロ
グ信号に変換するデジタルパルス変換手段を備えるよう
にできる。あるいはまた、前記変換手段は、イ）前記第
２変調出力信号を受けてアナログ信号に変換するデジタ
ルパルス変換手段と、ロ）前記アナログ信号を受けて前
記アナログ出力信号を発生するアナログフィルタと、を
備えるようにできる。
【００１６】更に、本発明によれば、イ）前記オーバー
サンプリング変調器は、量子化レベルが多レベルで多ビ
ットの第１変調出力信号を発生する△Σ変調器を含み、
ロ）前記デジタルパルス変換手段は、多ビットのデジタ
ル−アナログ変換器を含む、ように構成できる。あるい
はまた、イ）前記オーバーサンプリング変調器は、量子
化レベルが多レベルで１ビットのパルス幅変調式の第１
変調出力信号を発生する△Σ変調器を含み、ロ）前記デ
ジタルパルス変換手段は、パルス幅変換器を含む、よう
に構成できる。あるいは更に、イ）前記オーバーサンプ
リング変調器は、量子化レベルが多レベルで１ビットの
パルス密度変調式の第１変調出力信号を発生する△Σ変
調器を含み、ロ）前記デジタルパルス変換手段は、パル
ス密度変換器を含む、ように構成できる。
サンプリング変調器は、量子化レベルが多レベルで多ビ
ットの第１変調出力信号を発生する△Σ変調器を含み、
ロ）前記デジタルパルス変換手段は、多ビットのデジタ
ル−アナログ変換器を含む、ように構成できる。あるい
はまた、イ）前記オーバーサンプリング変調器は、量子
化レベルが多レベルで１ビットのパルス幅変調式の第１
変調出力信号を発生する△Σ変調器を含み、ロ）前記デ
ジタルパルス変換手段は、パルス幅変換器を含む、よう
に構成できる。あるいは更に、イ）前記オーバーサンプ
リング変調器は、量子化レベルが多レベルで１ビットの
パルス密度変調式の第１変調出力信号を発生する△Σ変
調器を含み、ロ）前記デジタルパルス変換手段は、パル
ス密度変換器を含む、ように構成できる。
【００１７】また、本発明によれば、デジタル入力信号
をアナログ出力信号に変換するためのオーバーサンプリ
ング型デジタル−アナログ変換器は、イ）前記デジタル
入力信号を受けるための入力端子と、ロ）前記デジタル
入力信号を表すアナログ出力信号を発生する出力端子
と、ハ）前記入力端子から前記デジタル入力信号を受け
るように接続しており、オーバーサンプリング変調して
得た第１の変調出力信号を発生するオーバーサンプリン
グ変調手段と、ニ）前記第１変調出力信号を受けるよう
に接続しており、第２の変調出力信号を発生するための
変調出力変更手段であって、前記第２変調出力信号は、
第１の状態のときには前記第１変調出力信号であり、第
２の状態のときには前記オーバーサンプリング変調手段
の基準レベルコードである、前記の変調出力変更手段
と、ホ）前記第２変調出力信号を受けるように接続して
おり、前記第２変調出力信号を前記アナログ出力信号に
変換して前記出力端子に発生する変換手段と、ヘ）前記
入力端子からの前記デジタル入力信号を受けるように接
続しており、前記デジタル入力信号に関する基準レベル
コードを前記デジタル入力信号中に検出したとき、該検
出を表す入力基準レベルコード検出信号を発生するため
の入力基準レベルコード検出手段と、ト）前記第１変調
出力信号を受けるように接続しており、前記オーバーサ
ンプリング変調に関する基準レベルコードを、前記第１
変調出力信号中に検出したとき、該検出を表す出力基準
レベルコード検出信号を発生する出力基準レベルコード
検出手段と、チ）前記入力基準レベルコード検出信号と
前記出力基準レベルコード検出信号とを受けるように接
続しており、前記入力基準レベルコード検出信号と前記
出力基準レベルコード検出信号とに応答して、前記変調
出力変更手段に対し前記第１状態又は前記第２状態を表
す変更タイミング制御信号を発生する変調出力変更タイ
ミング制御手段と、を備えるように構成できる。
をアナログ出力信号に変換するためのオーバーサンプリ
ング型デジタル−アナログ変換器は、イ）前記デジタル
入力信号を受けるための入力端子と、ロ）前記デジタル
入力信号を表すアナログ出力信号を発生する出力端子
と、ハ）前記入力端子から前記デジタル入力信号を受け
るように接続しており、オーバーサンプリング変調して
得た第１の変調出力信号を発生するオーバーサンプリン
グ変調手段と、ニ）前記第１変調出力信号を受けるよう
に接続しており、第２の変調出力信号を発生するための
変調出力変更手段であって、前記第２変調出力信号は、
第１の状態のときには前記第１変調出力信号であり、第
２の状態のときには前記オーバーサンプリング変調手段
の基準レベルコードである、前記の変調出力変更手段
と、ホ）前記第２変調出力信号を受けるように接続して
おり、前記第２変調出力信号を前記アナログ出力信号に
変換して前記出力端子に発生する変換手段と、ヘ）前記
入力端子からの前記デジタル入力信号を受けるように接
続しており、前記デジタル入力信号に関する基準レベル
コードを前記デジタル入力信号中に検出したとき、該検
出を表す入力基準レベルコード検出信号を発生するため
の入力基準レベルコード検出手段と、ト）前記第１変調
出力信号を受けるように接続しており、前記オーバーサ
ンプリング変調に関する基準レベルコードを、前記第１
変調出力信号中に検出したとき、該検出を表す出力基準
レベルコード検出信号を発生する出力基準レベルコード
検出手段と、チ）前記入力基準レベルコード検出信号と
前記出力基準レベルコード検出信号とを受けるように接
続しており、前記入力基準レベルコード検出信号と前記
出力基準レベルコード検出信号とに応答して、前記変調
出力変更手段に対し前記第１状態又は前記第２状態を表
す変更タイミング制御信号を発生する変調出力変更タイ
ミング制御手段と、を備えるように構成できる。
【００１８】
【実施例】以下、本発明の実施例について、図面を参照
して詳細に説明する。
して詳細に説明する。
【００１９】図１は、本発明による自動ミューティング
機能を備えたＯＶＳ（オーバーサンプリング）型ＤＡＣ
（デジタル−アナログ変換器）装置の第１実施例を示す
ブロック図であり、このＯＶＳ型ＤＡＣ装置Ａは、基本
構成のものである。図示のように、ＯＶＳ型ＤＡＣ装置
Ａは、アナログ出力信号へ変換するためのデジタル入力
信号ＤＩＮを受けるための入力端子１と、この端子１に
入力が接続されたオーバーサンプリング（ＯＶＳ）型変
調器２と、この変調器の出力と入力端子１とに各々接続
した入力をもつ自動ミューティング回路３と、この回路
３の出力に接続した変調出力／アナログ変換部４と、こ
の変換部４が出力に発生するアナログ出力信号ＡＯＵＴ
を受ける出力端子５と、を備えている。ＯＶＳ型変調器
２は、△Σ変調器あるいはΣ△変調器の如き公知の変調
器であって、入力に受けたデジタル入力信号ＤＩＮをオ
ーバーサンプリングして信号周波数帯域の最大周波数よ
り高い周期のパルス密度による時間軸方向での情報をも
つ変調出力信号ＯＶＳＭＯを発生する。自動ミューティ
ング回路３は、入力信号ＤＩＮが基準レベルコードにあ
るときにアナログ出力ＡＯＵＴをミュートする回路であ
り、この回路３は、入力信号ＤＩＮを受ける入力をもつ
入力基準レベルコード検出部３２と、変調出力ＯＶＳＭ
Ｏを受ける入力をもつ出力基準レベルコード検出部３４
と、を備えている。入力検出部３２は、入力信号ＤＩＮ
中に、デジタル入力信号のコードにおける入力基準レベ
ルコードＩＣＲＬ（例えばゼロレベル）を検出したとき
に、これを表すＩＣＲＬ検出信号ＩＲＣＤを出力に発生
する。また、出力検出部３４は、変調出力ＯＶＳＭＯ中
に、この変調出力のコードにおける出力基準レベルコー
ドＯＣＲＬ（例えばバイポーラゼロレベル）を検出した
ときに、これを表すＯＣＲＬ検出信号ＯＲＣＤを出力に
発生する。また、ミューティング回路３は、それら検出
信号ＩＲＣＤ及びＯＲＣＤを各入力に受ける変調出力変
更タイミング制御部３６を備え、これは、それら両検出
信号に依存して変更設定状態と変更解除状態とのいずれ
か一方を表す変更タイミング制御信号ＭＴＣを出力に発
生する。更に、ミューティング回路３は、入力に変調出
力ＯＶＳＭＯを受けまた制御信号ＭＴＣを制御入力に受
け、またミューティング回路出力ＭＯを出力に発生する
変調出力変更部３８を備えている。この変更部３８は、
制御信号ＭＴＣが変更解除状態（又はミュートＯＦＦ）
を表している間は、変調出力ＯＶＳＭＯをそのままミュ
ーティング回路出力ＭＯとして発生し、一方、制御信号
ＭＴＣが変更設定状態（又はミュートＯＮ）を表してい
る間は、変調出力ＯＶＳＭＯではなく、出力基準レベル
コードをミューティング回路出力ＭＯとして発生する。
このようなミューティング回路出力ＭＯを受ける変換部
４は、上記のように、デジタル信号であるその出力ＭＯ
をアナログ形態に変換してアナログ出力信号ＡＯＵＴと
して端子５に出力するため、変更解除状態即ちミュート
ＯＦＦ時には、変調出力ＯＶＳＭＯのアナログ形態の信
号が出力され、一方変更設定状態即ちミュートＯＮ時に
は、ＯＣＲＬのアナログ形態の信号、即ちゼロレベルの
アナログ信号が出力されることになる。
機能を備えたＯＶＳ（オーバーサンプリング）型ＤＡＣ
（デジタル−アナログ変換器）装置の第１実施例を示す
ブロック図であり、このＯＶＳ型ＤＡＣ装置Ａは、基本
構成のものである。図示のように、ＯＶＳ型ＤＡＣ装置
Ａは、アナログ出力信号へ変換するためのデジタル入力
信号ＤＩＮを受けるための入力端子１と、この端子１に
入力が接続されたオーバーサンプリング（ＯＶＳ）型変
調器２と、この変調器の出力と入力端子１とに各々接続
した入力をもつ自動ミューティング回路３と、この回路
３の出力に接続した変調出力／アナログ変換部４と、こ
の変換部４が出力に発生するアナログ出力信号ＡＯＵＴ
を受ける出力端子５と、を備えている。ＯＶＳ型変調器
２は、△Σ変調器あるいはΣ△変調器の如き公知の変調
器であって、入力に受けたデジタル入力信号ＤＩＮをオ
ーバーサンプリングして信号周波数帯域の最大周波数よ
り高い周期のパルス密度による時間軸方向での情報をも
つ変調出力信号ＯＶＳＭＯを発生する。自動ミューティ
ング回路３は、入力信号ＤＩＮが基準レベルコードにあ
るときにアナログ出力ＡＯＵＴをミュートする回路であ
り、この回路３は、入力信号ＤＩＮを受ける入力をもつ
入力基準レベルコード検出部３２と、変調出力ＯＶＳＭ
Ｏを受ける入力をもつ出力基準レベルコード検出部３４
と、を備えている。入力検出部３２は、入力信号ＤＩＮ
中に、デジタル入力信号のコードにおける入力基準レベ
ルコードＩＣＲＬ（例えばゼロレベル）を検出したとき
に、これを表すＩＣＲＬ検出信号ＩＲＣＤを出力に発生
する。また、出力検出部３４は、変調出力ＯＶＳＭＯ中
に、この変調出力のコードにおける出力基準レベルコー
ドＯＣＲＬ（例えばバイポーラゼロレベル）を検出した
ときに、これを表すＯＣＲＬ検出信号ＯＲＣＤを出力に
発生する。また、ミューティング回路３は、それら検出
信号ＩＲＣＤ及びＯＲＣＤを各入力に受ける変調出力変
更タイミング制御部３６を備え、これは、それら両検出
信号に依存して変更設定状態と変更解除状態とのいずれ
か一方を表す変更タイミング制御信号ＭＴＣを出力に発
生する。更に、ミューティング回路３は、入力に変調出
力ＯＶＳＭＯを受けまた制御信号ＭＴＣを制御入力に受
け、またミューティング回路出力ＭＯを出力に発生する
変調出力変更部３８を備えている。この変更部３８は、
制御信号ＭＴＣが変更解除状態（又はミュートＯＦＦ）
を表している間は、変調出力ＯＶＳＭＯをそのままミュ
ーティング回路出力ＭＯとして発生し、一方、制御信号
ＭＴＣが変更設定状態（又はミュートＯＮ）を表してい
る間は、変調出力ＯＶＳＭＯではなく、出力基準レベル
コードをミューティング回路出力ＭＯとして発生する。
このようなミューティング回路出力ＭＯを受ける変換部
４は、上記のように、デジタル信号であるその出力ＭＯ
をアナログ形態に変換してアナログ出力信号ＡＯＵＴと
して端子５に出力するため、変更解除状態即ちミュート
ＯＦＦ時には、変調出力ＯＶＳＭＯのアナログ形態の信
号が出力され、一方変更設定状態即ちミュートＯＮ時に
は、ＯＣＲＬのアナログ形態の信号、即ちゼロレベルの
アナログ信号が出力されることになる。
【００２０】次に、図２を参照して、変更タイミング制
御部３６で変更タイミング信号ＭＴＣを発生する方法に
ついて述べる。尚、図２中、変調出力波形は、簡略化し
て示してある。制御部３６は、デジタル入力ＤＩＮ中に
入力基準レベルコード（ＩＣＲＬ）検出信号ＩＲＣＤが
ｔ０時点から第１の期間Ｔ１のｔ１時点以降まで継続し
ている場合で、且つ、出力基準レベルコード（ＯＣＲ
Ｌ）検出信号ＯＲＣＤが存在している、時点ｔ２におい
て、変更タイミング制御信号ＭＴＣを変更解除状態から
変更設定状態に遷移させる。一方、ＩＣＲＬ検出信号Ｉ
ＲＣＤがその第１期間Ｔ１以上継続した後に時点ｔ３で
不存在となった場合で、且つＯＣＲＬ検出信号ＯＲＣＤ
が存在している時点ｔ４において、変更タイミング制御
信号ＭＴＣを変更設定状態から変更解除状態に遷移させ
る。時点ｔ２と時点ｔ４とは、ミューティング回路出力
ＭＯに現れる瞬間的なパルスノイズの発生もしくはその
大きさを最小限にするため、変調出力ＯＶＳＭＯの蓄積
エネルギ量Ｅ（絶対値）が、所定のしきい値ＥＴＨ以下
となる時点に選択する。その蓄積エネルギ量Ｅは、変調
出力の各時点ｔ２又はｔ４までの過去の状態に依存する
ものであり、そしてその所定しきい値ＥＴＨは、ノイズ
低減要求が高くなるにつれ低く変更することができる。
この結果、ミューティング回路出力ＭＯは、図示の通
り、変更設定状態の間は、基準レベルコードＯＣＲＬと
なる。
御部３６で変更タイミング信号ＭＴＣを発生する方法に
ついて述べる。尚、図２中、変調出力波形は、簡略化し
て示してある。制御部３６は、デジタル入力ＤＩＮ中に
入力基準レベルコード（ＩＣＲＬ）検出信号ＩＲＣＤが
ｔ０時点から第１の期間Ｔ１のｔ１時点以降まで継続し
ている場合で、且つ、出力基準レベルコード（ＯＣＲ
Ｌ）検出信号ＯＲＣＤが存在している、時点ｔ２におい
て、変更タイミング制御信号ＭＴＣを変更解除状態から
変更設定状態に遷移させる。一方、ＩＣＲＬ検出信号Ｉ
ＲＣＤがその第１期間Ｔ１以上継続した後に時点ｔ３で
不存在となった場合で、且つＯＣＲＬ検出信号ＯＲＣＤ
が存在している時点ｔ４において、変更タイミング制御
信号ＭＴＣを変更設定状態から変更解除状態に遷移させ
る。時点ｔ２と時点ｔ４とは、ミューティング回路出力
ＭＯに現れる瞬間的なパルスノイズの発生もしくはその
大きさを最小限にするため、変調出力ＯＶＳＭＯの蓄積
エネルギ量Ｅ（絶対値）が、所定のしきい値ＥＴＨ以下
となる時点に選択する。その蓄積エネルギ量Ｅは、変調
出力の各時点ｔ２又はｔ４までの過去の状態に依存する
ものであり、そしてその所定しきい値ＥＴＨは、ノイズ
低減要求が高くなるにつれ低く変更することができる。
この結果、ミューティング回路出力ＭＯは、図示の通
り、変更設定状態の間は、基準レベルコードＯＣＲＬと
なる。
【００２１】次に、図３を参照して、図１の基本構成を
より具体化した構成をもつ、本発明によるＯＶＳ型ＤＡ
Ｃ装置の第２実施例を示す。尚、図１中の要素に対応す
るものには、その要素の番号の後に“Ｂ”を付して示し
てある。このＯＶＳ型ＤＡＣ装置Ｂは、オーディオ用に
設計したものであり、シリアル形態のデジタルステレオ
入力信号ＳＩＮを受ける入力端子１Ｂと、ＯＶＳ型変調
器部２Ｂと、自動ミューティング回路部３Ｂと、変調出
力／アナログ変換部４Ｂと、出力端子５Ｂと、から成っ
ている。デジタル入力信号ＳＩＮは、例えば音楽ＣＤか
らのシリアルのステレオ信号であり、これは、Ｌチャン
ネル（ch）データワードとＲチャンネル（ch）データワ
ードとが交互になっていて、しかもサンプリング周波数
ｆｓ（例えば、４４.１ＫＨｚ）の１周期の期間Ｔｓ
（＝１／ｆｓ）にＬchとＲchのデータワードが１つずつ
入ったものである。尚、各チャンネルのデータワード
は、１６ビットから成っている。また、その基準レベル
コードは、ゼロレベル（電圧レベルは、０Ｖ）である。
より具体化した構成をもつ、本発明によるＯＶＳ型ＤＡ
Ｃ装置の第２実施例を示す。尚、図１中の要素に対応す
るものには、その要素の番号の後に“Ｂ”を付して示し
てある。このＯＶＳ型ＤＡＣ装置Ｂは、オーディオ用に
設計したものであり、シリアル形態のデジタルステレオ
入力信号ＳＩＮを受ける入力端子１Ｂと、ＯＶＳ型変調
器部２Ｂと、自動ミューティング回路部３Ｂと、変調出
力／アナログ変換部４Ｂと、出力端子５Ｂと、から成っ
ている。デジタル入力信号ＳＩＮは、例えば音楽ＣＤか
らのシリアルのステレオ信号であり、これは、Ｌチャン
ネル（ch）データワードとＲチャンネル（ch）データワ
ードとが交互になっていて、しかもサンプリング周波数
ｆｓ（例えば、４４.１ＫＨｚ）の１周期の期間Ｔｓ
（＝１／ｆｓ）にＬchとＲchのデータワードが１つずつ
入ったものである。尚、各チャンネルのデータワード
は、１６ビットから成っている。また、その基準レベル
コードは、ゼロレベル（電圧レベルは、０Ｖ）である。
【００２２】このシリアル入力ＳＩＮを受けるＯＶＳ変
調器２Ｂは、入力インターフェース２０と△Σ変調器２
２とを含み、インターフェース２０は、入力ＳＩＮをシ
リアル形態から２０ビット幅のパラレル形態のデータワ
ードＰＤＡＴに変換する。△Σ変調器２２は、その変換
されたデータワードＰＤＡＴをＬchワードとＲchワード
とに分離し、そしてその各ワードを△Σ変調してＬch変
調ワードＬＤＡＴとＲch変調ワードＲＤＡＴとをパラレ
ルに出力する。
調器２Ｂは、入力インターフェース２０と△Σ変調器２
２とを含み、インターフェース２０は、入力ＳＩＮをシ
リアル形態から２０ビット幅のパラレル形態のデータワ
ードＰＤＡＴに変換する。△Σ変調器２２は、その変換
されたデータワードＰＤＡＴをＬchワードとＲchワード
とに分離し、そしてその各ワードを△Σ変調してＬch変
調ワードＬＤＡＴとＲch変調ワードＲＤＡＴとをパラレ
ルに出力する。
【００２３】図４は、本実施例で使用した△Σ変調器の
主要な回路部を示しており、これは、在来の公知の多レ
ベル／多ビット・タイプの△Σ変調器、即ち、変調出力
において、量子化レベルが異なった多数のレベルであ
り、そしてパラレルのビット数が多数である形式のもの
である。図示のように、変調器２２は、データワードＰ
ＤＡＴのＬchワード又はＲchワードを２つの入力の一方
に受ける加算器２２０と、この加算器の出力に入力が接
続した量子化器２２２と、量子化器２２２の出力と加算
器２２０の出力とに各々接続した２つの入力をもつ加算
器２２４と、この加算器の出力に入力が接続したフィル
タ２２６と、を備えている。このフィルタの出力は最初
の加算器２２０の他方の入力に接続している。デジタル
入力ＳＩＮの信号周波数の最大値は２０ｋＨｚであるた
め、ｆｓは４４.１ＫＨｚに設定し、そしてこれに応じ
て変調器２２の演算クロック周波数であるシステムクロ
ックＳＣＫは、１例として、１６.９３４４ＭＨｚ（３
８４ｆｓ）である。また、その場合、データクロックＤ
ＡＴＣＫは、２.１１６８ＭＨｚ（４８ｆｓ）となる。
量子化器の５つの量子化レベルは、−２，−１，０，
１，２（各電圧レベルは、０.９Ｖ，１.７Ｖ，２.５
Ｖ，３.３Ｖ，４.１Ｖ）であり、その４ビット０〜３に
よる表現、即ち、ＬＤＡＴ０−３，ＲＤＡＴ０−３は各
々、（００００）（０００１）（００１１）（０１１
１）（１１１１）である。このコードにおける基準レベ
ルコードは、量子化レベルにおけるバイポーラゼロレベ
ルに対応する（００１１）である。
主要な回路部を示しており、これは、在来の公知の多レ
ベル／多ビット・タイプの△Σ変調器、即ち、変調出力
において、量子化レベルが異なった多数のレベルであ
り、そしてパラレルのビット数が多数である形式のもの
である。図示のように、変調器２２は、データワードＰ
ＤＡＴのＬchワード又はＲchワードを２つの入力の一方
に受ける加算器２２０と、この加算器の出力に入力が接
続した量子化器２２２と、量子化器２２２の出力と加算
器２２０の出力とに各々接続した２つの入力をもつ加算
器２２４と、この加算器の出力に入力が接続したフィル
タ２２６と、を備えている。このフィルタの出力は最初
の加算器２２０の他方の入力に接続している。デジタル
入力ＳＩＮの信号周波数の最大値は２０ｋＨｚであるた
め、ｆｓは４４.１ＫＨｚに設定し、そしてこれに応じ
て変調器２２の演算クロック周波数であるシステムクロ
ックＳＣＫは、１例として、１６.９３４４ＭＨｚ（３
８４ｆｓ）である。また、その場合、データクロックＤ
ＡＴＣＫは、２.１１６８ＭＨｚ（４８ｆｓ）となる。
量子化器の５つの量子化レベルは、−２，−１，０，
１，２（各電圧レベルは、０.９Ｖ，１.７Ｖ，２.５
Ｖ，３.３Ｖ，４.１Ｖ）であり、その４ビット０〜３に
よる表現、即ち、ＬＤＡＴ０−３，ＲＤＡＴ０−３は各
々、（００００）（０００１）（００１１）（０１１
１）（１１１１）である。このコードにおける基準レベ
ルコードは、量子化レベルにおけるバイポーラゼロレベ
ルに対応する（００１１）である。
【００２４】図５は、このような構成の変調器２２によ
り出力されるＬch又はＲchの変調デジタルデータワード
ＬＤＡＴ（＝ＬＤＡＴ０−３），ＲＤＡＴ（＝ＲＤＡＴ
０−３）の例を示すグラフであり、縦軸はそれらデジタ
ル出力が表す量子化レベルである。図５に示す変調出力
例は、デジタル入力ＳＩＮが基準レベルコード即ちゼロ
レベルに留まっている間のものである。この図からも分
かるように、変調出力は、入力がゼロレベルの間も、バ
イポーラゼロレベルに継続して留まっていることはな
い。
り出力されるＬch又はＲchの変調デジタルデータワード
ＬＤＡＴ（＝ＬＤＡＴ０−３），ＲＤＡＴ（＝ＲＤＡＴ
０−３）の例を示すグラフであり、縦軸はそれらデジタ
ル出力が表す量子化レベルである。図５に示す変調出力
例は、デジタル入力ＳＩＮが基準レベルコード即ちゼロ
レベルに留まっている間のものである。この図からも分
かるように、変調出力は、入力がゼロレベルの間も、バ
イポーラゼロレベルに継続して留まっていることはな
い。
【００２５】再び、図３を参照すると、次の自動ミュー
ティング回路３Ｂは、図１の要素に対応して入力基準レ
ベルコード検出部３２Ｂ、出力基準レベルコード検出部
３４Ｂ、変調出力変更タイミング制御部３６Ｂ、変調出
力変更部３８Ｂを備えている。まず初めに、検出部３２
Ｂは、本実施例の場合、シリアル入力ＳＩＮを受ける入
力をもつゼロレベル検出器３２０であり、一方、検出部
３４Ｂは、変調データワードＬＤＡＴ，ＲＤＡＴを受け
る入力を有したバイポーラゼロレベル検出器３４０であ
る。
ティング回路３Ｂは、図１の要素に対応して入力基準レ
ベルコード検出部３２Ｂ、出力基準レベルコード検出部
３４Ｂ、変調出力変更タイミング制御部３６Ｂ、変調出
力変更部３８Ｂを備えている。まず初めに、検出部３２
Ｂは、本実施例の場合、シリアル入力ＳＩＮを受ける入
力をもつゼロレベル検出器３２０であり、一方、検出部
３４Ｂは、変調データワードＬＤＡＴ，ＲＤＡＴを受け
る入力を有したバイポーラゼロレベル検出器３４０であ
る。
【００２６】ここで、図６と図７を参照して、各検出器
３２０，３４０の詳細について説明する。図６に示すよ
うに、検出器３２０は、シリアル入力ＳＩＮを一方の入
力に受けるＮＯＲゲート３２００を備えており、そして
このゲートの他方の入力は、自動ミューティング機能を
イネーブルする機能イネーブル信号ＥＮをインバータ３
２０２を介して受けるように接続している。ゲート３２
００の出力はゼロ検出信号ＤＺＥＲＯを発生するが、こ
れは、信号ＥＮがハイ（＝１）のときで入力ＳＩＮがロ
ー（＝０）のときハイとなって、入力ゼロレベルを検出
したことを示す。
３２０，３４０の詳細について説明する。図６に示すよ
うに、検出器３２０は、シリアル入力ＳＩＮを一方の入
力に受けるＮＯＲゲート３２００を備えており、そして
このゲートの他方の入力は、自動ミューティング機能を
イネーブルする機能イネーブル信号ＥＮをインバータ３
２０２を介して受けるように接続している。ゲート３２
００の出力はゼロ検出信号ＤＺＥＲＯを発生するが、こ
れは、信号ＥＮがハイ（＝１）のときで入力ＳＩＮがロ
ー（＝０）のときハイとなって、入力ゼロレベルを検出
したことを示す。
【００２７】一方、図７の検出部３４０は、Ｌch信号Ｌ
ＤＡＴとＲch信号ＲＤＡＴを処理するため、２組のゲー
ト回路３４００〜３４０２，３４０３〜３４０５から成
っている。それらは互いに同じ回路構成であるので、Ｌ
chの方についてのみ説明すると、ＡＮＤゲート３４００
は、各反転入力にＬＤＡＴ０とＬＤＡＴ１を受け、そし
て両入力がロー、即ち（００）の組合せのときにのみハ
イの出力を発生する。ＡＮＤゲート３４０１は、各入力
にＬＤＡＴ２とＬＤＡＴ３を受け、従って両入力がハ
イ、即ち（１１）の組合せのときにのみハイの出力を発
生する。一方、これらＡＮＤゲート３４００，３４０１
の出力を各入力に受けるＮＡＮＤゲート３４０２は、両
入力がハイのときのみローとなって、Ｌch変調出力にバ
イポーラゼロレベルを検出したことを表すＬchイネーブ
ル信号ＥＮＢ＿Ｌを発生する。同様に、ゲート３４０５
は、Ｒch変調出力にバイポーラゼロレベルを検出したこ
を表すＲchイネーブル信号ＥＮＢ＿Ｒを発生する。
ＤＡＴとＲch信号ＲＤＡＴを処理するため、２組のゲー
ト回路３４００〜３４０２，３４０３〜３４０５から成
っている。それらは互いに同じ回路構成であるので、Ｌ
chの方についてのみ説明すると、ＡＮＤゲート３４００
は、各反転入力にＬＤＡＴ０とＬＤＡＴ１を受け、そし
て両入力がロー、即ち（００）の組合せのときにのみハ
イの出力を発生する。ＡＮＤゲート３４０１は、各入力
にＬＤＡＴ２とＬＤＡＴ３を受け、従って両入力がハ
イ、即ち（１１）の組合せのときにのみハイの出力を発
生する。一方、これらＡＮＤゲート３４００，３４０１
の出力を各入力に受けるＮＡＮＤゲート３４０２は、両
入力がハイのときのみローとなって、Ｌch変調出力にバ
イポーラゼロレベルを検出したことを表すＬchイネーブ
ル信号ＥＮＢ＿Ｌを発生する。同様に、ゲート３４０５
は、Ｒch変調出力にバイポーラゼロレベルを検出したこ
を表すＲchイネーブル信号ＥＮＢ＿Ｒを発生する。
【００２８】図３に戻って説明すると、検出器３２０の
出力信号ＤＺＥＲＯと検出器３４０の出力信号ＥＮＢ＿
Ｌ，ＥＮＢ＿Ｒとは、夫々、制御部３６Ｂのカウンタタ
イミング制御部３６０と３６２の各一方の入力に接続し
ている。カウンタ制御部３６０は、他方の入力にデータ
クロックＤＡＴＣＫを受けるようになっている。この制
御部３６０は、ゲート、インバータ、フリップフロップ
から成る論理回路であって、信号ＤＺＥＲＯがハイの間
のみデータクロックＤＡＴＣＫを通過させてゼロクロッ
ク信号ＺＥＲＯＣＫとして出力し、一方、信号ＤＺＥＲ
Ｏがローのときにはハイになるクリア信号ＣＬＥＡＲを
出力する。これらの出力信号を受けるカウンタ３６１
は、入力ゼロの期間をデータクロックＤＡＴＣＫの数で
計測するものであり、本実施例では、６５５３６カウン
タであって、出力に入力ゼロフラグＦＩＸを発生する。
この入力ゼロフラグＦＩＸは、ＤＡＴＣＫ従ってＺＥＲ
ＯＣＫを連続して６５５３６個受けたときにハイとな
り、そしてそれ以上受け続けるときハイに留まり、そし
てそれ以外の場合、信号ＣＬＥＡＲによるカウントクリ
アによりフラグＦＩＸはローにリセットする。６５５３
６の数は、ＤＡＴＣＫが２.１１６８ＭＨｚであるた
め、３１ミリ秒となり、これが図２の期間Ｔ１に対応す
る期間である。この期間には、回路部２Ｂでのタイムラ
グを考慮に入れている。
出力信号ＤＺＥＲＯと検出器３４０の出力信号ＥＮＢ＿
Ｌ，ＥＮＢ＿Ｒとは、夫々、制御部３６Ｂのカウンタタ
イミング制御部３６０と３６２の各一方の入力に接続し
ている。カウンタ制御部３６０は、他方の入力にデータ
クロックＤＡＴＣＫを受けるようになっている。この制
御部３６０は、ゲート、インバータ、フリップフロップ
から成る論理回路であって、信号ＤＺＥＲＯがハイの間
のみデータクロックＤＡＴＣＫを通過させてゼロクロッ
ク信号ＺＥＲＯＣＫとして出力し、一方、信号ＤＺＥＲ
Ｏがローのときにはハイになるクリア信号ＣＬＥＡＲを
出力する。これらの出力信号を受けるカウンタ３６１
は、入力ゼロの期間をデータクロックＤＡＴＣＫの数で
計測するものであり、本実施例では、６５５３６カウン
タであって、出力に入力ゼロフラグＦＩＸを発生する。
この入力ゼロフラグＦＩＸは、ＤＡＴＣＫ従ってＺＥＲ
ＯＣＫを連続して６５５３６個受けたときにハイとな
り、そしてそれ以上受け続けるときハイに留まり、そし
てそれ以外の場合、信号ＣＬＥＡＲによるカウントクリ
アによりフラグＦＩＸはローにリセットする。６５５３
６の数は、ＤＡＴＣＫが２.１１６８ＭＨｚであるた
め、３１ミリ秒となり、これが図２の期間Ｔ１に対応す
る期間である。この期間には、回路部２Ｂでのタイムラ
グを考慮に入れている。
【００２９】一方、カウンタタイミング制御部３６２
は、検出器３４０からの出力に加え、変調器２２からの
データクロックＤＡＴＣＫを受ける入力を有している。
この制御部は、ゲート、インバータ、フリップフロップ
から成る論理回路であって、Ｌch回路部分では、ＥＮＢ
＿Ｌがローの間、データクロックＤＡＴＣＫをＬchカウ
ントクロックＣＯＵＮＴＬとして出力し、そしてＥＮＢ
＿Ｌがハイの間は、ハイのＬchリセット信号ＲＳＴＬを
出力する。制御部３６２のＲch回路部分も同様にして、
ＲchカウントクロックＣＯＵＮＴＲとＲＳＴＲ信号を発
生する。カウンタ３６３は、変調出力ゼロの期間をＤＡ
ＴＣＫの数で計測するものであり、ＬchとＲch用に１対
の１６カウンタ回路を含み、各１６カウンタ回路は、出
力にＬchカウント完了信号ＣＯＵＮＴ＿ＯＵＴ，Ｒchカ
ウント完了信号ＣＯＵＮＴ＿ＯＵＴＲを発生する。これ
らカウント完了信号は、ＤＡＴＣＫ従ってＣＯＵＮＴＬ
又はＣＯＵＮＴＲを連続して１６個受けたときにハイと
なり、そしてそれ以上受け続けるときハイに留まり、そ
してそれ以外の場合、信号ＲＳＴＬ又はＲＳＴＲによる
カウントリセットによりローに戻る。ここで、１６とい
う数は、ＤＡＴＣＫが２.１１６８ＭＨｚであるため、
７.６マイクロ秒の期間に相当するものである。この期
間の長さは、ゼロ入力時の変調出力（図５参照）にバイ
ポーラゼロレベルが１６回連続して現れた時の長さに対
応するものである。１６回連続ゼロが変調出力に現れる
確率は、ある程度以上あり、ほとんど全ての音楽ソース
における曲間において現れるものとして選んである。
は、検出器３４０からの出力に加え、変調器２２からの
データクロックＤＡＴＣＫを受ける入力を有している。
この制御部は、ゲート、インバータ、フリップフロップ
から成る論理回路であって、Ｌch回路部分では、ＥＮＢ
＿Ｌがローの間、データクロックＤＡＴＣＫをＬchカウ
ントクロックＣＯＵＮＴＬとして出力し、そしてＥＮＢ
＿Ｌがハイの間は、ハイのＬchリセット信号ＲＳＴＬを
出力する。制御部３６２のＲch回路部分も同様にして、
ＲchカウントクロックＣＯＵＮＴＲとＲＳＴＲ信号を発
生する。カウンタ３６３は、変調出力ゼロの期間をＤＡ
ＴＣＫの数で計測するものであり、ＬchとＲch用に１対
の１６カウンタ回路を含み、各１６カウンタ回路は、出
力にＬchカウント完了信号ＣＯＵＮＴ＿ＯＵＴ，Ｒchカ
ウント完了信号ＣＯＵＮＴ＿ＯＵＴＲを発生する。これ
らカウント完了信号は、ＤＡＴＣＫ従ってＣＯＵＮＴＬ
又はＣＯＵＮＴＲを連続して１６個受けたときにハイと
なり、そしてそれ以上受け続けるときハイに留まり、そ
してそれ以外の場合、信号ＲＳＴＬ又はＲＳＴＲによる
カウントリセットによりローに戻る。ここで、１６とい
う数は、ＤＡＴＣＫが２.１１６８ＭＨｚであるため、
７.６マイクロ秒の期間に相当するものである。この期
間の長さは、ゼロ入力時の変調出力（図５参照）にバイ
ポーラゼロレベルが１６回連続して現れた時の長さに対
応するものである。１６回連続ゼロが変調出力に現れる
確率は、ある程度以上あり、ほとんど全ての音楽ソース
における曲間において現れるものとして選んである。
【００３０】しかしながら、１６回連続ゼロが現れない
場合に備え、図３のＤＡＣ装置Ｂでは、更にカウンタ制
限部３６５を設けて、強制的にミュートＯＮ又はミュー
トＯＦＦを行うようにする。詳しくは、制限部３６５
は、ＦＩＸとＤＡＴＣＫとを受ける入力をもち、そして
出力に強制ゼロフラグセット／リセット信号ＦＩＸ＿Ｒ
ＳＴを発生する。このカウンタ制限部３６５は、ゲート
を含む論理回路と４０９６カウンタから成り、ＦＩＸが
ローからハイに遷移した時点からあるいはその逆の遷移
の時点から、ＤＡＴＣＫを４０９６個以上カウントした
ときに、ＦＩＸ＿ＲＳＴをハイにする。ただし、カウン
ト中にＦＩＸが状態遷移したときには、ＦＩＸ＿ＲＳＴ
をローにリセットする。ここで、４０９６という数は、
ＤＡＴＣＫの周波数から、１.９３ミリ秒の期間に相当
する。
場合に備え、図３のＤＡＣ装置Ｂでは、更にカウンタ制
限部３６５を設けて、強制的にミュートＯＮ又はミュー
トＯＦＦを行うようにする。詳しくは、制限部３６５
は、ＦＩＸとＤＡＴＣＫとを受ける入力をもち、そして
出力に強制ゼロフラグセット／リセット信号ＦＩＸ＿Ｒ
ＳＴを発生する。このカウンタ制限部３６５は、ゲート
を含む論理回路と４０９６カウンタから成り、ＦＩＸが
ローからハイに遷移した時点からあるいはその逆の遷移
の時点から、ＤＡＴＣＫを４０９６個以上カウントした
ときに、ＦＩＸ＿ＲＳＴをハイにする。ただし、カウン
ト中にＦＩＸが状態遷移したときには、ＦＩＸ＿ＲＳＴ
をローにリセットする。ここで、４０９６という数は、
ＤＡＴＣＫの周波数から、１.９３ミリ秒の期間に相当
する。
【００３１】次に、カウンタ３６１，３６３と制限部３
６５の出力に夫々接続した入力をもつ状態設定器３６４
も、ＬchとＲch用の１対の、ゲート及びフリップフロッ
プから成る論理回路から成り、出力にＬch及びＲchの入
力ゼロフラグＯＮ信号ＦＩＸ＿ＯＮＬ，ＦＩＸ＿ＯＮＲ
と、Ｌch及びＲchの入力ゼロフラグＯＦＦ信号ＦＩＸ＿
ＯＦＦＬ，ＦＩＸ＿ＯＦＦＲを発生する。Ｌchの信号の
みについて説明すると、ＦＩＸ＿ＯＮＬ信号とＦＩＸ＿
ＯＦＦＬ信号とは、ＦＩＸがローからハイにあるいはハ
イからローに遷移したとき、夫々、初期値がローとハイ
になり、そしてＦＩＸがハイ又はローの間に、ＣＯＵＮ
Ｔ＿ＯＵＴＬがハイの時もしくはＦＩＸ＿ＲＳＴがハイ
のときのみ、夫々、ハイとローになって、ミュートＯＮ
すべきタイミングとミュートＯＦＦすべきタイミングと
を表す。Ｒch用のＦＩＸ＿ＯＮＲ信号及びＦＩＸ＿ＯＦ
ＦＲ信号も同様であるので、説明を省略する。
６５の出力に夫々接続した入力をもつ状態設定器３６４
も、ＬchとＲch用の１対の、ゲート及びフリップフロッ
プから成る論理回路から成り、出力にＬch及びＲchの入
力ゼロフラグＯＮ信号ＦＩＸ＿ＯＮＬ，ＦＩＸ＿ＯＮＲ
と、Ｌch及びＲchの入力ゼロフラグＯＦＦ信号ＦＩＸ＿
ＯＦＦＬ，ＦＩＸ＿ＯＦＦＲを発生する。Ｌchの信号の
みについて説明すると、ＦＩＸ＿ＯＮＬ信号とＦＩＸ＿
ＯＦＦＬ信号とは、ＦＩＸがローからハイにあるいはハ
イからローに遷移したとき、夫々、初期値がローとハイ
になり、そしてＦＩＸがハイ又はローの間に、ＣＯＵＮ
Ｔ＿ＯＵＴＬがハイの時もしくはＦＩＸ＿ＲＳＴがハイ
のときのみ、夫々、ハイとローになって、ミュートＯＮ
すべきタイミングとミュートＯＦＦすべきタイミングと
を表す。Ｒch用のＦＩＸ＿ＯＮＲ信号及びＦＩＸ＿ＯＦ
ＦＲ信号も同様であるので、説明を省略する。
【００３２】次に、セレクタ３６６は、ラッチとゲート
から成る論理回路であって、設定器３６４からの出力並
びにカウンタ３６１からの出力に接続した各入力をもっ
ており、そして出力にＬch及びＲchのゼロ設定信号ＺＥ
ＲＯＬ，ＺＥＲＯＲを発生する。Ｌchについてのみ説明
すると、セレクタ３６６は、ＦＩＸ＝１のときにはＦＩ
Ｘ＿ＯＮＬを選択してラッチし、一方ＦＩＸ＝０のとき
にはＦＩＸ＿ＯＦＦＬを選択しラッチしてＺＥＲＯＬと
して出力する。Ｒch用の信号についても同様である。
から成る論理回路であって、設定器３６４からの出力並
びにカウンタ３６１からの出力に接続した各入力をもっ
ており、そして出力にＬch及びＲchのゼロ設定信号ＺＥ
ＲＯＬ，ＺＥＲＯＲを発生する。Ｌchについてのみ説明
すると、セレクタ３６６は、ＦＩＸ＝１のときにはＦＩ
Ｘ＿ＯＮＬを選択してラッチし、一方ＦＩＸ＝０のとき
にはＦＩＸ＿ＯＦＦＬを選択しラッチしてＺＥＲＯＬと
して出力する。Ｒch用の信号についても同様である。
【００３３】次に、変調出力変更部３８Ｂについて説明
する。この変更部３８Ｂは、出力論理ゲート３８０から
成り、これは、一方の入力がセレクタ３６６の出力に接
続し、他方の入力が変調データワードＬＤＡＴ，ＲＤＡ
Ｔを受けるように接続していおり、そして出力に出力デ
ータワードＬＯＵＴ，ＲＯＵＴを発生する。
する。この変更部３８Ｂは、出力論理ゲート３８０から
成り、これは、一方の入力がセレクタ３６６の出力に接
続し、他方の入力が変調データワードＬＤＡＴ，ＲＤＡ
Ｔを受けるように接続していおり、そして出力に出力デ
ータワードＬＯＵＴ，ＲＯＵＴを発生する。
【００３４】図８を参照して、この出力論理ゲート３８
０の詳細について説明する。図示のように、ＬchとＲch
用の２組のゲート回路３８００〜３８０４，３８０５〜
３８０９から成っている。互いに同じ回路であるのでＬ
ch部分について説明すると、ＯＲゲート３８００と３８
０１とは、各一方の入力にビットＬＤＡＴ０，ビットＬ
ＤＡＴ１を受け、そして各他方の入力にＺＥＲＯＬ信号
の反転信号をインバータ３８０４を介して受ける。これ
らゲートは、双方とも、ＺＥＲＯＬ＝０即ちミュートＯ
ＦＦ時には、ビット入力をそのまま通過させてＬＯＵＴ
０，ＬＯＵＴ１を生成し、そしてＺＥＲＯＬ＝１即ちミ
ュートＯＮ時には、ビット入力の状態に拘わらず、
“０”をＬＯＵＴ０，ＬＯＵＴ１として生成する。一
方、ＯＲゲート３８０２と３８０３とは、各一方の入力
にビットＬＤＡＴ２，ビットＬＤＡＴ３を受け、そして
各他方の入力にＺＥＲＯＬ信号を受ける。これらゲート
は、双方とも、ＺＥＲＯＬ＝０即ちミュートＯＦＦ時に
は、ビット入力をそのまま通過させてＬＯＵＴ２，ＬＯ
ＵＴ３を生成するが、ＺＥＲＯＬ＝１即ちミュートＯＮ
時には、ビット入力の状態に拘わらず、“１”をＬＯＵ
Ｔ２，ＬＯＵＴ３として生成する。これにより、ミュー
トＯＮ時には、（００１１）のバイポーラゼロレベルを
表す基準レベルコードがＬＯＵＴ０−３として出力され
ることになる。同様のことがＲch回路部分についても言
え、ＲＯＵＴ０−３が生成される。
０の詳細について説明する。図示のように、ＬchとＲch
用の２組のゲート回路３８００〜３８０４，３８０５〜
３８０９から成っている。互いに同じ回路であるのでＬ
ch部分について説明すると、ＯＲゲート３８００と３８
０１とは、各一方の入力にビットＬＤＡＴ０，ビットＬ
ＤＡＴ１を受け、そして各他方の入力にＺＥＲＯＬ信号
の反転信号をインバータ３８０４を介して受ける。これ
らゲートは、双方とも、ＺＥＲＯＬ＝０即ちミュートＯ
ＦＦ時には、ビット入力をそのまま通過させてＬＯＵＴ
０，ＬＯＵＴ１を生成し、そしてＺＥＲＯＬ＝１即ちミ
ュートＯＮ時には、ビット入力の状態に拘わらず、
“０”をＬＯＵＴ０，ＬＯＵＴ１として生成する。一
方、ＯＲゲート３８０２と３８０３とは、各一方の入力
にビットＬＤＡＴ２，ビットＬＤＡＴ３を受け、そして
各他方の入力にＺＥＲＯＬ信号を受ける。これらゲート
は、双方とも、ＺＥＲＯＬ＝０即ちミュートＯＦＦ時に
は、ビット入力をそのまま通過させてＬＯＵＴ２，ＬＯ
ＵＴ３を生成するが、ＺＥＲＯＬ＝１即ちミュートＯＮ
時には、ビット入力の状態に拘わらず、“１”をＬＯＵ
Ｔ２，ＬＯＵＴ３として生成する。これにより、ミュー
トＯＮ時には、（００１１）のバイポーラゼロレベルを
表す基準レベルコードがＬＯＵＴ０−３として出力され
ることになる。同様のことがＲch回路部分についても言
え、ＲＯＵＴ０−３が生成される。
【００３５】再び、図３を参照すると、出力論理ゲート
からの４ビットワードの出力データワードＬＯＵＴ，Ｒ
ＯＵＴは、次に変換部４Ｂ内のＤＡＣ４０の入力に接続
する。ＤＡＣ４０は、△Σ変調器２２の変調方式に対応
する方式の在来構成のものであって、４ビット（実質は
２.５ビット相当）の変調出力データワードをアナログ
信号に変換する。このＤＡＣは、ＬchとＲchのデータワ
ードを交互にＤ／Ａ変換してアナログ信号ＬＡＯＵＴ，
ＲＡＯＵＴを発生する。このアナログ信号は、次の１０
０ＫＨｚ（−３ｄＢ）の遮断周波数のアナログのローパ
スフィルタ４２により処理して、最終的なアナログ出力
信号ＬＡＦＯＵＴ，ＲＡＦＯＵＴを出力端子５Ｂに生成
する。
からの４ビットワードの出力データワードＬＯＵＴ，Ｒ
ＯＵＴは、次に変換部４Ｂ内のＤＡＣ４０の入力に接続
する。ＤＡＣ４０は、△Σ変調器２２の変調方式に対応
する方式の在来構成のものであって、４ビット（実質は
２.５ビット相当）の変調出力データワードをアナログ
信号に変換する。このＤＡＣは、ＬchとＲchのデータワ
ードを交互にＤ／Ａ変換してアナログ信号ＬＡＯＵＴ，
ＲＡＯＵＴを発生する。このアナログ信号は、次の１０
０ＫＨｚ（−３ｄＢ）の遮断周波数のアナログのローパ
スフィルタ４２により処理して、最終的なアナログ出力
信号ＬＡＦＯＵＴ，ＲＡＦＯＵＴを出力端子５Ｂに生成
する。
【００３６】次に、図９〜図１５を参照して、図３の回
路の全体の動作について説明する。尚、図９，図１３，
図１５においては、ＬchとＲchの動作は本質的に同じで
あるため、信号名にはＬ／Ｒの区別を示していない。
路の全体の動作について説明する。尚、図９，図１３，
図１５においては、ＬchとＲchの動作は本質的に同じで
あるため、信号名にはＬ／Ｒの区別を示していない。
【００３７】まず図９は、ミュートＯＮを行うときのタ
イミング図であり、ｔ０’時点（図示せず）で信号ＤＺ
ＥＲＯ（図示せず）がハイになった後、６５５３６回の
カウントが生じて入力ゼロフラグＦＩＸがｔ１ａ時点乃
至ｔ１ｂ時点でハイになった場合を示している。この一
方で、イネーブル信号ＥＮＢは、変調器出力がバイポー
ラゼロの期間、例えばＴｊ，Ｔｋの間（図５も参照）ロ
ーになる。このローの間ＤＡＴＣＫがカウンタクロック
ＣＯＵＮＴとして発生するとともにＲＳＴ信号がローに
なる。期間Ｔｊの場合、カウンタ３６３が５カウントし
た後にＥＮＢがハイになるため、ＲＳＴがハイになって
カウンタリセットが生じ、またカウンタクロックＣＯＵ
ＮＴが止まる。一方、Ｔｊより長い期間Ｔｋの場合に
は、ＥＮＢがローになってからカウンタ３６３が１６カ
ウントを完了し、この結果ＣＯＵＮＴ＿ＯＵＴがハイに
なる。これにより、ＦＩＸ＿ＯＮとＦＩＸ＿ＯＦＦとは
それぞれハイとローになる。ただし、本例の場合、ＦＩ
Ｘ＿ＲＳＴはローのままであるとする。この時、ＦＩＸ
＝１のため、ハイのＦＩＸ＿ＯＮがゼロ設定信号ＺＥＲ
Ｏとなり、これにより、ミュートＯＮとなる。尚、その
後ＣＯＵＮＴ＿ＯＵＴがローになっても、ＦＩＸ＿Ｏ
Ｎ，ＦＩＸ＿ＯＦＦの状態は変化せずＺＥＲＯも変化し
ないため、従ってミュートＯＮは続行する。
イミング図であり、ｔ０’時点（図示せず）で信号ＤＺ
ＥＲＯ（図示せず）がハイになった後、６５５３６回の
カウントが生じて入力ゼロフラグＦＩＸがｔ１ａ時点乃
至ｔ１ｂ時点でハイになった場合を示している。この一
方で、イネーブル信号ＥＮＢは、変調器出力がバイポー
ラゼロの期間、例えばＴｊ，Ｔｋの間（図５も参照）ロ
ーになる。このローの間ＤＡＴＣＫがカウンタクロック
ＣＯＵＮＴとして発生するとともにＲＳＴ信号がローに
なる。期間Ｔｊの場合、カウンタ３６３が５カウントし
た後にＥＮＢがハイになるため、ＲＳＴがハイになって
カウンタリセットが生じ、またカウンタクロックＣＯＵ
ＮＴが止まる。一方、Ｔｊより長い期間Ｔｋの場合に
は、ＥＮＢがローになってからカウンタ３６３が１６カ
ウントを完了し、この結果ＣＯＵＮＴ＿ＯＵＴがハイに
なる。これにより、ＦＩＸ＿ＯＮとＦＩＸ＿ＯＦＦとは
それぞれハイとローになる。ただし、本例の場合、ＦＩ
Ｘ＿ＲＳＴはローのままであるとする。この時、ＦＩＸ
＝１のため、ハイのＦＩＸ＿ＯＮがゼロ設定信号ＺＥＲ
Ｏとなり、これにより、ミュートＯＮとなる。尚、その
後ＣＯＵＮＴ＿ＯＵＴがローになっても、ＦＩＸ＿Ｏ
Ｎ，ＦＩＸ＿ＯＦＦの状態は変化せずＺＥＲＯも変化し
ないため、従ってミュートＯＮは続行する。
【００３８】図１０は、アナログ出力信号ＬＡＦＯＵＴ
（又はＲＡＦＯＵＴ）について、ミュートをＯＦＦから
ＯＮに切り換えたときの波形を示しており、切換時にパ
ルスノイズが発生しているが、振幅は２.２ｍＶと従来
と比べ大幅に低減している。このことは、図１１，図１
２の波形図と比べるとよく分かる。図１１は、変調器２
２出力が従来のようにバイポーラゼロレベルでない時に
ミュートＯＮした場合であり、パルスノイズ振幅は１
２.３ｍＶもある。図１２は、カウンタ３６３でカウン
トするゼロ連続回数を１６回から８回に減らした場合の
波形図であるが、この場合でもパルスノイズ振幅は５.
２ｍＶであり、図１１と比べほぼ１／２に低減してい
る。更に、１６回にすれば、図１０のように２.２ｍＶ
とほぼ１／６に急激に低減し、この結果、ミュートＯＮ
／ＯＦＦ切換時のＳＮＲが１０２ｄＢが１１０ｄＢに改
善された。これから分かるように、ゼロ連続回数を大き
く設定すればする程、パルスノイズは小さくできる。た
だし、大きな回数のゼロ連続の発生確率は小さくなるの
で、用途に応じた適切な値を選ぶ必要がある。
（又はＲＡＦＯＵＴ）について、ミュートをＯＦＦから
ＯＮに切り換えたときの波形を示しており、切換時にパ
ルスノイズが発生しているが、振幅は２.２ｍＶと従来
と比べ大幅に低減している。このことは、図１１，図１
２の波形図と比べるとよく分かる。図１１は、変調器２
２出力が従来のようにバイポーラゼロレベルでない時に
ミュートＯＮした場合であり、パルスノイズ振幅は１
２.３ｍＶもある。図１２は、カウンタ３６３でカウン
トするゼロ連続回数を１６回から８回に減らした場合の
波形図であるが、この場合でもパルスノイズ振幅は５.
２ｍＶであり、図１１と比べほぼ１／２に低減してい
る。更に、１６回にすれば、図１０のように２.２ｍＶ
とほぼ１／６に急激に低減し、この結果、ミュートＯＮ
／ＯＦＦ切換時のＳＮＲが１０２ｄＢが１１０ｄＢに改
善された。これから分かるように、ゼロ連続回数を大き
く設定すればする程、パルスノイズは小さくできる。た
だし、大きな回数のゼロ連続の発生確率は小さくなるの
で、用途に応じた適切な値を選ぶ必要がある。
【００３９】次に、図１３を参照して、ミュートＯＦＦ
を行うときのタイミングについて説明すると、入力ゼロ
フラグＦＩＸがｔ３ａ時点乃至ｔ３ｂ時点でローになっ
た場合を示している。この一方で、変調器出力は、図９
の場合と同じように変化すると仮定すると、Ｔｊ，Ｔｋ
の間は図９と同じ動作をする。ただし、Ｔｋ期間中にカ
ウンタ３６３が１６カウントを完了して、ＣＯＵＮＴ＿
ＯＵＴがハイになり、これによりＦＩＸ＿ＯＮとＦＩＸ
＿ＯＦＦとはそれぞれハイとローになった後、本例の場
合、ＦＩＸ＝０であるため、ローのＦＩＸ＿ＯＦＦがゼ
ロ設定信号ＺＥＲＯとなり、これにより、ミュートＯＦ
Ｆとなる。
を行うときのタイミングについて説明すると、入力ゼロ
フラグＦＩＸがｔ３ａ時点乃至ｔ３ｂ時点でローになっ
た場合を示している。この一方で、変調器出力は、図９
の場合と同じように変化すると仮定すると、Ｔｊ，Ｔｋ
の間は図９と同じ動作をする。ただし、Ｔｋ期間中にカ
ウンタ３６３が１６カウントを完了して、ＣＯＵＮＴ＿
ＯＵＴがハイになり、これによりＦＩＸ＿ＯＮとＦＩＸ
＿ＯＦＦとはそれぞれハイとローになった後、本例の場
合、ＦＩＸ＝０であるため、ローのＦＩＸ＿ＯＦＦがゼ
ロ設定信号ＺＥＲＯとなり、これにより、ミュートＯＦ
Ｆとなる。
【００４０】図１４は、ミュートをＯＮからＯＦＦに切
り換えたときのアナログ出力信号ＬＡＦＯＵＴ（又はＲ
ＡＦＯＵＴ）の波形を示しており、切換時に生ずるパル
スノイズの振幅は、２.０ｍＶであり、従来のものと比
べ非常に低減している。そのようなパルスノイズは、ミ
ュートＯＮしていた変調器出力をミュートＯＦＦに切り
換える際にも発生することがある。従って、デジタル入
力信号がゼロからある値に変化した場合でも、変調器出
力にはバイポーラゼロレベルが必ず連続して現れること
が分かっているため、その時点でミュートＯＦＦを行え
ば、切換時のノイズ振幅は低減できる。
り換えたときのアナログ出力信号ＬＡＦＯＵＴ（又はＲ
ＡＦＯＵＴ）の波形を示しており、切換時に生ずるパル
スノイズの振幅は、２.０ｍＶであり、従来のものと比
べ非常に低減している。そのようなパルスノイズは、ミ
ュートＯＮしていた変調器出力をミュートＯＦＦに切り
換える際にも発生することがある。従って、デジタル入
力信号がゼロからある値に変化した場合でも、変調器出
力にはバイポーラゼロレベルが必ず連続して現れること
が分かっているため、その時点でミュートＯＦＦを行え
ば、切換時のノイズ振幅は低減できる。
【００４１】次に、図１５を参照して、カウンタ制限部
３６５による強制的ミュートＯＮ／ＯＦＦ切換動作につ
いて説明する。ＦＩＸがローからハイになっている場合
について考えると、万一期間Ｔｋのような長いバイポー
ラゼロ期間が現れない状態がつづいた時、カウンタ制限
部の４０９６カウンタは、ＤＡＴＣＫを４０９６個カウ
ント完了した時点ｔ５で、ＦＩＸ＿ＲＳＴをハイにす
る。これにより、今までローとハイであったＦＩＸ＿Ｏ
Ｎ，ＦＩＸ＿ＯＦＦを夫々ハイとローにする。この結
果、それら信号は図９に示したのと同じ状態になって、
ミュートＯＮを開始する。一方、ＦＩＸがハイからロー
になった場合も、同様であり、時点ｔ５で、ＦＩＸ＿Ｏ
Ｎ，ＦＩＸ＿ＯＦＦとは、図１３の１６カウント完了時
点と同じになり、従ってミュートＯＦＦが実行される。
これにより、ミュート機能の最低限の実行を確保でき
る。
３６５による強制的ミュートＯＮ／ＯＦＦ切換動作につ
いて説明する。ＦＩＸがローからハイになっている場合
について考えると、万一期間Ｔｋのような長いバイポー
ラゼロ期間が現れない状態がつづいた時、カウンタ制限
部の４０９６カウンタは、ＤＡＴＣＫを４０９６個カウ
ント完了した時点ｔ５で、ＦＩＸ＿ＲＳＴをハイにす
る。これにより、今までローとハイであったＦＩＸ＿Ｏ
Ｎ，ＦＩＸ＿ＯＦＦを夫々ハイとローにする。この結
果、それら信号は図９に示したのと同じ状態になって、
ミュートＯＮを開始する。一方、ＦＩＸがハイからロー
になった場合も、同様であり、時点ｔ５で、ＦＩＸ＿Ｏ
Ｎ，ＦＩＸ＿ＯＦＦとは、図１３の１６カウント完了時
点と同じになり、従ってミュートＯＦＦが実行される。
これにより、ミュート機能の最低限の実行を確保でき
る。
【００４２】次に、図１６を参照して、本発明の第３の
実施例であるＯＶＳ型ＤＡＣ装置Ｃについて説明する。
尚、この図では、図１のＤＡＣ装置Ａに対する変更箇所
のみ、即ち、自動ミューティング回路３Ｃのみを示して
ある。図から分かるように、図１の回路３と異なってい
る点は、変更タイミング制御部３６の１つの回路部に代
えて、基準レベルコード設定タイミング制御部３６Ｃ
と、基準レベルコード解除タイミング制御部３６Ｃ’を
別個に設け、設定タイミングと解除タイミングを別々に
制御できるようにしたことである。このため、変調出力
変更部３８に対応する基準レベルコード設定／解除部３
８Ｃは、制御部３６Ｃが発生する設定タイミング制御信
号ＳＴＣに応答して出力基準レベルコード（ＯＣＲＬ）
との置換動作を設定し、そして制御部３６Ｃ’が発生す
る解除タイミング制御信号に応答してＯＣＲＬとの置換
を解除するように動作する。この構成により、簡単に、
置換設定動作に用いるＯＣＲＬ連続回数を、例えば図３
の実施例のように１６回に選び、そして置換解除動作に
用いるＯＣＲＬ連続回数を１６回より多いあるいは少な
い値に選ぶことできる。これは、蓄積エネルギ量が所定
のしきい値以下となる時点が、設定／解除で異なる基準
が必要な時に有利である。このような制御部３６Ｃと３
６Ｃ’は、各々、図３に示した回路３６Ｂと類似の回路
で構成することができ、また、設定／解除部３８Ｃも、
図３の回路部３８Ｂと類似の回路で構成できる。
実施例であるＯＶＳ型ＤＡＣ装置Ｃについて説明する。
尚、この図では、図１のＤＡＣ装置Ａに対する変更箇所
のみ、即ち、自動ミューティング回路３Ｃのみを示して
ある。図から分かるように、図１の回路３と異なってい
る点は、変更タイミング制御部３６の１つの回路部に代
えて、基準レベルコード設定タイミング制御部３６Ｃ
と、基準レベルコード解除タイミング制御部３６Ｃ’を
別個に設け、設定タイミングと解除タイミングを別々に
制御できるようにしたことである。このため、変調出力
変更部３８に対応する基準レベルコード設定／解除部３
８Ｃは、制御部３６Ｃが発生する設定タイミング制御信
号ＳＴＣに応答して出力基準レベルコード（ＯＣＲＬ）
との置換動作を設定し、そして制御部３６Ｃ’が発生す
る解除タイミング制御信号に応答してＯＣＲＬとの置換
を解除するように動作する。この構成により、簡単に、
置換設定動作に用いるＯＣＲＬ連続回数を、例えば図３
の実施例のように１６回に選び、そして置換解除動作に
用いるＯＣＲＬ連続回数を１６回より多いあるいは少な
い値に選ぶことできる。これは、蓄積エネルギ量が所定
のしきい値以下となる時点が、設定／解除で異なる基準
が必要な時に有利である。このような制御部３６Ｃと３
６Ｃ’は、各々、図３に示した回路３６Ｂと類似の回路
で構成することができ、また、設定／解除部３８Ｃも、
図３の回路部３８Ｂと類似の回路で構成できる。
【００４３】次に、図１７を参照して、本発明の第４の
実施例であるＯＶＳ型ＤＡＣ装置Ｄについて説明する。
同じく、図１，図３，図１６の各ＤＡＣ装置に対する変
更箇所のみを示してある。変更箇所は、例えば０.５ミ
リ秒の遅延器６をＯＶＳ変調器２Ｄの前にあるいは後ろ
に設けた点である（図１７では、前に設けた例を図
示）。遅延器６としては、デジタルフィルタの群遅延を
用いることができる。この遅延器を設けることは、入力
信号ＤＩＮがゼロから非ゼロの大振幅の値に比較的急速
に変化した際、ＯＶＳ変調器２Ｄの変調デジタル出力に
現れるＯＣＲＬの連続回数が少なくなる場合に有利であ
る。遅延器６を設けることにより、変調デジタル出力が
大振幅に変化する前の時点で、即ち、変調器出力に表れ
る連続ゼロレベル回数が多い時点で、変更（又は置換）
解除を行うことができるようになる。この場合、図３の
装置中のカウンタ３６１のカウント値は適宜変更すれば
よい。
実施例であるＯＶＳ型ＤＡＣ装置Ｄについて説明する。
同じく、図１，図３，図１６の各ＤＡＣ装置に対する変
更箇所のみを示してある。変更箇所は、例えば０.５ミ
リ秒の遅延器６をＯＶＳ変調器２Ｄの前にあるいは後ろ
に設けた点である（図１７では、前に設けた例を図
示）。遅延器６としては、デジタルフィルタの群遅延を
用いることができる。この遅延器を設けることは、入力
信号ＤＩＮがゼロから非ゼロの大振幅の値に比較的急速
に変化した際、ＯＶＳ変調器２Ｄの変調デジタル出力に
現れるＯＣＲＬの連続回数が少なくなる場合に有利であ
る。遅延器６を設けることにより、変調デジタル出力が
大振幅に変化する前の時点で、即ち、変調器出力に表れ
る連続ゼロレベル回数が多い時点で、変更（又は置換）
解除を行うことができるようになる。この場合、図３の
装置中のカウンタ３６１のカウント値は適宜変更すれば
よい。
【００４４】次に、図１８を参照して、本発明による第
５の実施例であるＯＶＳ型ＤＡＣ装置Ｅについて説明す
る。図示の回路は、図３の回路に対する変更箇所のみを
示している。この実施例では、変調器出力連続ゼロ回数
を、動的に変更することができる。即ち、変調器出力の
ある所与の時点における、その時点より一定期間の過去
の状態に基づく変調器出力の蓄積エネルギ量に応じて、
図２のしきい値以下になる時点を判定し、そして蓄積エ
ネルギ量が低ければより早い時点でそして高ければより
遅い時点でミュートＯＮ／ＯＦＦの切換を行う。詳しく
は、変調器出力ＬＤＡＴ，ＲＤＡＴを受けてその各々が
表す量子化レベルを演算する加算器３６７と、Ｌch及び
Ｒchの各々の加算結果を受けてそれらを各々積分する積
分器３６８と、このＬch及びＲchの各積分結果を受ける
カウント値制御部３６９と、を備えている。カウント値
制御部３６９は、各積分値に応じて連続的にもしくは段
階的にカウンタ３６３Ｅ内のＬch用カウンタ及びＲch用
カウンタのカウント値を調節する。このようにすれば、
ミュートＯＮ／ＯＦＦ切換タイミングを動的に決定する
ことができ、融通性が高まる。
５の実施例であるＯＶＳ型ＤＡＣ装置Ｅについて説明す
る。図示の回路は、図３の回路に対する変更箇所のみを
示している。この実施例では、変調器出力連続ゼロ回数
を、動的に変更することができる。即ち、変調器出力の
ある所与の時点における、その時点より一定期間の過去
の状態に基づく変調器出力の蓄積エネルギ量に応じて、
図２のしきい値以下になる時点を判定し、そして蓄積エ
ネルギ量が低ければより早い時点でそして高ければより
遅い時点でミュートＯＮ／ＯＦＦの切換を行う。詳しく
は、変調器出力ＬＤＡＴ，ＲＤＡＴを受けてその各々が
表す量子化レベルを演算する加算器３６７と、Ｌch及び
Ｒchの各々の加算結果を受けてそれらを各々積分する積
分器３６８と、このＬch及びＲchの各積分結果を受ける
カウント値制御部３６９と、を備えている。カウント値
制御部３６９は、各積分値に応じて連続的にもしくは段
階的にカウンタ３６３Ｅ内のＬch用カウンタ及びＲch用
カウンタのカウント値を調節する。このようにすれば、
ミュートＯＮ／ＯＦＦ切換タイミングを動的に決定する
ことができ、融通性が高まる。
【００４５】以上に、本発明の幾つかの実施例について
説明したが、以下の変更もしくは代替が可能である。第
１に、図３の実施例では、オーバーサンプリング変調器
として多レベル／多ビット型△Σ変調器２２を用いた
が、これの代わりに、多レベル１ビットＰＤＭ（パルス
密度変調）の△Σ変調器、若しくは多レベル１ビットＰ
ＷＭ（パルス幅変調）の△Σ変調器を用いることもでき
る。この場合、ＤＡＣ４０の代わりに、図１９に示すＰ
ＤＭ変調器４０’若しくは図２０に示すＰＷＭ変調器４
０”を用いれば良い。また、ＰＤＭ型に代替した場合に
は、基準レベルコードは、バイポーラゼロではなく、図
１９にも示したような例ではパルス密度５０％のパルス
密度信号が、そして図２０に示したような例ではデュー
ティーサイクルが５０％のパルス幅変調信号が対応する
ことになる。従って、この場合、検出器３４０は、これ
らの基準レベルコードを検出する回路構成に変更すれば
良い。第２に、変調器出力連続ゼロ回数は、所要のノイ
ズ振幅に応じて変更することが可能である。
説明したが、以下の変更もしくは代替が可能である。第
１に、図３の実施例では、オーバーサンプリング変調器
として多レベル／多ビット型△Σ変調器２２を用いた
が、これの代わりに、多レベル１ビットＰＤＭ（パルス
密度変調）の△Σ変調器、若しくは多レベル１ビットＰ
ＷＭ（パルス幅変調）の△Σ変調器を用いることもでき
る。この場合、ＤＡＣ４０の代わりに、図１９に示すＰ
ＤＭ変調器４０’若しくは図２０に示すＰＷＭ変調器４
０”を用いれば良い。また、ＰＤＭ型に代替した場合に
は、基準レベルコードは、バイポーラゼロではなく、図
１９にも示したような例ではパルス密度５０％のパルス
密度信号が、そして図２０に示したような例ではデュー
ティーサイクルが５０％のパルス幅変調信号が対応する
ことになる。従って、この場合、検出器３４０は、これ
らの基準レベルコードを検出する回路構成に変更すれば
良い。第２に、変調器出力連続ゼロ回数は、所要のノイ
ズ振幅に応じて変更することが可能である。
【００４６】
【発明の効果】以上に述べた本発明の自動ミューティン
グ機能を備えたＯＶＳ型ＤＡＣにおいては、ミュートＯ
Ｎ／ＯＦＦ切換時のパルスノイズを低減することができ
る。これにより、従来と比べ、例えば音楽の曲間の無音
部分におけるノイズを低くすることにより、ミュートＯ
Ｎ／ＯＦＦ切換時のＳＮＲを向上させることができる。
グ機能を備えたＯＶＳ型ＤＡＣにおいては、ミュートＯ
Ｎ／ＯＦＦ切換時のパルスノイズを低減することができ
る。これにより、従来と比べ、例えば音楽の曲間の無音
部分におけるノイズを低くすることにより、ミュートＯ
Ｎ／ＯＦＦ切換時のＳＮＲを向上させることができる。
【図１】本発明による自動ミューティング機能を備えた
オーバーサンプリング（ＯＶＳ）型デジタル−アナログ
変換器（ＤＡＣ）装置の基本構成の第１実施例を示すブ
ロック図。
オーバーサンプリング（ＯＶＳ）型デジタル−アナログ
変換器（ＤＡＣ）装置の基本構成の第１実施例を示すブ
ロック図。
【図２】図１のＤＡＣ装置の動作を示すタイミング図。
【図３】図１の基本構成をより具体化した構成をもつ、
本発明によるＯＶＳ型ＤＡＣ装置の第２実施例を示すブ
ロック図。
本発明によるＯＶＳ型ＤＡＣ装置の第２実施例を示すブ
ロック図。
【図４】図３の△Σ変調器として使用する、多レベル／
多ビット・タイプの△Σ変調器の主要な回路部を示すブ
ロック図。
多ビット・タイプの△Σ変調器の主要な回路部を示すブ
ロック図。
【図５】図４の△Σ変調器２２が出力するＬch又はＲch
の変調データワードＬＤＡＴ又はＲＤＡＴの例を示す、
縦軸がその変調データワードが表す量子化レベルを示す
グラフであって、デジタル入力ＳＩＮが基準レベルコー
ド即ちゼロレベルに留まっている間のものの出力例を示
している。
の変調データワードＬＤＡＴ又はＲＤＡＴの例を示す、
縦軸がその変調データワードが表す量子化レベルを示す
グラフであって、デジタル入力ＳＩＮが基準レベルコー
ド即ちゼロレベルに留まっている間のものの出力例を示
している。
【図６】図３のＤＡＣ装置Ｂ中のゼロレベル検出器３２
０を詳細に示す回路図。
０を詳細に示す回路図。
【図７】図３のＤＡＣ装置Ｂ中のバイポーラゼロレベル
検出器３４０を詳細に示す回路図。
検出器３４０を詳細に示す回路図。
【図８】図３のＤＡＣ装置Ｂ中の出力論理ゲート３８０
を詳細に示す回路図。
を詳細に示す回路図。
【図９】図３のＤＡＣ装置Ｂにおいて、ミュートＯＮを
行うときの動作を示すタイミング図。
行うときの動作を示すタイミング図。
【図１０】図３のＤＡＣ装置Ｂが発生するアナログ出力
信号ＬＡＦＯＵＴ（又はＲＡＦＯＵＴ）について、ミュ
ートをＯＦＦからＯＮに切り換えたときの波形を示す
図。
信号ＬＡＦＯＵＴ（又はＲＡＦＯＵＴ）について、ミュ
ートをＯＦＦからＯＮに切り換えたときの波形を示す
図。
【図１１】図１０と同様の図であるが、変調器２２出力
が従来のようにバイポーラゼロレベルでない時にミュー
トＯＮした場合のアナログ出力信号の波形を示す図。
が従来のようにバイポーラゼロレベルでない時にミュー
トＯＮした場合のアナログ出力信号の波形を示す図。
【図１２】図１０と同様の図であるが、図３中のカウン
タ３６３でカウントするゼロ連続回数を１６回から８回
に減らした場合の波形図。
タ３６３でカウントするゼロ連続回数を１６回から８回
に減らした場合の波形図。
【図１３】図９と同様の、図３のＤＡＣ装置Ｂの動作を
示す図であるが、ただしミュートＯＦＦを行うときの動
作を示すタイミング図。
示す図であるが、ただしミュートＯＦＦを行うときの動
作を示すタイミング図。
【図１４】図１０と同様の、ＤＡＣ装置Ｂが発生するア
ナログ出力信号の波形を示す図であり、ミュートをＯＮ
からＯＦＦに切り換えたときの波形を示す図。
ナログ出力信号の波形を示す図であり、ミュートをＯＮ
からＯＦＦに切り換えたときの波形を示す図。
【図１５】図３のＤＡＣ装置Ｂの動作について、カウン
タ制限部３６５による強制的ミュートＯＮ／ＯＦＦ切換
動作を示すタイミング図。
タ制限部３６５による強制的ミュートＯＮ／ＯＦＦ切換
動作を示すタイミング図。
【図１６】本発明の第３の実施例であるＯＶＳ型ＤＡＣ
装置Ｃを示すブロック図であり、図１のＤＡＣ装置Ａに
対する変更箇所のみ示している。
装置Ｃを示すブロック図であり、図１のＤＡＣ装置Ａに
対する変更箇所のみ示している。
【図１７】本発明の第４の実施例であるＯＶＳ型ＤＡＣ
装置Ｄを示すブロック図であり、図１，図３，図１６の
各ＤＡＣ装置Ａ，Ｂ，Ｃに対する変更箇所のみを示して
いる。
装置Ｄを示すブロック図であり、図１，図３，図１６の
各ＤＡＣ装置Ａ，Ｂ，Ｃに対する変更箇所のみを示して
いる。
【図１８】本発明による第５の実施例であるＯＶＳ型Ｄ
ＡＣ装置Ｅを示すブロック図であり、図３の回路に対す
る変更箇所のみを示している。
ＡＣ装置Ｅを示すブロック図であり、図３の回路に対す
る変更箇所のみを示している。
【図１９】図３のＤＡＣ４０の代わりに使用できるＰＤ
Ｍ変調器を示す概略図。
Ｍ変調器を示す概略図。
【図２０】図３のＤＡＣ４０の代わりに使用できるＰＷ
Ｍ変調器を示す概略図。
Ｍ変調器を示す概略図。
１：入力端子 ５：出力端子 ＤＩＮ：デジタル入力信号 ＯＶＳＭＯ：変調出力信号 ＩＣＲＬ：入力基準レベルコード ＩＲＣＤ：ＩＣＲＬ検出信号 ＯＲＣＤ：ＯＣＲＬ検出信号 ＯＣＲＬ：出力基準レベルコード ＭＴＣ：変更タイミング制御信号 ＭＯ：ミューティング回路出力 ＡＯＵＴ：アナログ出力信号 Ｅ：蓄積エネルギ量（絶対値） ＥＴＨ：しきい値 ＳＩＮ：シリアル形態のデジタルステレオ入力信号 ＰＤＡＴ：パラレル形態のデジタル入力ワード ＬＤＡＴ，ＲＤＡＴ：ＬchとＲchの変調データワード ＳＣＫ：システムクロック ＤＺＥＲＯ：入力ゼロ検出信号 ＥＮＢ＿Ｌ，ＥＮＢ＿Ｒ：ＬchとＲchのイネーブル信号 ＺＥＲＯＣＫ：ゼロクロック信号 ＣＬＥＡＲ：クリア信号 ＦＩＸ：入力ゼロフラグ ＤＡＴＣＫ：データクロック ＣＯＵＮＴＬ，ＣＯＵＮＴＲ：ＬchとＲchのカウントク
ロック ＲＳＴＬ，ＲＳＴＲ：ＬchとＲchのリセット信号 ＣＯＵＮＴ＿ＯＵＴＬ,ＣＯＵＮＴ＿ＯＵＴＲ：Ｌchと
Ｒchのカウント完了信号 ＦＩＸ＿ＲＳＴ：強制ゼロフラグセット／リセット信号 ＦＩＸ＿ＯＮＬ，ＦＩＸ＿ＯＮＲ：ＬchとＲchの入力ゼ
ロフラグＯＮ信号 ＦＩＸ＿ＯＦＦＬ,ＦＩＸ＿ＯＦＦＲ：ＬchとＲchの入
力ゼロフラグＯＦＦ信号 ＺＥＲＯＬ，ＺＥＲＯＲ：ＬchとＲchのゼロ設定信号 ＬＯＵＴ，ＲＯＵＴ：出力データワード ＬＡＯＵＴ，ＲＡＯＵＴ：Ｄ／Ａ変換後のアナログ信号 ＬＡＦＯＵＴ，ＲＡＦＯＵＴ：フィルタ後のアナログ出
力信号 ＳＴＣ：設定タイミング制御信号 ＲＴＣ：解除タイミング制御信号
ロック ＲＳＴＬ，ＲＳＴＲ：ＬchとＲchのリセット信号 ＣＯＵＮＴ＿ＯＵＴＬ,ＣＯＵＮＴ＿ＯＵＴＲ：Ｌchと
Ｒchのカウント完了信号 ＦＩＸ＿ＲＳＴ：強制ゼロフラグセット／リセット信号 ＦＩＸ＿ＯＮＬ，ＦＩＸ＿ＯＮＲ：ＬchとＲchの入力ゼ
ロフラグＯＮ信号 ＦＩＸ＿ＯＦＦＬ,ＦＩＸ＿ＯＦＦＲ：ＬchとＲchの入
力ゼロフラグＯＦＦ信号 ＺＥＲＯＬ，ＺＥＲＯＲ：ＬchとＲchのゼロ設定信号 ＬＯＵＴ，ＲＯＵＴ：出力データワード ＬＡＯＵＴ，ＲＡＯＵＴ：Ｄ／Ａ変換後のアナログ信号 ＬＡＦＯＵＴ，ＲＡＦＯＵＴ：フィルタ後のアナログ出
力信号 ＳＴＣ：設定タイミング制御信号 ＲＴＣ：解除タイミング制御信号
───────────────────────────────────────────────────── フロントページの続き (72)発明者 濱崎 利彦 神奈川県厚木市長谷字仲町422−１ 日 本バー・ブラウン株式会社 厚木テクニ カルセンター内 (56)参考文献 特開 平５−55924（ＪＰ，Ａ) 特開 平４−54729（ＪＰ，Ａ) 特開 平６−77825（ＪＰ，Ａ) 特開 平５−244010（ＪＰ，Ａ) 特開 平５−14195（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 3/00 H03M 1/08 H03M 1/66
Claims (31)
- 【請求項１】デジタル入力信号をアナログ出力信号に変
換するため、前記デジタル入力信号を受けてオーバーサ
ンプリング変調した第１変調出力信号を発生するオーバ
ーサンプリング変調手段を備えた、オーバーサンプリン
グ型デジタル−アナログ変換器において、前記デジタル
入力信号が基準レベルコードのときに前記アナログ出力
信号をミュートする自動ミューティング方法が、 イ） 前記デジタル入力信号に関する基準レベルコード
を前記デジタル入力信号中に検出したとき、該検出を表
す入力基準レベルコード検出信号を発生する段階と、 ロ） 前記オーバーサンプリング変調に関する基準レベ
ルコードを、前記第１変調出力信号中に検出したとき、
該検出を表す出力基準レベルコード検出信号を発生する
段階と、 ハ） 前記入力基準レベルコード検出信号と前記出力基
準レベルコード検出信号とに応答して、第１状態又は第
２状態を表す変更タイミング制御信号を発生する段階
と、 ニ） 前記変更タイミング制御信号が前記第１状態のと
きには、前記第１変調出力信号を前記オーバーサンプリ
ング変調手段の出力として出力させ、前記変更タイミン
グ制御信号が前記第２状態のときには、前記オーバーサ
ンプリング変調に関する前記基準レベルコードを前記オ
ーバーサンプリング変調手段の出力として出力させる段
階と、を備えている、自動ミューティング方法。 - 【請求項２】請求項１記載の方法であって、 前記の変更タイミング制御信号を発生する段階は、 イ） 前記入力基準レベルコード検出信号が第１の期間
以上継続している場合で、且つ前記出力基準レベルコー
ド検出信号が存在している第１の時点において、前記変
更タイミング制御信号を前記第１状態から前記第２状態
に変化させる段階、 ロ） 前記入力基準レベルコード検出信号が第１の期間
以上継続した後に不存在となった場合で、且つ前記出力
基準レベルコード検出信号が存在している第２の時点に
おいて、前記変更タイミング制御信号を前記第２状態か
ら前記第１状態に変化させる段階、を含むこと、を特徴
とする自動ミューティング方法。 - 【請求項３】請求項２記載の方法であって、 前記第１時点と前記第２時点とは、前記第１変調出力信
号の蓄積エネルギ量が所定値以下となる時点であるこ
と、を特徴とする自動ミューティング方法。 - 【請求項４】請求項１記載の方法であって、 前記の変更タイミング制御信号を発生する段階は、 イ） 前記入力基準レベルコード検出信号が第１の期間
以上継続している場合、前記出力基準レベルコード検出
信号が第２の期間継続したときに、前記変更タイミング
制御信号を前記第１状態から前記第２状態に変化させる
段階、 ロ） 前記入力基準レベルコード検出信号が第１の期間
以上継続した後に不存在となった場合、前記出力基準レ
ベルコード検出信号が第３の期間継続したときに、前記
変更タイミング制御信号を前記第２状態から前記第１状
態に変化させる段階、を含むこと、を特徴とする自動ミ
ューティング方法。 - 【請求項５】デジタル入力信号をアナログ出力信号に変
換するため、前記デジタル入力信号を受けてオーバーサ
ンプリング変調した第１変調出力信号を発生するオーバ
ーサンプリング変調器を備えた、オーバーサンプリング
型デジタル−アナログ変換器において、該変換器に使用
する自動ミューティング回路が、 イ） 前記第１変調出力信号を受けるように接続してお
り、第２の変調出力信号を発生するための変調出力変更
手段であって、前記第２変調出力信号は、第１の状態の
ときには前記第１変調出力信号であり、第２の状態のと
きには前記オーバーサンプリング変調手段の基準レベル
コードである、前記の変調出力変更手段と、 ロ） 前記デジタル入力信号を受けるように接続してお
り、前記デジタル入力信号に関する基準レベルコードを
前記デジタル入力信号中に検出したとき、該検出を表す
入力基準レベルコード検出信号を発生するための入力基
準レベルコード検出手段と、 ハ） 前記第１変調出力信号を受けるように接続してお
り、前記オーバーサンプリング変調に関する基準レベル
コードを、前記第１変調出力信号中に検出したとき、該
検出を表す出力基準レベルコード検出信号を発生する出
力基準レベルコード検出手段と、 ニ） 前記入力基準レベルコード検出信号と前記出力基
準レベルコード検出信号とを受けるように接続してお
り、前記入力基準レベルコード検出信号と前記出力基準
レベルコード検出信号とに応答して、前記変調出力変更
手段に対し前記第１状態又は前記第２状態を表す変更タ
イミング制御信号を発生する変調出力変更タイミング制
御手段と、を備えている、自動ミューティング回路。 - 【請求項６】請求項５記載の回路であって、 前記変調出力変更タイミング制御手段は、 イ） 前記入力基準レベルコード検出信号が第１の期間
以上継続している場合で、且つ前記出力基準レベルコー
ド検出信号が存在している第１の時点において、前記変
更タイミング制御信号を前記第１状態から前記第２状態
に変化させ、 ロ） 前記入力基準レベルコード検出信号が第１の期間
以上継続した後に不存在となった場合で、且つ前記出力
基準レベルコード検出信号が存在している第２の時点に
おいて、前記変更タイミング制御信号を前記第２状態か
ら前記第１状態に変化させること、を特徴とする、自動
ミューティング回路。 - 【請求項７】請求項６記載の回路であって、 前記第１時点と前記第２時点とは、前記第１変調出力信
号の蓄積エネルギ量が所定値以下となる時点であるこ
と、を特徴とする、自動ミューティング回路。 - 【請求項８】請求項５記載の回路であって、 前記変調出力変更タイミング制御手段は、 イ） 前記入力基準レベルコード検出信号が第１の期間
以上継続している場合、前記出力基準レベルコード検出
信号が第２の期間継続したときに、前記変更タイミング
制御信号を前記第１状態から前記第２状態に変化させ、 ロ） 前記入力基準レベルコード検出信号が第１の期間
以上継続した後に不存在となった場合、前記出力基準レ
ベルコード検出信号が第３の期間継続したときに、前記
変更タイミング制御信号を前記第２状態から前記第１状
態に変化させること、を特徴とする、自動ミューティン
グ回路。 - 【請求項９】請求項８記載の回路であって、 前記第２期間と前記第３期間とは互いに異なった長さで
あること、を特徴とする、自動ミューティング回路。 - 【請求項１０】請求項８記載の回路であって、 前記変調出力変更タイミング制御手段は、 イ） 前記第１期間を計測するため、連続して第１の回
数発生する前記入力基準レベルコード検出信号をカウン
トするための第１のカウンタ手段と、 イ） 前記第２期間を計測するため、連続して第２の回
数発生する前記出力基準レベルコード検出信号をカウン
トするための第２のカウンタ手段と、 ロ） 前記第３期間を計測するため、連続して第３の回
数発生する前記出力基準レベルコード検出信号をカウン
トするための第３のカウンタ手段と、を含むこと、を特
徴とする自動ミューティング回路。 - 【請求項１１】請求項８記載の回路であって、 前記第２期間と前記第３期間とは互いに等しい長さであ
ること、 を特徴とする、自動ミューティング回路。 - 【請求項１２】請求項１１記載の回路であって、 前記変調出力変更タイミング制御手段は、 イ） 前記第１期間を計測するため、連続して第１の回
数発生する前記入力基準レベルコード検出信号をカウン
トするための第１のカウンタ手段と、 ロ） 前記第２期間を計測するため、連続して第２の回
数発生する前記出力基準レベルコード検出信号をカウン
トするための第２のカウンタ手段と、を含むこと、を特
徴とする自動ミューティング回路。 - 【請求項１３】請求項８記載の回路であって、 前記第２期間と前記第３期間とは各々、長さが一定の期
間であること、を特徴とする、自動ミューティング回
路。 - 【請求項１４】請求項８記載の回路であって、 前記第２期間と前記第３期間とは各々、長さが可変の期
間であること、を特徴とする、自動ミューティング回
路。 - 【請求項１５】請求項５から１４のいずれかに記載の回
路であって、 前記オーバーサンプリング型デジタル−アナログ変換器
は、 前記第２変調出力信号を受けるように接続しており、前
記第２変調出力信号を前記アナログ出力信号に変換して
前記出力端子に発生する変換手段、更に含んでいるこ
と、を特徴とする自動ミューティング回路。 - 【請求項１６】請求項１５に記載の回路であって、 前記変換手段は、 前記第２変調出力信号を受けてアナログ信号に変換する
デジタルパルス変換手段、を備えていること、を特徴と
する自動ミューティング回路。 - 【請求項１７】請求項１５記載の回路であって、 前記変換手段は、 イ） 前記第２変調出力信号を受けてアナログ信号に変
換するデジタルパルス変換手段と、 ロ） 前記アナログ信号を受けて前記アナログ出力信号
を発生するアナログフィルタと、を備えていること、を
特徴とする自動ミューティング回路。 - 【請求項１８】請求項１６又は１７に記載の回路であっ
て、 イ） 前記オーバーサンプリング変調器は、量子化レベ
ルが多レベルで多ビットの第１変調出力信号を発生する
△Σ変調器を含み、 ロ） 前記デジタルパルス変換手段は、多ビットのデジ
タル−アナログ変換器を含むこと、を特徴とする、自動
ミューティング回路。 - 【請求項１９】請求項１６又は１７に記載の回路であっ
て、 イ） 前記オーバーサンプリング変調器は、量子化レベ
ルが多レベルで１ビットのパルス幅変調式の第１変調出
力信号を発生する△Σ変調器を含み、 ロ） 前記デジタルパルス変換手段は、パルス幅変換器
を含むこと、を特徴とする、自動ミューティング回路。 - 【請求項２０】請求項１６又は１７に記載の回路であっ
て、 イ） 前記オーバーサンプリング変調器は、量子化レベ
ルが多レベルで１ビットのパルス密度変調式の第１変調
出力信号を発生する△Σ変調器を含み、 ロ） 前記デジタルパルス変換手段は、パルス密度変換
器を含むこと、を特徴とする、自動ミューティング回
路。 - 【請求項２１】請求項１８記載の回路であって、 前記出力基準レベルコードは、バイポーラゼロであるこ
と、を特徴とする、自動ミューティング回路。 - 【請求項２２】デジタル入力信号をアナログ出力信号に
変換するためのオーバーサンプリング型デジタル−アナ
ログ変換器であって、 イ） 前記デジタル入力信号を受けるための入力端子
と、 ロ） 前記デジタル入力信号を表すアナログ出力信号を
発生する出力端子と、 ハ） 前記入力端子から前記デジタル入力信号を受ける
ように接続しており、オーバーサンプリング変調して得
た第１の変調出力信号を発生するオーバーサンプリング
変調手段と、 ニ） 前記第１変調出力信号を受けるように接続してお
り、第２の変調出力信号を発生するための変調出力変更
手段であって、前記第２変調出力信号は、第１の状態の
ときには前記第１変調出力信号であり、第２の状態のと
きには前記オーバーサンプリング変調手段の基準レベル
コードである、前記の変調出力変更手段と、 ホ） 前記第２変調出力信号を受けるように接続してお
り、前記第２変調出力信号を前記アナログ出力信号に変
換して前記出力端子に発生する変換手段と、 ヘ） 前記入力端子からの前記デジタル入力信号を受け
るように接続しており、前記デジタル入力信号に関する
基準レベルコードを前記デジタル入力信号中に検出した
とき、該検出を表す入力基準レベルコード検出信号を発
生するための入力基準レベルコード検出手段と、 ト） 前記第１変調出力信号を受けるように接続してお
り、前記オーバーサンプリング変調に関する基準レベル
コードを、前記第１変調出力信号中に検出したとき、該
検出を表す出力基準レベルコード検出信号を発生する出
力基準レベルコード検出手段と、 チ） 前記入力基準レベルコード検出信号と前記出力基
準レベルコード検出信号とを受けるように接続してお
り、前記入力基準レベルコード検出信号と前記出力基準
レベルコード検出信号とに応答して、前記変調出力変更
手段に対し前記第１状態又は前記第２状態を表す変更タ
イミング制御信号を発生する変調出力変更タイミング制
御手段と、を備えている、オーバーサンプリング型デジ
タル−アナログ変換器。 - 【請求項２３】請求項２２記載の変換器であって、 前記変調出力変更タイミング制御手段は、 イ） 前記入力基準レベルコード検出信号が第１の期間
以上継続している場合で、且つ前記出力基準レベルコー
ド検出信号が存在している第１の時点において、前記変
更タイミング制御信号を前記第１状態から前記第２状態
に変化させ、 ロ） 前記入力基準レベルコード検出信号が第１の期間
以上継続した後に不存在となった場合で、且つ前記出力
基準レベルコード検出信号が存在している第２の時点に
おいて、前記変更タイミング制御信号を前記第２状態か
ら前記第１状態に変化させること、を特徴とする、オー
バーサンプリング型デジタル−アナログ変換器。 - 【請求項２４】請求項２３記載の変換器であって、 前記第１時点と前記第２時点とは、前記第１変調出力信
号の蓄積エネルギ量が所定値以下となる時点であるこ
と、を特徴とする、オーバーサンプリング型デジタル−
アナログ変換器。 - 【請求項２５】請求項２２記載の変換器であって、 前記変調出力変更タイミング制御手段は、 イ） 前記入力基準レベルコード検出信号が第１の期間
以上継続している場合、前記出力基準レベルコード検出
信号が第２の期間継続したときに、前記変更タイミング
制御信号を前記第１状態から前記第２状態に変化させ、 ロ） 前記入力基準レベルコード検出信号が第１の期間
以上継続した後に不存在となった場合、前記出力基準レ
ベルコード検出信号が第３の期間継続したときに、前記
変更タイミング制御信号を前記第２状態から前記第１状
態に変化させること、を特徴とする、オーバーサンプリ
ング型デジタル−アナログ変換器。 - 【請求項２６】請求項２５記載の変換器であって、 前記第２期間と前記第３期間とは互いに異なった長さで
あること、を特徴とする、オーバーサンプリング型デジ
タル−アナログ変換器。 - 【請求項２７】請求項２５記載の変換器であって、 前記変調出力変更タイミング制御手段は、 イ） 前記第１期間を計測するため、連続して第１の回
数発生する前記入力基準レベルコード検出信号をカウン
トするための第１のカウンタ手段と、 ロ） 前記第２期間を計測するため、連続して第２の回
数発生する前記出力基準レベルコード検出信号をカウン
トするための第２のカウンタ手段と、 ハ） 前記第３期間を計測するため、連続して第３の回
数発生する前記出力基準レベルコード検出信号をカウン
トするための第３のカウンタ手段と、を含むこと、を特
徴とするオーバーサンプリング型デジタル−アナログ変
換器。 - 【請求項２８】請求項２５記載の変換器であって、 前記第２期間と前記第３期間とは互いに等しい長さであ
ること、を特徴とする、オーバーサンプリング型デジタ
ル−アナログ変換器。 - 【請求項２９】請求項２８記載の変換器であって、 前記変調出力変更タイミング制御手段は、 イ） 前記第１期間を計測するため、連続して第１の回
数発生する前記入力基準レベルコード検出信号をカウン
トするための第１のカウンタ手段と、 ロ） 前記第２期間を計測するため、連続して第２の回
数発生する前記出力基準レベルコード検出信号をカウン
トするための第２のカウンタ手段と、を含むこと、を特
徴とするオーバーサンプリング型デジタル−アナログ変
換器。 - 【請求項３０】請求項２５記載の変換器であって、 前記第２期間と前記第３期間とは各々、長さが一定の期
間であること、を特徴とするオーバーサンプリング型デ
ジタル−アナログ変換器。 - 【請求項３１】請求項２５記載の変換器であって、 前記第２期間と前記第３期間とは各々、長さが可変の期
間であること、を特徴とする、オーバーサンプリング型
デジタル−アナログ変換器。
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