JP3388173B2 - フィードバック回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、フィードバック制
御を用いてオーディオ信号処理等のディジタル信号処理
を行うための、フィードバック回路に関するものであ
る。

【０００２】

【従来の技術】一般に、ディジタル信号あるいはアナロ
グ信号を処理する回路では、動作クロックが高速になっ
ていくにつれて、回路に生じる遅延が問題となってく
る。これは、以下のような理由による。すなわち、通
常、信号の遅延は、信号が回路の各素子を通過する度に
生じる。このため、１つの素子で生じる遅延時間がわず
かであっても、回路全体では長時間の遅延となる。従っ
て、規定された動作クロックが高速であればあるほど、
遅延時間による影響が大きくなり、信号処理に悪影響が
生じてしまう。

【０００３】例えば、入力信号が音響信号であるスイッ
チングアンプでは、アンプ全体の遅延時間が大きくなる
につれて、発振限界やＳ／Ｎ（信号対雑音比），Ｄレン
ジ（ダイナミックレンジ）が低下してしまうといった問
題が生じる。

【０００４】このようなスイッチングアンプにおける、
量子化ノイズレベルの周波数依存性の測定結果を、両対
数グラフを用いて図１２〜１４に示す。これらの測定
は、再生システムの遅延時間を、０秒（遅延なし），６
０ナノ秒（６０ｎｓ）および１００ナノ秒（１００ｎ
ｓ）と変えて行われたものである。これらの図に示すよ
うに、スイッチングアンプの発振限界値，Ｓ／Ｎ（信号
対雑音比），およびＤレンジ（ダイナミックレンジ）
は、再生システムの遅延時間の増大に伴って低下してい
る。

【０００５】これに対し、１ビットのフィードバック回
路を用いると、このような遅延を吸収することができ
る。１ビットのフィードバック回路では、回路全体の動
作クロックを速くすることで、遅延による影響を低減す
ることができるようになっている。

【０００６】１ビットのフィードバック回路は、例え
ば、オーディオ信号処理を行うスイッチングアンプに応
用されている。図１５は、このようなスイッチングアン
プの構成を示すブロック図である。この図に示すよう
に、スイッチングアンプは、スイッチング制御信号生成
部３１およびスイッチング部３２を備えている。

【０００７】スイッチング制御信号生成部３１は、図示
しない入力部からアナログ信号を入力し、所定の方法に
よってディジタル信号に変換して出力するものである。
そして、このスイッチング制御信号生成部３１は、デル
タシグマ変調等を用いた１ビットのフィードバック回路
である。

【０００８】スイッチング部３２は、スイッチング制御
信号生成部３１から出力されたディジタル信号に基づい
て、あらかじめ設定された電圧値をもつ出力信号に変換
し、図示しないローパスフィルターを介して図示しない
スピーカー等に出力するものである。また、スイッチン
グ部３２は、スイッチング制御信号生成部３１のフィー
ドバック制御のために、スイッチング制御信号生成部３
１にも、この信号を出力する。

【０００９】なお、上記したオーディオ信号処理とは、
記憶媒体等から再生されたアナログ信号を、一度ディジ
タル信号に変換してから増幅し、アナログ信号に再変換
して出力する処理である。

【００１０】オーディオ信号処理のためのスイッチング
アンプは、以下のような利点を有している。すなわち、
アナログ信号をそのまま増幅して出力するアンプは、大
容量のコンデンサや、大型の放熱ファンあるいは放熱板
が必要であり、その容積・消費電力が大きいという問題
がある。これに対し、オーディオ信号処理のためのスイ
ッチングアンプでは、発熱が少なく、容積を小さくする
ことが可能である。

【００１１】

【発明が解決しようとする課題】しかしながら、図１５
に示したようなスイッチングアンプには、以下のような
問題がある。通常、スイッチングアンプのような回路で
は、回路内の全ての素子が同一の動作クロックによって
動作するようになっている。従って、動作クロックを高
速化すると、回路内の全ての素子が、高速で動作するこ
とになる。このため、図１５の構成において、回路に生
じる遅延を抑制するためにスイッチング制御信号生成部
３１の動作クロックを速くすると、スイッチング制御信
号生成部３１だけでなく、所定レベルの電圧値の信号を
出力するためのスイッチング部３２も高速で動作させる
ことになる。従って、スイッチング部３２の負担が非常
に大きくなってしまう。

【００１２】本発明は上記の問題点を解決するためにな
されたもので、その目的は、回路内に、上記のスイッチ
ング部３２のような、速い動作クロックに対応させるこ
とが困難な素子を含んでいても、この素子に負担をかけ
ることなく、遅延による影響を抑制することができるフ
ィードバック回路を提供することである。

【００１３】

【課題を解決するための手段】上記の目的を達成するた
めに、本発明の請求項１に記載のフィードバック回路
は、外部からアナログ信号を入力してディジタル信号を
生成し、所定の振幅をもつ信号に変換して外部に出力す
るとともに、この信号をフィードバック信号として再入
力するフィードバック回路において、第１の動作クロッ
クに基づいて、外部から入力されるアナログ信号とフィ
ードバック信号とからディジタル信号を生成して出力す
るためのディジタル信号生成部と、入力されたディジタ
ル信号を、所定の振幅をもつ信号に変換して外部に出力
するとともに、この信号をフィードバック信号として上
記ディジタル信号生成部に出力するスイッチング部と、
上記ディジタル信号生成部から出力されたディジタル信
号を、最小パルス幅が上記第１の動作クロックの周期よ
り長くなるように変換し、上記スイッチング部に出力す
るためのディジタル信号変換部とを備えていることを特
徴としている。

【００１４】上記の構成によれば、第１の動作クロック
とは、上記ディジタル信号生成部を動作させるための動
作クロックである。また、動作クロックの周期とは、デ
ィジタル信号を生成するためのサンプリング周期のこと
である。すなわち、このディジタル信号生成部は、この
第１の動作クロックの周波数をサンプリング周波数とし
て、アナログ信号をディジタル信号に変換する。また、
この第１の動作クロックは、フィードバック回路の遅延
による影響を抑制できる程度の高速のクロックである。

【００１５】このフィードバック回路にアナログ信号が
入力されると、ディジタル信号生成部は、第１の動作ク
ロックに基づいてディジタル信号を生成し、ディジタル
信号変換部に出力する。このディジタル信号が入力され
ると、ディジタル信号変換部は、その最小パルス幅が第
１の動作クロックの周期より長くなるようにディジタル
信号を変換し、スイッチング部に出力する。

【００１６】従って、スイッチング部は、少なくともデ
ィジタル信号生成部の動作クロックの周期より遅い周期
で、出力電圧の切り換えを行うようになる。これによ
り、フィードバック回路全体の遅延を抑制するために、
第１の動作クロック、すなわち、ディジタル信号生成部
の動作クロックを速くしても、スイッチング部に大きな
負担がかかることがない。これにより、スイッチング部
に負担をかけずに、フィードバック回路における遅延の
影響を回避することが可能となる。

【００１７】ここで、パルス幅とは、ディジタル信号に
おいて同レベルの電圧が続く時間のことであり、最小パ
ルス幅とは、ディジタル信号中で最も短いパルス幅のこ
とである。多くの場合、最小パルス幅は、ディジタル信
号生成部における動作クロックの周期と同じ時間幅であ
る。

【００１８】また、請求項２に記載のフィードバック回
路は、請求項１の構成において、上記ディジタル信号変
換部は、上記最小パルス幅が、上記第１の動作クロック
より遅い第２の動作クロックの周期以上になるようにデ
ィジタル信号の変換を行うことを特徴としている。上記
の構成において、第２の動作クロックとは、スイッチン
グ部がこの動作クロックによる周期で電圧の切り換えを
行っても、負担過多にならない程度の動作クロックのこ
とであり、フィードバック回路本来の動作クロックとい
うべきものである。

【００１９】そして、上記の構成では、ディジタル信号
変換部からスイッチング部に入力されるディジタル信号
の最小パルス幅は、この第２の動作クロックの周期以上
の時間となる。従って、スイッチング部は、フィードバ
ック回路本来の動作クロックである第２の動作クロック
以下の周期で、出力電圧の切り換えを行うことになる。
これにより、フィードバック回路における遅延の影響を
回避するために第１の動作クロックを速くしても、スイ
ッチング部に大きな負担がかかることを確実に防ぐこと
が可能となる。

【００２０】また、請求項３に記載のフィードバック回
路は、請求項２の構成において、上記第２の動作クロッ
クの周期は、上記第１の動作クロックの周期の整数倍で
あることを特徴としている。上記の構成によれば、ディ
ジタル信号変換部からスイッチング部に入力されるディ
ジタル信号の最小パルス幅は、上記第１の動作クロック
の周期の整数（１と０とを含まない）倍となる。従っ
て、スイッチング部は、少なくともディジタル信号生成
部の動作クロックの倍以上遅い周期で、出力電圧の切り
換えを行うようになる。

【００２１】これにより、フィードバック回路における
遅延の影響を回避するために第１の動作クロックを速く
しても、スイッチング部に大きな負担がかかることをさ
らに確実に防ぐことが可能となる。さらに、このよう
に、第２の動作クロックの周期が第１の動作クロックの
周期の整数倍であるような回路構成は、容易に実現可能
な構成である。従って、フィードバック回路の製造が容
易となるとともに、製造コストを抑えることが可能とな
る。

【００２２】また、請求項４に記載のフィードバック回
路は、請求項１の構成において、上記ディジタル信号生
成部が出力するディジタル信号が、２値の１ビットの信
号であることを特徴としている。上記の構成によれば、
ディジタル信号生成部に用いる量子化器を、２値の１ビ
ット量子化器、すなわち、比較器とすることができる。
従って、請求項１に記載のフィードバック回路を実現す
ることが容易となる。

【００２３】

【発明の実施の形態】本発明の一実施形態について以下
に説明する。図１は、本実施の形態にかかるスイッチン
グアンプ（以下、本スイッチングアンプとする）の構成
を示すブロック図である。この図に示すように、本スイ
ッチングアンプは、スイッチング制御信号生成部１０，
倍幅信号生成部１１およびスイッチング部１２を備えて
いる。

【００２４】スイッチング制御信号生成部（ディジタル
信号生成部）１０は、デルタシグマ変調によって、アナ
ログ信号を、２値の１ビットのディジタル信号に変換し
て出力するための回路である。また、スイッチング制御
信号生成部１０は、後述する動作クロックＣｋ（第２の
動作クロック）よりも速い動作クロックＣｋａ（第１の
動作クロック）でサンプリングするようになっている。
すなわち、スイッチング制御信号生成部１０のサンプリ
ング周波数は、動作クロックＣｋａの周波数である。

【００２５】動作クロックＣｋは、後述するスイッチン
グ部１２が正常に動作可能な程度の動作クロックであ
り、本スイッチングアンプの本来の動作クロックであ
る。これら動作クロックＣｋと動作クロックＣｋａの関
係を図２（ａ）（ｂ）に示す。図２（ａ）は、動作クロ
ックＣｋの波形を示す説明図であり、図２（ｂ）は、動
作クロックＣｋａを示す説明図である。これらの図に示
すように、動作クロックＣｋの周期は、動作クロックＣ
ｋａの周期の２倍である。すなわち、動作クロックＣｋ
ａは、動作クロックＣｋの２倍の速さである。

【００２６】図３（ａ）（ｂ）は、スイッチング制御信
号生成部１０による、ディジタル変換を示す説明図であ
り、図３（ａ）は、スイッチング制御信号生成部１０に
入力されるアナログ信号を説明するための説明図であ
る。そして、図中のＡは、スイッチング制御信号生成部
１０にあらかじめ設定されているコンパレータ閾値（量
子化閾値）である。このようなアナログ信号を入力する
と、スイッチング制御信号生成部１０は、図３（ｂ）に
示すように、入力されたアナログ信号のレベルが閾値Ａ
以上である場合には『＋１』のディジタル信号を出力す
る。一方、アナログ信号のレベルが閾値Ａより小さい場
合には、『−１』のディジタル信号を出力するようにな
っている。

【００２７】倍幅信号生成部（ディジタル信号変換部）
１１は、スイッチング制御信号生成部１０から出力され
た１ビットのディジタル信号を入力とし、この信号を動
作クロックＣｋ相当に信号に変換する、すなわち、その
最小パルス幅を動作クロックＣｋの周期以上の値に変換
して出力するものである。

【００２８】図４（ａ）（ｂ）（ｃ）は、この倍幅信号
生成部１１のディジタル信号におけるパルス幅の変換方
法を説明するための説明図である。これらのうち、図４
（ａ）は、スイッチング制御信号生成部１０から出力さ
れ、倍幅信号生成部１１に入力されるディジタル信号の
一部を示す説明図であり、図４（ｂ）は、図４（ａ）に
示したディジタル信号を入力した場合に、倍幅信号生成
部１１が出力するディジタル信号を示す説明図である。
また、図４（ｃ）は、動作クロックＣｋａを示す説明図
である。

【００２９】そして、倍幅信号生成部１１は、動作クロ
ックＣｋａに基づいて入力信号をサンプリングし、入力
信号の値と、１周期前および２周期前の出力信号の値と
から、入力信号に対応する出力信号の値を以下のように
決定する。すなわち、入力信号における１周期前の出力
信号の値と２周期前の出力信号の値とが異なる場合、こ
の入力信号に対する出力信号の値を、１周期前の出力信
号の値とする。また、入力信号における１周期前の出力
信号の値と２周期前の出力信号の値とが同じである場
合、この入力信号に対する出力信号の値を、入力信号の
値とする。

【００３０】例えば、図中のＴ１における入力信号の値
は、図４（ａ）に示すように、『＋１』であり、Ｔ２お
よびＴ３における出力信号の値は、図４（ｂ）に示すよ
うに、ともに『−１』である。この場合、Ｔ１における
出力信号の値は、『＋１』となる。また、Ｔ５における
入力信号の値は『−１』であり、Ｔ６およびＴ７におけ
る出力信号はそれぞれ『＋１』および『−１』である。
この場合、Ｔ５での出力信号の値は、『＋１』となる。

【００３１】このような変換により、図４（ａ）に示し
たディジタル信号は、図４（ｂ）に示したような、最小
パルス幅が倍となったディジタル信号となる。すなわ
ち、図４（ａ）に示したディジタル信号の最小パルス幅
は、動作クロックＣｋにおける周期と同じ幅となる。

【００３２】図５は、上記のような変換を行う倍幅信号
生成部１１における論理回路の例を示す説明図である。
この図に示すように、この回路は、ＮＯＴ回路２５，Ａ
ＮＤ回路２６〜２８およびＯＲ回路２９によって構成さ
れている。そして、入力信号がＸ点に、１周期前の出力
信号がＹ点に、２周期前の出力信号がＺ点にそれぞれ入
力するようになっている。この回路によれば、上記図４
（ａ）に示した入力信号を、図４（ｂ）に示したような
出力信号に変換することができる。

【００３３】また、この倍幅信号生成部１１による他の
変換例を、図６〜図８に示す。図６（ａ），図７（ａ）
および図８（ａ）に示したディジタル信号は、倍幅信号
生成部１１に入力されると、それぞれ図６（ｂ），図７
（ｂ）および図８（ｂ）に示したディジタル信号として
出力される。

【００３４】スイッチング部１２は、倍幅信号生成部１
１から出力されたディジタル信号を入力とし、この信号
を制御信号として、あらかじめ設定された電圧値（＋Ｖ
または−Ｖ）をもつ信号を生成し、図示しない再生系に
出力する回路である。すなわち、スイッチング部１２
は、倍幅信号生成部１１から出力されたディジタル信号
の値の変化にあわせて、正または負の所定振幅の信号を
切り換えて出力するものである。また、スイッチング部
１２は、この信号を、フィードバック信号としてスイッ
チング制御信号生成部１０に出力する。

【００３５】以下に、本スイッチングアンプの動作を、
本スイッチングアンプを応用した再生システムを例とし
て説明する。図９は、この再生システムを示すブロック
図である。この図に示すように、この再生システムは、
左右両チャネルに対応して、それぞれ１組ずつの音響信
号源２１，スイッチング制御信号生成部１０，倍幅信号
生成部１１，ローパスフィルター（ＬＰＦ）２２および
スピーカー（ＳＰ）２３を備えるとともに、左右のチャ
ネルのためのスイッチング部１２とを備えている。

【００３６】この再生システムの動作について以下に説
明する。この再生システムにおいて、左右チャネルの音
響信号源２１・２１からアナログ信号が出力されると、
スイッチング制御信号生成部１０・１０が、このアナロ
グ信号とスイッチング部１２からフィードバックされた
信号とを、デルタシグマ変調を用いて、動作クロックＣ
ｋａに基づいてディジタル信号に変換し、倍幅信号生成
部１１・１１に出力する。そして、倍幅信号生成部１１
・１１は、スイッチング制御信号生成部１０・１０から
入力されたディジタル信号を、動作クロックＣｋ相当の
信号に変換し、制御信号としてスイッチング部１２に出
力する。

【００３７】スイッチング部１２は、倍幅信号生成部１
１・１１から入力されたディジタル信号の制御信号をあ
らかじめ設定された電圧の信号に変換し、この信号をス
イッチング制御信号生成部１０にフィードバック信号と
して出力する。また、スイッチング部１２は、ローパス
フィルター２２・２２を介してこの信号を左右チャネル
のスピーカー２３・２３から出力する。

【００３８】上記した倍幅信号生成部１１・１１のディ
ジタル信号の変換について図１０（ａ）〜（ｄ）を用い
て説明する。図１０（ａ）（ｂ）は、動作クロックＣｋ
および動作クロックＣｋａを示す波形図である。また、
図１０（ｃ）は、動作クロックＣｋａによって動作した
場合に、スイッチング制御信号生成部１０・１０が出力
するディジタル信号の例を示す波形図である。また、図
１０（ｄ）は、図１０（ｃ）に示すようなディジタル信
号を入力した場合に、倍幅信号生成部１１・１１が出力
する、ディジタル信号を示す波形図である。

【００３９】スイッチング制御信号生成部１０・１０
は、図１０（ｂ）に示した動作クロックＣｋａによっ
て、図１０（ｃ）に示すようなディジタル信号を出力す
る。そして、倍幅信号生成部１１・１１は、この図１０
（ｃ）に示すようなディジタル信号を、動作クロックＣ
ｋ相当の信号に変換し、図１０（ｄ）に示すようなディ
ジタル信号を出力する。この倍幅信号生成部１１・１１
による変換により、図１０（ｃ）に示すディジタル信号
の最小パルス幅は、図１０（ｄ）に示すように、動作ク
ロックＣｋのパルス幅と同様となる。従って、このディ
ジタル信号を制御信号として入力するスイッチング部１
２における出力の切り換え周期は、動作クロックＣｋで
ディジタル変換された信号に基づいて行われる出力の切
り換え周期と同等となる。なお、倍幅信号生成部１１・
１１における、ディジタル信号の変換は、図４（ａ）
（ｂ）を用いて説明した方法による。

【００４０】以上のように、上記の再生システムでは、
スイッチング制御信号生成部１０・１０を、動作クロッ
クＣｋより２倍速い動作クロックＣｋａで動作するよう
になっている。そして、スイッチング制御信号生成部１
０・１０からの出力信号を、倍幅信号生成部１１・１１
において動作クロックＣｋ相当の信号に変換し、スイッ
チング部１２に制御信号を送るようになっている。

【００４１】これにより、上記の再生システムは、シス
テムの遅延による影響を低減するために、スイッチング
制御信号生成部１０・１０の動作クロックＣｋａを高速
化しても、スイッチング部１２に負担を与えることがな
いものとなっている。

【００４２】なお、上記した本スイッチングアンプおよ
び再生システムでは、スイッチング制御信号生成部１０
が出力するディジタル信号は２値の１ビットの信号であ
り、この信号に基づいて、スイッチング部１２が正また
は負の所定振幅の信号を出力するとしているが、本スイ
ッチングアンプの出力はこれに限るものではない。例え
ば、スイッチング部１２が、３値以上の多値信号を出力
する構成としてもよい。

【００４３】例えば、３値の信号を出力する構成は、ス
イッチング制御信号生成部１０を、２つの１ビット信号
を出力する構成とすれば、実現可能である。図１１
（ａ）〜（ｃ）は、この構成におけるスイッチング制御
信号生成部１０の出力信号を示す説明図である。３値の
ディジタル信号を生成する場合、スイッチング制御信号
生成部１０は、図１１（ａ）に示すように、あらかじめ
設定された２値のコンパレータ閾値（量子化閾値）Ｂ・
Ｃを有しており、図１１（ｂ）（ｃ）に示すような２つ
のディジタル信号を生成する。

【００４４】すなわち、スイッチング制御信号生成部１
０は、入力されるアナログ信号のレベルが閾値Ｂ以上で
ある場合には『＋１』、閾値Ｂより小さい場合には
『０』として、図１１（ｂ）に示すようなディジタル信
号を生成し、出力する。そして、同時に、このアナログ
信号のレベルが閾値Ｃ以上である場合には『０』、閾値
Ｃより小さい場合には『−１』として、図１１（ｃ）に
示すようなディジタル信号を生成し、出力する。これら
図１１（ｂ）（ｃ）に示したディジタル信号は、合成さ
れると、図１１（ｄ）に示したような、３値のディジタ
ル信号となる。

【００４５】そして、これら図１１（ｂ）（ｃ）に示し
た２つのディジタル信号は、倍幅信号生成部１１によっ
てパルス幅を変換された後、スイッチング部１２に入力
され、合成されて、『−Ｖ』『０』および『＋Ｖ』の３
値の信号に変換される（Ｖは所定振幅の大きさ）。

【００４６】このように、スイッチング制御信号生成部
１０は、コンパレータ閾値を２つ用いることによって、
３値のディジタル信号を、２チャネルの１ビットの信号
として出力することができる。そして、『０』の値をも
つディジタル信号は、増幅しても０のままである。従っ
て、スイッチング部１２は、入力された３値のディジタ
ル信号のうち、『０』の信号を増幅する必要がないの
で、結果的に消費電力を抑えることが可能となる。

【００４７】すなわち、出力信号を３値以上のディジタ
ル信号を出力する場合、スイッチング制御信号生成部１
０は、アナログ信号を、『０』を含めた３値のディジタ
ル信号に変換することが好ましい。このような変換によ
って生成されたディジタル信号を用いれば、スイッチン
グ部１２は、値が『０』のディジタル信号の増幅を行う
必要がない。従って、フィードバック回路の消費電力を
抑えることが可能となる。

【００４８】また、スイッチング制御信号生成部１０
が、３つ以上の閾値を用いて、３つ以上のディジタル信
号を生成し、倍幅信号生成部１１に出力するようにすれ
ば、３値以上の多値の信号を出力することができる。

【００４９】また、３値以上の多値のディジタル信号を
出力する場合、スイッチング制御信号生成部１０が、図
１１（ｄ）に示したような合成された後のディジタル信
号を出力し、この信号のパルス幅を倍幅信号生成部１１
が変換するようにしてもよい。

【００５０】また、上記の再生システムでは、スイッチ
ング制御信号生成部１０・１０の動作クロックＣｋａ
を、動作クロックＣｋの２倍の速さ（動作クロックＣｋ
の周期が動作クロックＣｋａの２倍）であるとしている
が、スイッチング制御信号生成部１０・１０の動作クロ
ックＣｋａの値はこれに限らず、システムの遅延の影響
を回避できれば、どのような値でもよい。すなわち、ス
イッチング制御信号生成部１０の動作クロックＣｋａ
は、動作クロックＣｋの１．３倍、１．７６倍といった
値でもよい。また、動作クロックＣｋの値は、スイッチ
ング部１２が動作可能な値であればよい。

【００５１】また、動作クロックＣｋａを、動作クロッ
クＣｋの整数倍（０および１を含まない）の速さとなる
ように、すなわち、動作クロックＣｋの周期が動作クロ
ックＣｋａの周期の整数倍とすることが好ましい。動作
クロックＣｋａが動作クロックＣｋの整数倍の速さであ
るフィードバック回路は、比較的簡単な構成で実現する
ことができる。従って、再生システムあるいはスイッチ
ングアンプの構成上の負担を減らすことができるので、
比較的容易にシステムを構築することができる。

【００５２】また、本スイッチングアンプおよび上記再
生システムでは、スイッチング制御信号生成部１０の動
作クロックＣｋａは、本スイッチングアンプおよび上記
再生システムの遅延時間に基づいて、最適な値に設定さ
れることが好ましい。遅延による影響は、遅延時間の変
化によって変化するので、動作クロックＣｋａを遅延時
間に基づいて最適な値に設定することで、効果的に遅延
の影響を抑制することができる。さらに、不要に高速の
動作クロックＣｋａを設定しないことで、スイッチング
アンプあるいは再生システムの製造および動作における
コストを抑えることができる。

【００５３】また、スイッチング制御信号生成部１０
は、デルタシグマ変調を用いてディジタル信号を生成す
るとしているが、スイッチング制御信号生成部１０のデ
ィジタル信号の生成方法は、これに限らず、どのような
変換方法でもよい。また、スイッチング制御信号生成部
１０が出力するディジタル信号は、１ビットの信号であ
ることが好ましい。

【００５４】また、倍幅信号生成部１１におけるディジ
タル信号の変換は、動作クロックＣｋａに基づいてアナ
ログ信号から生成されたディジタル信号を、動作クロッ
クＣｋに基づいて生成されたものとするように行われる
ことが好ましい。このようにすれば、スイッチング部１
２における出力は、動作クロックＣｋでディジタル変換
された信号に基づいて行われる出力と同様となり、スイ
ッチング制御信号生成部１０および倍幅信号生成部１１
の変換による歪みの発生を防ぐことが可能となる。

【００５５】また、本スイッチングアンプは、本発明の
フィードバック回路の一例であり、本発明はこのスイッ
チングアンプに限定されるものではない。すなわち、本
発明のフィードバック回路は、フィードバック制御によ
ってＡＤ変換（アナログ−ディジタル変換）を行う回路
であれば、どのような回路であっても適用可能である。

【００５６】また、本発明のフィードバック回路は、外
部からアナログ信号を入力してディジタル信号を生成
し、所定の振幅をもつ信号に変換して外部に出力すると
ともに、この信号をフィードバック信号として再入力す
るフィードバック回路において、第１の動作クロックに
基づいて、外部から入力されるアナログ信号とフィード
バック信号とからディジタル信号を生成して出力するた
めのディジタル信号生成部と、入力されたディジタル信
号を、所定の振幅をもつ信号に変換して外部に出力する
とともに、この信号をフィードバック信号として上記デ
ィジタル信号生成部に出力するスイッチング部と、上記
ディジタル信号生成部から出力されたディジタル信号
を、最小パルス幅が上記第１の動作クロックの周期より
長くなるように変換し、上記スイッチング部に出力する
ためのディジタル信号変換部とを備えていることを特徴
とするフィードバック回路であって、上記ディジタル信
号生成部が、複数の２値の１ビット信号を出力するとと
もに、上記倍幅信号生成部が、これら複数の信号のパル
ス幅を変換して出力し、さらに、上記スイッチング部
が、上記倍幅信号生成部から出力された複数の信号に基
づいて、３値以上の多値の信号を出力する構成としても
よい。

【００５７】

【発明の効果】以上のように、本発明の請求項１に記載
のフィードバック回路は、外部からアナログ信号を入力
してディジタル信号を生成し、所定の振幅をもつ信号に
変換して外部に出力するとともに、この信号をフィード
バック信号として再入力するフィードバック回路におい
て、第１の動作クロックに基づいて、外部から入力され
るアナログ信号とフィードバック信号とからディジタル
信号を生成して出力するためのディジタル信号生成部
と、入力されたディジタル信号を、所定の振幅をもつ信
号に変換して外部に出力するとともに、この信号をフィ
ードバック信号として上記ディジタル信号生成部に出力
するスイッチング部と、上記ディジタル信号生成部から
出力されたディジタル信号を、最小パルス幅が上記第１
の動作クロックの周期より長くなるように変換し、上記
スイッチング部に出力するためのディジタル信号変換部
とを備えている構成である。

【００５８】上記の構成によれば、スイッチング部は、
少なくともディジタル信号生成部の動作クロックの周期
より遅い周期で、出力電圧の切り換えを行うようにな
る。これにより、フィードバック回路全体の遅延を抑制
するために、第１の動作クロック、すなわち、ディジタ
ル信号生成部の動作クロックを速くしても、スイッチン
グ部に大きな負担がかかることがない。従って、スイッ
チング部に負担をかけずに、フィードバック回路におけ
る遅延の影響を回避することが可能となるという効果を
奏する。

【００５９】また、請求項２に記載のフィードバック回
路は、請求項１の構成において、上記ディジタル信号変
換部は、上記最小パルス幅が、上記第１の動作クロック
より遅い第２の動作クロックの周期以上になるようにデ
ィジタル信号の変換を行う構成である。上記の構成によ
れば、スイッチング部は、フィードバック回路本来の動
作クロックである第２の動作クロックの周期以下の周期
で、出力電圧の切り換えを行うことになる。これによ
り、フィードバック回路における遅延の影響を回避する
ために第１の動作クロックを速くしても、スイッチング
部に大きな負担がかかることを確実に防ぐことが可能と
なるという効果を奏する。

【００６０】また、請求項３に記載のフィードバック回
路は、請求項２の構成において、上記第２の動作クロッ
クの周期は、上記第１の動作クロックの周期の整数倍で
ある構成である。上記の構成によれば、スイッチング部
は、少なくともディジタル信号生成部の動作クロックの
倍以上遅い周期で、出力電圧の切り換えを行う。これに
より、フィードバック回路における遅延の影響を回避す
るために第１の動作クロックを速くしても、スイッチン
グ部に大きな負担がかかることをさらに確実に防ぐこと
が可能となるという効果を奏する。

【００６１】さらに、このように、第２の動作クロック
の周期を第１の動作クロックの周期の整数倍とすること
は、フィードバック回路を構成する上で比較的容易であ
るので、フィードバック回路の製造が容易となるととも
に、製造コストを抑えることが可能となるという効果を
併せて奏する。

【００６２】また、請求項４に記載のフィードバック回
路は、請求項１の構成において、上記ディジタル信号生
成部が出力するディジタル信号が、２値の１ビットの信
号である構成である。上記の構成によれば、ディジタル
信号生成部に用いる量子化器を、２値の１ビット量子化
器、すなわち、比較器とすることができる。従って、請
求項１の効果に加えて、請求項１に記載のフィードバッ
ク回路を実現することが容易となるという効果を奏す
る。

【図面の簡単な説明】

【図１】本発明の一実施形態であるスイッチングアンプ
の構成を示すブロック図である。

【図２】図１に示したスイッチングアンプにおける、ス
イッチング制御信号生成部の動作クロックとスイッチン
グ部の動作クロックとを示す説明図である。

【図３】図１に示したスイッチングアンプにおけるスイ
ッチング制御信号生成部による、ディジタル信号の生成
を示す説明図である。

【図４】図１に示したスイッチングアンプにおける倍幅
信号生成部による、ディジタル信号におけるパルス幅の
変換方法を説明するための説明図である。

【図５】図１に示したスイッチングアンプにおける倍幅
信号生成部における論理回路の例を示す説明図である。

【図６】上記倍幅信号生成部に入力されるディジタル信
号と、この倍幅信号生成部によって変換された後のディ
ジタル信号との例を示す説明図である。

【図７】上記倍幅信号生成部に入力されるディジタル信
号と、この倍幅信号生成部によって変換された後のディ
ジタル信号との他の例を示す説明図である。

【図８】上記倍幅信号生成部に入力されるディジタル信
号と、この倍幅信号生成部によって変換された後のディ
ジタル信号とのさらに他の例を示す説明図である。

【図９】図１に示したスイッチングアンプを応用した再
生システムの例を示すブロック図である。

【図１０】図９に示した再生システムにおける倍幅信号
生成部による、ディジタル信号の変換を説明するための
説明図である。

【図１１】図１に示したスイッチングアンプが３値の信
号を生成する場合における、スイッチング制御信号生成
部によるディジタル信号の生成を示す説明図である。

【図１２】１ビットのフィードバック回路を用いないス
イッチングアンプにおける、遅延時間がない場合の量子
化ノイズレベルの周波数依存性の測定結果を示すグラフ
である。

【図１３】１ビットのフィードバック回路を用いないス
イッチングアンプにおける、遅延時間が６０ナノ秒であ
る場合の量子化ノイズレベルの周波数依存性の測定結果
を示すグラフである。

【図１４】１ビットのフィードバック回路を用いないス
イッチングアンプにおける、遅延時間が１００ナノ秒で
ある場合の量子化ノイズレベルの周波数依存性の測定結
果を示すグラフである。

【図１５】１ビットのフィードバック回路を用いた、従
来のスイッチングアンプの構成を示すブロック図であ
る。

【符号の説明】

１０ スイッチング制御信号生成部（ディジタル信号
生成部） １１ 倍幅信号生成部（ディジタル信号変換部） １２ スイッチング部 Ｃｋ 動作クロック（第２の動作クロック） Ｃｋａ 動作クロック（第１の動作クロック）

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03M 3/02 H03F 3/217 H03K 3/017

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】外部からアナログ信号を入力してディジタ
   ル信号を生成し、所定の振幅をもつ信号に変換して外部
   に出力するとともに、この信号をフィードバック信号と
   して再入力するフィードバック回路において、 第１の動作クロックに基づいて、外部から入力されるア
   ナログ信号とフィードバック信号とからディジタル信号
   を生成して出力するためのディジタル信号生成部と、 入力されたディジタル信号を、所定の振幅をもつ信号に
   変換して外部に出力するとともに、この信号をフィード
   バック信号として上記ディジタル信号生成部に出力する
   スイッチング部と、 上記ディジタル信号生成部から出力されたディジタル信
   号を、最小パルス幅が上記第１の動作クロックの周期よ
   り長くなるように変換し、上記スイッチング部に出力す
   るためのディジタル信号変換部とを備えていることを特
   徴とするフィードバック回路。
2. 【請求項２】上記ディジタル信号変換部は、上記最小パ
   ルス幅が、上記第１の動作クロックより遅い第２の動作
   クロックの周期以上になるようにディジタル信号の変換
   を行うことを特徴とする請求項１に記載のフィードバッ
   ク回路。
3. 【請求項３】上記第２の動作クロックの周期は、上記第
   １の動作クロックの周期の整数倍であることを特徴とす
   る請求項２に記載のフィードバック回路。
4. 【請求項４】上記ディジタル信号生成部が出力するディ
   ジタル信号は、２値の１ビットの信号であることを特徴
   とする請求項１に記載のフィードバック回路。