JP4116005B2 - デルタシグマ変調器およびそれを用いたスイッチング増幅回路 - Google Patents

デルタシグマ変調器およびそれを用いたスイッチング増幅回路 Download PDF

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Description

本発明は、デルタシグマ(ΔΣ)変調器およびそれを用いるスイッチング増幅回路に関するものであり、特にスイッチング素子を制御する変調回路の性能改善に関するものである。
スイッチング増幅回路は、CLASS−Dアンプとして知られており、PWM変調回路や同期および非同期デルタシグマ変調回路と共に用いることにより、入力信号の高効率増幅を可能にする。非特許文献1に、ΔΣ変調器を用いたスイッチング増幅回路が示されている。入力信号の変調方式を高次シングルループ1ビット型ΔΣ変調器を用いる方式とすることにより、高い発振限界値、低歪、および、高ダイナミックレンジを有するスイッチング増幅回路を実現することができる。ここで、発振限界値とは、スイッチング増幅回路に入力される所望帯域内のある周波数の正弦波に対応する、スイッチング増幅回路の1ビット出力に含まれる正弦波成分の振幅と上記1ビット出力振幅との比であって、上記ΔΣ変調器が発振しない条件における上記振幅比の最大値である。
しかしながら、ΔΣ変調器を、高性能を実現するために、所望信号帯域(音声の場合0Hz−20kHz)よりも十分大きいサンプリング周波数で動作させる必要がある。上記文献ではサンプリング周波数と所望信号帯域の2倍との比であるオーバーサンプリング比(OSR:Over-Sampling Ratio)は128であり、サンプリング周波数は5.6MHzとなる。
実際に上記非特許文献1の構成に近いΔΣ変調器をシミュレーションにて確認した結果、ΔΣ変調器の平均スイッチング回数は2M回/秒〜4M回/秒が得られた。ここで、平均スイッチング回数とは、単位時間当たりのΔΣ変調器もしくはスイッチング増幅回路の1ビット出力の立上りと立下りとの回数の和とする。スイッチング回数の増大により、上記スイッチング増幅回路を構成するパワースイッチ段において、上記平均スイッチング回数に比例してチャージ電流および貫通電流が流れることにより電力が消費されるため、消費電力が大きくなる。従って、非特許文献1のスイッチング増幅回路では、電力の高効率化を実現するのは困難である。
上記課題を解決するために、平均スイッチング回数を低減する方式が提案された(例えば特許文献1参照)。図19にその方式のスイッチング増幅回路101のブロック図を示す。スイッチング増幅回路101は、減算器102、ループフィルタ103、コンパレータ104、パルス幅保持回路105、および、パワースイッチ段106を備えている。
減算器102は、入力信号Xと出力信号Vとの差を計算する。入力信号Xと出力信号Vとはそれぞれ、ゲイン段BによってゲインB倍されて減算器102に入力される。ループフィルタ103は、7つの離散時間積分器I1〜I7と、各積分器の出力の和を計算する加算器Sと、ゲイン段A〜A・C〜C・G〜Gとから構成され、上記減算器102の出力を処理する。コンパレータ104は、加算器Sからの出力信号Y1を1ビット信号に変換し、出力信号Y2として出力する1ビットコンパレータである。
ゲイン段A〜Aは、順に積分器I1〜I7の出力をゲインA〜A倍して加算器Sに入力する。ゲイン段C〜Cは、順に積分器I1〜I6の出力をゲインC〜C倍する。ゲイン段G・G・Gは、順に積分器I3・I5・I7の出力をゲインG・G・G倍する。そして、ゲイン段Cの出力からゲイン段Gの出力が差し引かれた結果が積分器I2に入力され、ゲイン段Cの出力からゲイン段Gの出力が差し引かれた結果が積分器I4に入力され、ゲイン段Cの出力からゲイン段Gの出力が差し引かれた結果が積分器I6に入力される。
パルス幅保持回路105は、コンパレータ104から出力される1ビット信号の最小パルス幅をある一定値以上の幅のパルス信号に変換し、出力信号Y3として出力する。パワースイッチ段106は、パルス幅保持回路105の出力信号Y3を増幅して出力信号Vを出力し、負荷に伝達する。また、パワースイッチ段106の出力信号Vは減算器102を介してループフィルタ103へフィードバックされる。
図19の構成は基本的に上記非特許文献1の構成と同じであるが、コンパレータ104とパワースイッチ段106との間にパルス幅保持回路105が挿入されている点が異なる。このパルス幅保持回路105は、コンパレータ104から出力される最小パルス幅=Tsの1ビット信号Y2を最小パルス幅=2×Tsに変更する回路である。
特開平11−266157号公報(1999(平成11)年9月28日公開) "A Delta-Sigma Modulator for 1-Bit Digital Switching Amplifier", Proceedings of the IEEE 2004 Custom Integrated Circuits Conference, pp177-180 "A Monolithic 20-b Delta-Sgima A/D Converter", IEEE Journal of Solid-State Circuits, Vol. 25, No. 6, Dec. 1990 "A Low-Voltage Fully-Monolithic Delta Sgima-Based Class-D Audio Amplifier", 29th European Solid-State Circuits Conference, Sept. 2003 "12V ΣΔ Class-D Amplifier in 5V CMOS Technology", IEEE Custom Integrated Conference 1995
図19の構成によれば、平均スイッチング回数を上記パルス幅保持回路105がない場合に比べて1/2程度に低減することは可能であるが、低減の効果は小さい。また、上記パルス幅保持回路105を用いたことにより、発振限界値が低下してしまう。発振限界値を劣化させずに平均スイッチング回数を減少させることが望まれる。
このように、上記特許文献1に記載のスイッチング増幅回路では、平均スイッチング回数の低減効果が十分ではなく、高電力効率を達成するスイッチング増幅回路を実現することができない。また、例え平均スイッチング回数を僅かながら減少できたとしても、発振限界値が劣化してしまうため、スイッチング増幅回路の最大出力パワーが低下してしまう。
本発明は、上記従来の問題点に鑑みなされたものであり、その目的は、高い発振限界値すなわち高出力パワーと、高電力効率化との両方を実現可能とするΔΣ変調器を提供すること、および、上記ΔΣ変調器を用いたスイッチング増幅回路を提供することにある。
本発明のΔΣ変調器は、上記課題を解決するために、ループフィルタとコンパレータとを備えるデルタシグマ変調器において、上記デルタシグマ変調器のループ上に、信号のループ遅延量を制御する1個または複数のループ遅延制御回路を備え、上記ループ遅延制御回路は、上記ループ遅延量を、上記デルタシグマ変調器の入力信号の値、または、上記入力信号の成分を含む信号の値に依存して制御することを特徴としている。
ループ遅延が小さいときは発振限界値が大きく、ループ遅延を大きくするにつれて発振限界値は緩やかに減少する。また、ループ遅延が小さいときは平均スイッチング回数が大きく、ループ遅延を大きくするにつれて平均スイッチング回数が減少していく。
上記の発明によれば、ループ遅延制御回路は入力信号または入力信号の成分を含む信号の値に依存してループ遅延量を制御するので、入力信号の振幅が特に大きいときにはループ遅延を小さくして発振限界値を確保する一方、入力信号の振幅がそれほど大きくないときには、ループ遅延を大きくしても発振限界値への影響がないことを利用し、ループ遅延を大きくして平均スイッチング回数を減少させることができる。従って、ループ遅延を大きくしたときに、発振限界値を劣化させることなく平均スイッチング回数を十分に減少させることができる。
以上により、高い発振限界値すなわち高出力パワーと、高電力効率化との両方を実現可能とするΔΣ変調器を提供することができるという効果を奏する。
本発明のΔΣ変調器は、上記課題を解決するために、ループフィルタとコンパレータとを備えるΔΣ変調器において、上記ΔΣ変調器のループ上に、上記コンパレータによって量子化された信号の最小パルス幅を制御するパルス幅制御回路を備え、上記パルス幅制御回路は、上記最小パルス幅を、上記ΔΣ変調器の入力信号の値、または、上記入力信号の成分を含む信号の値に依存して制御することを特徴としている。
最小パルス幅が小さいときは発振限界値が大きく、最小パルス幅を大きくするにつれて発振限界値は緩やかに減少する。また、最小パルス幅が小さいときは平均スイッチング回数が大きく、最小パルス幅を大きくするにつれて平均スイッチング回数が減少していく。
上記の発明によれば、パルス幅制御回路は入力信号または入力信号の成分を含む信号の値に依存して最小パルス幅を制御するので、入力信号の振幅が特に大きいときには最小パルス幅を小さくして発振限界値を確保する一方、入力信号の振幅がそれほど大きくないときには、最小パルス幅を大きくしても発振限界値への影響がないことを利用し、最小パルス幅を大きくして平均スイッチング回数を減少させることができる。従って、最小パルス幅を大きくしたときに、発振限界値を劣化させることなく平均スイッチング回数を十分に減少させることができる。
以上により、高い発振限界値すなわち高出力パワーと、高電力効率化との両方を実現可能とするΔΣ変調器を提供することができるという効果を奏する。
本発明のΔΣ変調器は、上記課題を解決するために、上記ループ遅延制御回路は、上記入力信号を量子化するための量子化器と、上記ループ遅延制御回路の入力信号に対して上記ループ遅延量を複数通りに設定して出力する遅延発生回路と、上記遅延発生回路により上記ループ遅延量が設定された信号のいずれかを上記量子化器の出力値に応じて選択し上記ループ遅延制御回路の出力信号として出力するループ遅延選択回路とを備えていることを特徴としている。
上記の発明によれば、ループ遅延制御回路を容易に実現することができるという効果を奏する。
本発明のΔΣ変調器は、上記課題を解決するために、上記ループ遅延量は上記ΔΣ変調器の基本動作周期TsまたはTs/2、の整数倍であることを特徴としている。
上記の発明によれば、ΔΣ変調器の動作に合わせて信号の遅延を行うことができるという効果を奏する。ΔΣ変調器の動作クロックの立上りおよび立下りで動作する複数のフリップフロップを組み合わせて上記ループ遅延量を設定することができ、回路構成をさらに簡単化することができるという効果を奏する。
本発明のΔΣ変調器は、上記課題を解決するために、上記パルス幅制御回路は、上記入力信号を量子化するための量子化器と、上記パルス幅制御回路の入力信号に対して上記最小パルス幅を複数通りに設定して出力する最小パルス幅設定回路と、上記最小パルス幅設定回路により上記最小パルス幅が設定された信号のいずれかを上記量子化器の出力値に応じて選択し上記ループ遅延制御回路の出力信号として出力するパルス幅選択回路とを備えていることを特徴としている。
上記の発明によれば、パルス幅制御回路を容易に実現することができるという効果を奏する。
本発明のΔΣ変調器は、上記課題を解決するために、デジタル回路で構成されることを特徴としている。
上記の発明によれば、入力信号をデジタル信号とし、そのままデジタル処理することができるという効果を奏する。
本発明のΔΣ変調器は、上記課題を解決するために、上記ループフィルタおよび上記コンパレータはアナログ回路で構成され、上記ΔΣ変調器の入力信号はアナログ信号であることを特徴としている。
上記の発明によれば、アナログの入力信号に対して、高出力パワーと高電力効率化との両方が可能なΔΣ変調を行うことができるという効果を奏する。
本発明のΔΣ変調器は、上記課題を解決するために、上記ループフィルタは、1個以上の積分器と各上記積分器への入力信号または各上記積分器からの出力信号を増幅または減衰させるためのゲイン段とを備えていることを特徴としている。
上記の発明によれば、ループフィルタおよびコンパレータにより、入力信号のノイズシェ−ピングを行うことができるという効果を奏する。
本発明のスイッチング増幅回路は、上記課題を解決するために、上記ΔΣ変調器を備え、上記ΔΣ変調器の出力端子にパワースイッチ段の入力端子が接続され、上記パワースイッチ段の出力端子から負荷へ電力を供給することを特徴としている。
上記の発明によれば、ΔΣ変調器の平均スイッチング回数が減少したことによりパワースイッチ段の平均スイッチング回数が減少するので、パワースイッチ段が負荷を駆動するのに高電力効率化を実現することができるという効果を奏する。
本発明のスイッチング増幅回路は、上記課題を解決するために、上記ΔΣ変調器を備え、上記ΔΣ変調器のループ内にパワースイッチ段が配置され、上記パワースイッチ段の出力端子から負荷へ電力を供給することを特徴としている。
上記の発明によれば、ΔΣ変調器の平均スイッチング回数が減少したことによりパワースイッチ段の平均スイッチング回数が減少するので、パワースイッチ段が負荷を駆動するのに高電力効率化を実現することができるという効果を奏する。また、パワースイッチ段から発生するノイズや歪をコンパレータから混入する量子化ノイズと共にシェーピングされるため、高いPSRRを有するスイッチング増幅を実現することができるという効果を奏する。
本発明のスイッチング増幅回路は、上記課題を解決するために、上記ループフィルタは1個以上の時間連続型積分器と1個以上の離散時間型積分器とを備えていることを特徴としている。
上記の発明によれば、パワースイッチ段で混入する連続時間でかつ広帯域のノイズおよび歪みがループフィルタによってサンプリングされ所望帯域内に折り返されることを回避することができ、上記広帯域のノイズおよび歪みに対してノイズシェーピング特性が得られるという効果を奏する。
本発明のΔΣ変調器は、以上のように、ループ遅延制御回路を備え、上記ループ遅延制御回路は、上記遅延量を、上記ΔΣ変調器の入力信号の値、または、上記入力信号の成分を含む信号の値に依存して制御する。あるいは、本発明のΔΣ変調器は、以上のように、パルス幅制御回路を備え、上記パルス幅制御回路は、上記最小パルス幅を、上記ΔΣ変調器の入力信号の値、または、上記入力信号の成分を含む信号の値に依存して制御する。
それゆえ、高い発振限界値すなわち高出力パワーと、高電力効率化との両方を実現可能とするΔΣ変調器を提供することができるという効果を奏する。
〔実施の形態1〕
本発明の一実施の形態について図1ないし図11を用いて説明すれば以下の通りである。
図1に本実施の形態に係るスイッチング増幅回路の1構成を示す。スイッチング増幅回路1は、減算器2、ループフィルタ3、コンパレータ4、ループ遅延制御回路5、および、パワースイッチ段6を備えている。減算器2は、スイッチング増幅回路1の入力信号Xとスイッチング増幅回路1の出力信号Vとの差を計算する。ループフィルタ3は、減算器2の出力信号を積分する。コンパレータ4は、ループフィルタ3の出力信号Y1を1ビット信号に変換し、出力信号Y2として出力する。ループ遅延制御回路5は、コンパレータ4の出力信号Y2を入力信号Xの振幅に依存して遅延させ、出力信号Y4として出力する。パワースイッチ段6は、ループ遅延制御回路5の出力信号Y4を増幅して出力信号Vとし、負荷に伝達する。また、出力信号Vは減算器2を介してループフィルタ3にフィードバックされる。また、コンパレータ4は外部クロック信号に同期して動作する同期型コンパレータである。
ループフィルタ3とコンパレータ4とは、ループ遅延制御回路5およびパワースイッチ段6をフィードバック経路に有するΔΣ変調器を構成している。
図2に、スイッチング増幅回路1の具体的なブロック構成を示す。
減算器2は、入力信号Xと出力信号Vとの差を計算する。入力信号Xと出力信号Vとはそれぞれ、ゲイン段BによってゲインB倍されて減算器2に入力される。ループフィルタ3は、1つの時間連続型積分器I1と、6つの離散時間積分器I2〜I7と、各積分器の出力の和を計算する加算器Sと、複数のゲイン段A〜A・C〜C・G〜Gとを備えており、減算器2の出力を積分する。
ゲイン段A〜Aは、順に積分器I1〜I7の出力をゲインA〜A倍して加算器Sに出力する。ゲイン段C〜Cは、順に積分器I1〜I6の出力をゲインC〜C倍する。ゲイン段G・G・Gは、順に積分器I3・I5・I7の出力をゲインG・G・G倍する。そして、ゲイン段Cの出力からゲイン段Gの出力が差し引かれた結果が積分器I2に入力され、ゲイン段Cの出力からゲイン段Gの出力が差し引かれた結果が積分器I4に入力され、ゲイン段Cの出力からゲイン段Gの出力が差し引かれた結果が積分器I6に入力される。
また、ループ遅延制御回路5は、入力信号Xの振幅を量子化する量子化器であるAD変換器5aと、複数の遅延素子D1・D2と、ループ遅延選択回路5bとを備えている。ここで、入力信号Xはアナログ信号であり、ループフィルタ3はアナログ回路にて実現されるものとしている。遅延素子D1と遅延素子D2とは、この順でコンパレータ4の出力に直列に接続されており、コンパレータ4の出力信号Y2に対してループ遅延量(以下、「遅延量」と略する。)を3通りに設定する遅延発生回路を構成している。ループ遅延選択回路5bは、AD変換器5aから出力される選択信号CTL1に応じて、パワースイッチ段6の入力端子に接続する端子を、コンパレータ4の出力端子とするか、遅延素子D1の出力端子とするか、遅延素子D2の出力端子とするかを切り替える。コンパレータ4の出力端子が選択された場合は、ループ遅延制御回路5の入力信号(コンパレータ4の出力信号Y2)は遅延量0で出力信号Y4となる。遅延素子D1の出力端子が選択された場合は、ループ遅延制御回路5の入力信号は遅延素子D1による遅延量だけ遅延して出力信号Y4となる。遅延素子D2の出力端子が選択された場合は、ループ遅延制御回路5の入力信号は遅延素子D1による遅延量と遅延素子D2による遅延量との和の遅延量だけ遅延して出力信号Y4となる。
このように、本実施の形態では遅延量を、0を含めて3通りに設定している。遅延量は一般に複数通りに設定すればよい。例えば遅延素子を1つだけ設けて、遅延量0と遅延素子1つ分の遅延量との2通りの遅延量を設定することもできる。また、遅延量に0が含まれていてもいなくても構わない。
上記AD変換器5aの閾値の設定、および、上記AD変換器5aの出力信号とループ遅延選択回路5bの接続動作との関係を決めるために、図19に示す従来のスイッチング増幅回路101において、パルス幅保持回路105を遅延回路107で置き換えた図11に示すスイッチング増幅回路111を考える。遅延回路107は、コンパレータ104の出力信号Y2を一定量だけ遅延させ、出力信号Y3’として出力する。また、下記に示すシミュレーション結果を得るために用いたループフィルタ103の係数を表1に示す。このときの、上記遅延回路107の遅延量=0、パワースイッチ段106による遅延量=0とした場合の上記ループフィルタ103による上記コンパレータ104から混入する量子化ノイズから出力端子Vへのノイズ伝達特性(NTF:Noise Transfer Function)のポールおよびゼロ点の配置を図6に示す。図6において、ポールを“×”で、ゼロ点を“○”で示す。また、ポールおよびゼロ点の値を表2に示す。また、所望帯域は0Hz−20kHz、サンプリング周波数fs(=1/Ts:TsはΔΣ変調器の基本動作周期であり、外部クロック信号の周期である。)=5.6MHzとする。また、出力信号Vの信号レベルは±1とし、上記出力信号Vの信号レベルに対応する入力信号レンジを±1とする。また、下記に示すシミュレーション結果は入力信号として1kHzの正弦波を入力した場合の結果である。
Figure 0004116005
Figure 0004116005
遅延回路107の遅延量はTsの整数倍(Ts×D)であるとする。このとき、図11に示すスイッチング増幅回路111のループ遅延Ts×Dに対する発振限界値、上記発振限界時における平均スイッチング回数、および、ダイナミックレンジの特性(シミュレーション結果)をそれぞれ図3、4、5に示す。
図3において、実線はシミュレーションにより得られた発振限界値を、破線は後述するループ遅延制御回路5の遅延制御特性を示す。図3に示されるように、ループ遅延が小さいときは発振限界値が大きいが、ループ遅延が大きくなるに従って、発振限界値が緩やかに減少していくことが分かる。図3において、例えば、D=1とした場合、入力信号振幅<0.81のときは、ΔΣ変調器が安定して動作し、入力信号振幅>0.81のときΔΣ変調器が不安定となり発振してしまうことを示している。また、図4に示すように、ループ遅延が小さいときは、平均スイッチング回数が大きいが、ループ遅延が増大するに伴って、平均スイッチング回数が減少していくのが分かる(図4は入力信号振幅として発振限界値を入力した場合の各ループ遅延量に対する平均スイッチング回数を示している)。また、図5に示されるように、ループ遅延の変化に対してダイナミックレンジは15dB程度の変化があることが分かる。(図5は入力信号振幅として発振限界値を入力した場合の各ループ遅延量に対するダイナミックレンジを示している)。
以上の結果から、入力信号Xの振幅(値)に依存して、ループの遅延量を制御することにより、発振限界値は図3においてループ遅延〜0のときの発振限界値となり(図3の例では0.91)、平均スイッチング回数は図4のループ遅延が大きいところの平均スイッチング回数に大きく依存して決まる。従って、従来に比べ、発振限界値を劣化させることなく、平均スイッチング回数が低く、ダイナミックレンジの劣化も小さいスイッチング増幅回路を実現することが可能であることが分かる。そこで、本実施の形態では前述した図1および図2のようにループ遅延制御回路5を設けている。
ループ遅延制御回路5は入力信号Xの振幅に依存してコンパレータ4の出力信号Y2に対して遅延量を制御するので、入力信号Xの振幅が特に大きいときにはループ遅延を小さくして発振限界値を確保する一方、入力信号Xの振幅がそれほど大きくないときには、ループ遅延を大きくしても発振限界値に影響がないことを利用し、ループ遅延を大きくして平均スイッチング回数を減少させることができる。従って、ループ遅延を大きくしたときに、発振限界値を劣化させることなく平均スイッチング回数を十分に減少させることができる。このようなΔΣ変調器およびスイッチング増幅回路1では、高い発振限界値すなわち高出力パワーと、高電力効率化との両方が実現可能となる。
以下、上記入力信号Xの振幅に応じたループ遅延制御について詳細に説明する。例えば、図3の破線で示すように、入力信号Xの振幅値が−1〜−0.7または0.7〜1の範囲にある場合には遅延量D=0とする(振幅値が0.91以上または−0.91以下の場合にはΔΣ変調器が発振するため、通常はそのような大入力を与えないようにΔΣ変調器の前段にリミット回路等を設ける必要がある)。入力信号Xの振幅値が−0.7〜−0.5または0.5〜0.7の範囲にある場合には遅延量D=1とする。入力信号Xの振幅値が−0.5〜0.5の範囲にある場合には遅延量D=2となるような制御を行う。
以上の制御を行うために、ループ遅延制御回路5は、図2を用いて前述したように、入力信号Xを量子化するためのAD変換器5aとループ遅延選択回路5bとを備えている。上記遅延特性を実現するために、AD変換器5aの入出力特性を図7に示すように設定する。入力信号Xの振幅値が−1〜−0.7または0.7〜1の範囲にある場合にはAD変換器5aは選択信号CTL1として10を出力し、入力信号Xの振幅値が−0.7〜−0.5または0.5〜0.7の範囲にある場合にはAD変換器5aは選択信号CTL1として01を出力し、入力信号Xの振幅値が−0.5〜0.5の範囲にある場合にはAD変換器5aは選択信号CTL1として00を出力する。そして、ループ遅延選択回路5bは、各出力00,01,10に対応して、順にコンパレータ4の出力、遅延素子D1の出力、遅延素子D2の出力を選択してパワースイッチ段6に入力することにより、遅延量を制御する。これら出力値は、後述の(b1,b0)に相当する。
上記AD変換器5aとループ遅延選択回路5bの具体的構成例を図8に示す。AD変換器5aは、6個の抵抗R1〜R6、4個の1ビットコンパレータであるコンパレータCMP1〜CMP4、コンパレータCMP1〜CMP4の出力を選択信号CTL1に変換するロジック回路LOGを備えている。また、ループ遅延選択回路5bは、4つのロジックゲートGA1〜GA4を備えている。
AD変換器5aにおいて、抵抗R1〜R6は、正側の電源+VREFから負側の電源−VREFへ向かってこの順で直列に接続されている。抵抗R1〜R6の抵抗値は、順に、3×Ru、2×Ru、5×Ru、5×Ru、2×Ru、3×Ruである。コンパレータCMP1〜CMP4は外部クロック信号に同期して動作する同期型コンパレータである。コンパレータCMP1〜CMP4の非反転入力端子には、入力信号Xが入力される。抵抗R1と抵抗R2との接続点は、コンパレータCMP1の反転入力端子に接続されている。抵抗R2と抵抗R3との接続点は、コンパレータCMP2の反転入力端子に接続されている。抵抗R4と抵抗R5との接続点は、コンパレータCMP3の反転入力端子に接続されている。抵抗R5と抵抗R6との接続点は、コンパレータCMP4の反転入力端子に接続されている。
コンパレータCMP1〜CMP4の出力信号a1〜a4は全体として4ビット信号としてロジック回路LOGに入力され、ロジック回路LOGはビットb0・b1からなる2ビット信号(b1,b0)を出力する。ロジック回路LOGの入出力特性を表3に示す。
Figure 0004116005
ループ遅延選択回路5bにおいて、ロジックゲートGA1〜GA3はANDゲートであり、ロジックゲートGA4はORゲートである。ロジックゲートGA1は、コンパレータ4の出力信号Y2と、ビットb1と、ビットb0の反転ビットとの論理積を演算する。ロジックゲートGA2は、遅延素子D1の出力信号と、ビットb1の反転ビットと、ビットb0との論理積を演算する。ロジックゲートGA3は、遅延素子D2の出力信号と、ビットb1の反転ビットと、ビットb0の反転ビットとの論理積を演算する。ロジックゲートGA4は、ロジックゲートGA1〜GA3の出力信号の論理和を演算し、ループ遅延制御回路5の出力信号Y4として出力する。
以上により、前述のループ遅延制御回路5を容易に実現することができる。
上記図8の構成を用いた場合(CASE1)と、図11の構成を用いた場合(遅延量=0とした場合)(CASE2)との平均スイッチング回数およびSNDR(Signal/Noise+Distortion Ratio)の入力信号振幅依存特性(シミュレーション結果)をそれぞれ表4、表5に示す。また、発振限界値はCASE1の場合とCASE2の場合とで共に0.91であり、ダイナミックレンジ(DR:Dynamic Range)はCASE1の場合がDR=115.93dB、CASE2の場合がDR=121.2dBである。また、上記シミュレーションでは、CASE1とCASE2との両方の場合において、ループフィルタ3のゲイン段のゲインは表1に記載の値を用い、パワースイッチ段6・106の遅延量=0.2×Tsとした。また、入力信号Xは1kHzの正弦波であり、その振幅は表5に記載の値を用いた。
Figure 0004116005
Figure 0004116005
上記結果から、図8の構成では、歪特性およびダイナミックレンジが図11の構成から若干劣化するが、平均スイッチング回数は約1/6に低減することが分かる。歪特性やダイナミックレンジの劣化を抑えるには、図3に示したループ遅延制御特性(破線)を変更すればよい。例えば、遅延制御特性を実現する閾値(0.7,0.5)を小さくし、対応する遅延量(D=0,1,2)も小さくする。または、AD変換器5aに複数の閾値を設け、遅延量をより細かく制御することにより、上記性能が改善可能である。但し、歪特性やダイナミックレンジの劣化を抑制する前の方が、回路構成を簡単にすることができる。
また、CASE1とCASE2とで入力信号Xの振幅を0.001とした場合の出力信号Vのスペクトルを、それぞれ図9、図10に示す。横軸は周波数であり、縦軸は±1の振幅の信号パワーで規格化した出力信号パワーを示す。図9、10の(a)はDCからサンプリング周波数/2である2.8MHzまでの特性を示しており、図9、10(b)はDCから100kHzまでを拡大表示しており、図9、10(c)は図9、10(b)の図において、横軸をLOGスケールでそれぞれ表示している。また、図9、10(b)および(c)において、縦軸と平行に周波数=20kHzと50kHzとのところに実線を引いている。CASE1の場合とCASE2の場合とで同等のノイズシェーピング特性が得られることが分かる。
上記例では、回路構成の簡単化のため、AD変換器5aの閾値として4値(±0.5、±0.7)を選んだが、複数にして細かく遅延量を制御してもよい。また、AD変換器5aの前に絶対値を計算する回路を配置し、上記AD変換器5aの閾値を2値(+0.5、+0.7)としてもよい。また、遅延量にTsの整数倍を選んだが、Ts/2の整数倍でもよいし、連続的に変化させてもよいし、複数のインバータを直列に接続して細かい遅延量を実現してもよい。Ts/2の整数倍とする場合には、コンパレータ4に入力される外部クロック信号のパルスのデューティを50%とすれば、当該外部クロック信号を用いてTs/2の整数倍の遅延量を容易に設定することができる。遅延量をTsの整数倍とするときも、Ts/2の整数倍とするときも、ΔΣ変調器の動作に合わせて信号の遅延を行うことができる。
また、上記例では、ループ遅延制御回路5をコンパレータ4の出力端子とパワースイッチ段6との間に配置したが、例えばループフィルタ3の出力端子とコンパレータ4の入力端子との間に配置してもよい。また、ループフィルタ3の一部のパスに配置してもよい。すなわち、ΔΣ変調器のループ上にあればよい。ΔΣ変調器のループの一部であって、遅延素子を挿入することにより、図3および図4の実線で示すような特性が得られる部分にループ遅延制御回路5を挿入することにより、性能劣化が少なく、平均スイッチング回数の低減が可能なΔΣ変調器を実現することが可能である。
また、上記例では、ループ遅延制御回路はループ遅延制御回路5の1つだけであったが、複数備えていてもよい。
〔実施の形態2〕
本発明の他の実施の形態について図12ないし図18を用いて説明すれば以下の通りである。
図12に本実施の形態に係るスイッチング増幅回路11の構成を示す。スイッチング増幅回路11は、減算器12、ループフィルタ13、コンパレータ14、パルス幅制御回路15、および、パワースイッチ段16を備えている。減算器12は、スイッチング増幅回路11の入力信号Xとスイッチング増幅回路11の出力信号Vとの差を計算する。ループフィルタ13は、減算器11の出力信号を積分し、出力信号Y1とする。コンパレータ14は、ループフィルタ13の出力信号Y1を1ビット信号に変換し、出力信号Y2とする。パルス幅制御回路15は、コンパレータ14の出力信号Y2の最小パルス幅を、入力信号Xに依存して変化させ、出力信号Y5とする。パワースイッチ段106は、パルス幅制御回路15の出力信号Y5を増幅して出力信号Vとし、負荷に伝達する。また、出力信号Vは減算器12を介してループフィルタ13にフィードバックされる。なお、コンパレータ14は外部クロック信号に同期して動作する同期型コンパレータである。
ループフィルタ13とコンパレータ14とは、パルス幅制御回路15およびパワースイッチ段16をフィードバック経路に有するΔΣ変調器を構成している。
図13に上記パルス幅制御回路15の構成を示す。ここでは、ループフィルタ13の構成には図2のループフィルタ3の構成と同様の構成を用いるものとする。上記パルス幅制御回路15は、コンパレータ14の出力信号Y2の最小パルス幅を変更するための複数のパルス幅保持回路15a・15b・15cと、入力信号Xの振幅を量子化して選択信号CTL1として出力する量子化器であるAD変換器15dと、上記AD変換器15dから出力される選択信号CTL1に応じて、上記コンパレータ14の出力信号Y2および複数のパルス幅保持回路15a・15b・15cの出力信号のうちのいずれか1つを選択してパワースイッチ段106へ出力するパルス幅選択回路15eとを備えている。パルス幅保持回路15a・15b・15cは、コンパレータ14の出力信号Y2に対して最小パルス幅を互いに異なる値に設定する、すなわち、パルス幅を互いに異なるある一定値以上に保つものであり、最小パルス幅設定回路を構成している。ここでは、最小パルス幅を変化させない場合も含めて、最小パルス幅を4通りに設定する。
パルス幅保持回路15a・15b・15cのそれぞれの構成例を図14に示す。パルス幅保持回路は、入力信号(コンパレータ14の出力信号Y2)と、パルス幅保持回路の出力信号VOを1クロック分遅延させた信号とのいずれかを選択して出力するデータセレクタSELと、出力信号VOを遅延させるための2つの遅延回路D11・D12と、上記2つの遅延回路D11・D12の出力値を比較する比較器CMP11と、上記比較器CMP11の出力によってリセットされるカウンターCNTと、最小パルス幅を設定するためのDC信号出力回路DCSと、上記カウンターCNTとDC信号出力回路DCSとの出力値を比較する比較器CMP12とを備えている。
上記比較器CMP11は、上記2つの遅延回路D11・D12の出力値が互いに等しくないときに1を出力し、等しいときに0を出力する。カウンターCNTは、上記比較器CMP11の出力が1となるときに出力カウント値が0にリセットされ、上記比較器CMP11の出力が0となるとき、外部クロックに同期して+1ずつカウントする。また、上記DC信号出力回路DCSの出力はM−1であり、Mは最小パルス幅を表す。Mの値は、パルス幅保持回路15a・15b・15cで順に2、3、4である。また、上記比較器CMP12は、カウンターCNTの出力値≧M−1のときに1を出力し、それ以外のときに0を出力する。データセレクタSELは、上記比較器CMP12の出力が1のとき入力信号である出力信号Y2を選択してパルス幅保持回路の出力信号VOとし、0のとき遅延回路D11の出力、すなわち出力信号パルス幅保持回路の出力信号VOを1クロック分遅延した信号を選択してパルス幅保持回路の出力信号VOとする。以上の回路により、入力1ビット信号を最小パルス幅がMとなる信号に変換することができる。
従って、図13において、パルス幅選択回路15eが出力信号Y2を選択したときには最小パルス幅が1である信号が出力信号Y5となり、パルス幅選択回路15eがパルス幅保持回路15aの出力信号を選択したときには最小パルス幅が2である信号が出力信号Y5となり、パルス幅選択回路15eがパルス幅保持回路15bの出力信号を選択したときには最小パルス幅が3である信号が出力信号Y5となり、パルス幅選択回路15eがパルス幅保持回路15cの出力信号を選択したときには最小パルス幅が4である信号が出力信号Y5となる。
図19に示す、パルス幅保持回路105をループ内に有するスイッチング増幅回路101において、パルス幅保持回路105から出力される信号の最小パルス幅を1×Ts(入力信号をそのまま出力する)、2×Ts、3×Ts、4×Tsにした場合の、最小パルス幅に対する発振限界値の特性、および、発振限界値と等しい振幅の入力を入力信号とした場合の平均スイッチング回数の特性を、それぞれ図15(実線)および図16に示す。また、図15には、後述するパルス幅制御回路のパルス幅制御特性を破線で示している。図15の発振限界値の特性から、最小パルス幅が大きくなるに伴って、発振限界値が緩やかに減少していくことがわかる。また、図16から、最小パルス幅が大きくなるに伴って、平均スイッチング回数が減少していくことが分かる。
以上の結果から、入力信号Xの振幅(値)に依存して、最小パルス幅を制御することにより、従来に比べ、発振限界値を劣化させることなく、平均スイッチング回数が低く、ダイナミックレンジの劣化も小さいスイッチング増幅回路を実現することが可能であることが分かる。そこで、本実施の形態では、前述した図12および図13のようにパルス幅制御回路15を備えている。
パルス幅制御回路15は入力信号Xの振幅に依存してコンパレータ14の出力信号Y2に対して最小パルス幅を制御するので、入力信号Xの振幅が特に大きい場合には、出力信号Vの最小パルス幅が小さくなるように制御し、入力信号Xの振幅がそれほど大きくない場合には、出力信号Vの最小パルス幅が大きくなるように制御することにより、発振限界値を劣化させることなく、上記出力信号Vの平均スイッチング回数を大幅に低減することができる。このようなΔΣ変調器およびスイッチング増幅回路11では、高い発振限界値すなわち高出力パワーと、高電力効率化との両方が実現可能となる。
パルス幅制御回路15における基本的な制御方法は実施の形態1と同じであるため、異なる点のみについて以下に説明する。図13に示すAD変換器15dの入出力特性を図17に示す。入力信号Xの値の絶対値が0〜0.3のときに選択信号CTL1を11に設定し、0.3〜0.5のときに10に設定し、0.5〜0.7のときに01に設定し、0.7より大きいときに00に設定する。上記AD変換器15dの選択信号CTL1を図13に示すパルス幅選択回路15eに入力し、下記の制御を行う。図13において、出力信号Y5の端子を、選択信号CTL1=11のときにパルス幅保持回路(M=4)15cの出力端子に接続し、選択信号CTL1=10のときにパルス幅保持回路(M=3)15bの出力端子に接続し、選択信号CTL1=01のときにパルス幅保持回路(M=2)15aの出力端子に接続し、選択信号CTL1=00のときに出力信号Y2の入力端子に接続する。以上により、パルス幅制御回路15を容易に実現することができる。
以上の操作により、歪およびダイナミックレンジ特性の若干の劣化はあるが、平均スイッチング回数を大幅に低減することができるΔΣ変調器を実現することができる。
上記パルス幅制御回路15では、制御可能な最小出力パルス幅を1,2,3,4の4通りに限定したが、例えば制御クロック信号のパルスのデュ−ティを50%とするならば、1,1.5,2,2.5,… といった制御も容易に実現することができるし、最小パルス幅の種類も一般に複数通りでよい。さらには、最小パルス幅を変化させない場合が含まれていてもいなくてもよい。また、上記パルス幅制御回路15はコンパレータ14の出力端子とパワースイッチ段16の入力端子との間に接続されるものであったが、パワースイッチ段16の出力端子と上記減算器12の入力端子との間に配置するようにしてもよい。ただし、コンパレータ14とパワースイッチ段16との間に配置するのが好ましい。
また、上記パルス幅制御回路15では、複数のパルス幅保持回路を並列に接続し、それらの出力信号を選択することにより、最小パルス幅を制御する構成としたが、1つのパルス幅保持回路を用いて、例えば、DC信号出力信号の値M−1を変更する等の方法で、同様に最小パルス幅を制御することができる。
以上、各実施の形態について述べた。
上記実施の形態1および2では、入力信号Xはアナログ信号であり、減算器2・12、ループフィルタ3・13、および、コンパレータ4・14はアナログ回路で実現するものとした。そして、パワースイッチ段6・16において混入するノイズや歪に対してもノイズシェーピング特性が得られるようにパワースイッチ段6・16からの出力信号Vをアナログ信号としてループフィルタ3・13へフィードバックする構成とした。しかしその他に、ループ遅延制御回路5の出力信号Y4またはパルス幅制御回路15の出力信号Y5をループフィルタ3・13へフィードバックする構成としてもよい。このとき、上記ループ遅延制御回路5の出力信号Y4またはパルス幅制御回路15の出力信号Y5はデジタル信号であるため、上記減算器2・12およびループフィルタ3・13をデジタル回路を用いて構成してもよい。このとき、入力信号Xはデジタル信号とすることができる。ループフィルタ3・13およびコンパレータ4・14をデジタル回路で構成すれば、ΔΣ変調器が全てデジタル回路で構成されることになり、入力信号をデジタル信号とし、そのままデジタル処理することができる。
なお、入力信号Xがデジタル信号の場合には、その入力信号Xをアナログレベルに換算した振幅の大きさに依存して遅延量や最小パルス幅を制御することになる。
また、上記実施の形態1および2はスイッチング増幅回路について述べたものであるが、本発明のポイントは平均スイッチング回数を低減できるΔΣ変調器の構成にあり、当該ΔΣ変調器を備えるものとしてはスイッチング増幅回路に限定されない。
また、上記実施の形態1および2では、ΔΣ変調器の構成をフィードフォーワード型(積分器の出力に重み付け加算する構成)としたが、出力信号Vを各積分器の入力端子へフィードバックするディストリビューテットフィードバック型としてもよい。すなわち、ΔΣ変調器としては、ノイズシェーピング特性を有するものであればよい。
また、上記実施の形態1および2では、ΔΣ変調器およびパワースイッチ段の詳細な回路を示していないが、これらは既に多くの文献で公開されており、アナログ・デジタル回路設計者であれば、実現できるものと考える。例えば、非特許文献2にアナログデジタル変換器用のΔΣ変調器回路技術が開示されている。さらに、非特許文献3や4にΔΣ変調器を用いたスイッチング増幅回路の詳細が開示されている。
また、図2のループフィルタ3は1つの時間連続型積分器と6つの離散時間型積分器とを備えており、入力信号Xと出力信号Vとが時間連続型積分器に入力される構成となっている。これは、パワースイッチ段6で混入する連続時間でかつ広帯域のノイズおよび歪みがループフィルタによってサンプリングされ所望帯域内に折り返されることを回避するためのものであり、上記広帯域のノイズおよび歪みに対してノイズシェーピング特性が得られるようになっている。
また、上記実施の形態1および2では、ループ遅延制御回路5またはパルス幅制御回路15の選択信号CTL1をスイッチング増幅回路1・11の入力信号Xの値としたが、ΔΣ変調器の内部信号であって、上記入力信号の成分を含む信号であってもよい。例えば、図18に示すように、コンパレータ4・14の出力信号Y2を、ループ遅延制御回路5やパルス幅制御回路15の制御信号として用いてもよい。
コンパレータ4・14の出力信号Y2には、入力信号Xと、コンパレータ4・14で混入するノイズ(EQ)およびパワースイッチ段6・16で混入するノイズ(ESW)との和で表される。ループフィルタ3・13の伝達特性をH(z)とすると、
Figure 0004116005
と表される。そこで、図18に示すようにコンパレータ4・14の出力信号Y2をデジタルフィルタ21を通して、上記EQおよびESW成分を除去することにより、上記実施の形態1および2と同様の機能を実現することができる。また、図18では、コンパレータ4・14の出力信号Y2をループ遅延制御回路5やパルス幅制御回路15の制御信号として選択したが、制御信号としてはコンパレータ4・14の入力信号でもよいし、パワースイッチ段6・16の出力信号Vを用いても同様の機能を実現できるものと考える。図18の構成の場合、ΔΣ変調器をアナログ回路で構成する場合においても、図18に示すデジタルフィルタ21およびループ遅延制御回路5やパルス幅制御回路15を全てデジタル回路で実現できるため、設計が容易になるという利点がある。
本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
本発明は、D級アンプのスイッチング増幅回路に好適に使用することができる。
本発明の第1の実施形態を示すものであり、スイッチング増幅回路の構成を示すブロック図である。 図1のスイッチング増幅回路を、ループフィルタおよびループ遅延制御回路の構成を詳細にして示す回路ブロック図である。 ループ遅延量と発振限界値との関係を示すグラフである。 ループ遅延量と平均スイッチング回数との関係を示すグラフである。 ループ遅延量とダイナミックレンジとの関係を示すグラフである。 コンパレータから混入する量子化ノイズから出力端子へのノイズ伝達特性を示すポールおよびゼロ点の配置図である。 図2のループ遅延制御回路のAD変換器の入力と出力との関係を示すグラフである。 図2のループ遅延制御回路を、AD変換器およびループ遅延選択回路の構成を詳細にして示す回路ブロック図である。 (a)ないし(c)は、図1のスイッチング増幅回路を用いた場合の出力信号のスペクトルを示すグラフである。 (a)ないし(c)は、図11のスイッチング増幅回路を用いた場合の出力信号のスペクトルを示すグラフである。 従来のスイッチング増幅回路に遅延回路を適用した場合の構成を示すブロック図である。 本発明の第2の実施形態を示すものであり、スイッチング増幅回路の構成を示すブロック図である。 図12のスイッチング増幅回路のパルス幅制御回路の構成を示す回路ブロック図である。 図13のパルス幅制御回路のパルス幅保持回路の構成を示す回路ブロック図である。 最小パルス幅と発振限界値との関係を示すグラフである。 最小パルス幅と平均スイッチング回数との関係を示すグラフである。 図13のパルス幅制御回路のAD変換器の入力と出力との関係を示すグラフである。 図1および図12のスイッチング増幅回路の変形例の構成を示すブロック図である。 従来技術を示すものであり、スイッチング増幅回路の構成を示す回路ブロック図である。
符号の説明
1、11 スイッチング増幅回路
3、13 ループフィルタ
4、14 コンパレータ
5、15 ループ遅延制御回路
6、16 パワースイッチ段
5a、15d AD変換器(量子化器)
5b ループ遅延選択回路
15e パルス幅選択回路
X 入力信号
V 出力信号

Claims (11)

  1. ループフィルタとコンパレータとを備えるデルタシグマ変調器において、
    上記デルタシグマ変調器のループ上に、信号のループ遅延量を制御する1個または複数のループ遅延制御回路を備え、
    上記ループ遅延制御回路は、上記ループ遅延量を、上記デルタシグマ変調器の入力信号の値、または、上記入力信号の成分を含む信号の値に依存して制御することを特徴とするデルタシグマ変調器。
  2. ループフィルタとコンパレータとを備えるデルタシグマ変調器において、
    上記デルタシグマ変調器のループ上に、上記コンパレータによって量子化された信号の最小パルス幅を制御するパルス幅制御回路を備え、
    上記パルス幅制御回路は、上記最小パルス幅を、上記デルタシグマ変調器の入力信号の値、または、上記入力信号の成分を含む信号の値に依存して制御することを特徴とするデルタシグマ変調器。
  3. 上記ループ遅延制御回路は、上記入力信号を量子化するための量子化器と、上記ループ遅延制御回路の入力信号に対して上記ループ遅延量を複数通りに設定して出力する遅延発生回路と、上記遅延発生回路により上記ループ遅延量が設定された信号のいずれかを上記量子化器の出力値に応じて選択し上記ループ遅延制御回路の出力信号として出力するループ遅延選択回路とを備えていることを特徴とする請求項1に記載のデルタシグマ変調器。
  4. 上記ループ遅延量は上記デルタシグマ変調器の基本動作周期TsまたはTs/2、の整数倍であることを特徴とする請求項3に記載のデルタシグマ変調器。
  5. 上記パルス幅制御回路は、上記入力信号を量子化するための量子化器と、上記パルス幅制御回路の入力信号に対して上記最小パルス幅を複数通りに設定して出力する最小パルス幅設定回路と、上記最小パルス幅設定回路により上記最小パルス幅が設定された信号のいずれかを上記量子化器の出力値に応じて選択し上記ループ遅延制御回路の出力信号として出力するパルス幅選択回路とを備えていることを特徴とする請求項2に記載のデルタシグマ変調器。
  6. デジタル回路で構成されることを特徴とする請求項1ないし5のいずれかに記載のデルタシグマ変調器。
  7. 上記ループフィルタおよび上記コンパレータはアナログ回路で構成され、上記デルタシグマ変調器の入力信号はアナログ信号であることを特徴とする請求項1ないし5のいずれかに記載のデルタシグマ変調器。
  8. 上記ループフィルタは、1個以上の積分器と各上記積分器への入力信号または各上記積分器からの出力信号を増幅または減衰させるためのゲイン段とを備えていることを特徴とする請求項1ないし7のいずれかに記載のデルタシグマ変調器。
  9. 請求項1ないし8のいずれかに記載のデルタシグマ変調器を備え、上記デルタシグマ変調器の出力端子にパワースイッチ段の入力端子が接続され、上記パワースイッチ段の出力端子から負荷へ電力を供給することを特徴とするスイッチング増幅回路。
  10. 請求項1ないし8のいずれかに記載のデルタシグマ変調器を備え、上記デルタシグマ変調器のループ内にパワースイッチ段が配置され、上記パワースイッチ段の出力端子から負荷へ電力を供給することを特徴とするスイッチング増幅回路。
  11. 上記ループフィルタは1個以上の時間連続型積分器と1個以上の離散時間型積分器とを備えていることを特徴とする請求項10に記載のスイッチング増幅回路。
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