JP3917666B2

JP3917666B2 - 低電力デルタ・シグマ変換器

Info

Publication number: JP3917666B2
Application number: JP50422798A
Authority: JP
Inventors: リブナー、デイヴィッド・バード; ハッカライネン，ジュハ・ミッコ; ホウ，デイヴィッド・ヘンリー・ケニス
Original assignee: General Electric Co
Current assignee: General Electric Co
Priority date: 1996-07-01
Filing date: 1997-06-23
Publication date: 2007-05-23
Anticipated expiration: 2017-06-23
Also published as: DE19780640B3; US5754131A; IL123265A; WO1998000923A1; DE19780640T1; JPH11512274A; IL123265A0

Description

発明の分野
本発明は、一般的にはデルタ・シグマ（Δ−Σ）・アナログ・ディジタル（Ａ／Ｄ）変換器に関し、より具体的には、低電力散逸性を有しているデルタ・シグマ変換器に関する。
発明の背景
高分解能のアナログ・ディジタル（Ａ／Ｄ）信号変換は、比較的低分解能の構成要素を用いて、ディジタル・ロー・パス・フィルタリング及びデシメーション（Decimation）に従ったオーバ・サンプル補間（又はデルタ・シグマ）変調の使用により達成され得る。オーバサンプリングは、ナイキスト・レートよりも多数回のレートでの変調器の動作に関連している。デシメーションは、適切なフィルタリング及びリサンプリングにより信号のサンプル・レートを減少させることに関連している。
デルタ・シグマ変調器（シグマ・デルタ変調器と呼ばれることもある）は、しばらくの間、Ａ／Ｄ変換器に用いられてきた。一般的には、デルタ・シグマＡ／Ｄ変換器は、フィードバック・ループ内に、適度な分解能を有する内部Ａ／Ｄ変換器と、相補ディジタル・アナログ（Ｄ／Ａ）変換器とを用いている。フィードバック・ループは、内部Ａ／Ｄ変換器によって与えられる高速動作と一致した方式でＡ／Ｄ変換器の精度を増大させる。
公知のデルタ・シグマＡ／Ｄ変換器では、分解能は、次の３つのファクタによって卓越的に支配される。即ち、変調器クロックのナイキスト・レートに対する比（典型的には、オーバサンプリング比と呼ばれる。）、変調器の「次数（オーダ）」及びデルタ・シグマ変調器に用いられている量子化器の数である。この文脈における「次数」は、周波数選択的フィルタの次数と類似していると共に、変調器によって与えられるスペクトル形状の相対度を示している。「高次」のアナログ・ディジタル変換器は、３次又はそれ以上の次数のネットワークである。
典型的には、高次のオーバサンプル・デルタ・シグマ変調器では、第１段積分器のノイズが顕著である。従って、第１段積分器は典型的には、低ノイズ・レベルを達成するために、他の変調器の積分器よりも高い電力で動作させられる。スイッチ式キャパシタ積分器の動作では、例えば、第１段積分器は、適切に低い全体的なノイズ性能を達成するために、比較的大容量のキャパシタと、対応する大きな演算増幅器（「オペ・アンプ（op amp）」）とを有している。オペ・アンプにおけるより高い電流レベルは、比較的大容量のキャパシタを充電すると共に放電させるために必要とされる。このような高い電流レベルを用いると、高い電力散逸を起こす結果となる。
一般的に、又、少なくとも第１段積分器に対しては、及び高いクロック・レートで、即ち１ＭＨｚ及びそれを上回るクロック・レートで動作する変調器では、クラス−Ａタイプのオペ・アンプが、スイッチ式キャパシタ積分器の設置要件を満足するために用いられている。クラス−Ａタイプのオペ・アンプは、オペ・アンプの容量性負荷に配給される最大のスルー（slewing）電流よりも高い静止（quiescent）電流Ｉ₀を有している。オペ・アンプはわずかな時間動作（slew）するだけであっても、高い静止電流を連続的に引き出して、高い電力散逸を引き起こす結果となる。
クラス−Ａタイプのオペ・アンプを利用した公知の変調器よりも低い電力散逸を有するデルタ・シグマ変調器を提供することが望ましい。加えて、このような低い電力散逸を達成し、しかもなお変調器の分解能を維持することが望ましい。
発明の要約
デルタ・シグマ変調器の第１段に設けられた従来のオペ・アンプの第１（又は唯一の）段の代わりに、電流モードのディジタル・アナログ変換器（ＤＡＣ）を用いることにより、過渡変化の間に必要とされるスルー電流が、オペ・アンプの出力信号及びＤＡＣの出力信号の結合によって供給される。ＤＡＣは出力信号の変化に要求されるスルー電流を供給するので、オペ・アンプは、スルー電流の印加を必要としない。従って、オペ・アンプは、低い静止電力での動作のみを必要とする。
上述した変調器は、クラス−Ａタイプのオペ・アンプを利用した公知の変調器よりも低い電力散逸を呈する。加えて、変調器の分解能を維持しつつ、このような低い電力散逸を達成する。
【図面の簡単な説明】
新規であると考えられる本発明の特徴は、特許請求の範囲に記載されている。しかしながら、本発明は、その更なる目的及び利点と共に、次の図面に関連した以下の記載を参照することにより最もよく理解され得る。
図１は、本発明の一実施例に従った１次のデルタ・シグマ変調器の部分的概略図及び部分的ブロック図である。
図２は、図１に示す変換器に用いられ得る電流モード・ディジタル・アナログ変換器の一実施例の回路図である。
図３は、デルタ・シグマ・アナログ・ディジタル変換器に組み込まれた図１の１次のデルタ・シグマ変調器のブロック図である。
詳細な説明
デルタ・シグマ変換器の分解能は、次の関係によって与えられる。

ここで、「Ｂｉｔｓ」は、変換器によって発生されるビットの数であり、「Ｒ」は、変調器のオーバサンプリング比であり、「Ｌ」は、変調器の次数（オーダ）であると共に、「Ｑ」は、変調器において用いられる量子化器ビットの数である。従って、分解能は、３つのファクタによって、即ち、明確には、オーバサンプリング比Ｒ、変調器の「次数」Ｌ及び量子化器ビットの数Ｑによって卓越的に支配される。
この文脈における「次数」は、周波数選択的フィルタの次数と類似していると共に、変調器によって与えられるスペクトル形状の相対度を示している。「高次」のアナログ・ディジタル変換器は、３次又はそれ以上の次数のネットワークである。
クラス−Ａタイプのオペ・アンプを利用した公知の変調器よりも低い電力散逸を有する１次のデルタ・シグマ変調器（モジュレータ）１０が、図１に概略形式で示されている。変調器１０は１次の形式で示されているが、変調器は、高次の変調器を提供するように、周知のごとく、付加的な積分器、即ち段を含むように拡張され得る。１次の構成は、例示のみのために、ここに図示されていると共に記載されている。
変調器１０は、典型的には正弦波であるアナログ入力信号をサンプリングする第１のスイッチ１４に結合されている第１のスケーリング・キャパシタ１２を含んでいる。キャパシタ１２の出力は、第２のスイッチ１６の単一の極を介して、オペ・アンプ１８の負の入力及びグランド（大地）に選択的に結合されている。フィードバック・キャパシタ２０が、オペ・アンプ１８の出力と負の入力との間に結合されている。負荷キャパシタ２２が、オペ・アンプ１８の出力とグランドとの間に結合されている。
オペ・アンプ１８の出力は又、比較器として図示されている１ビット・アナログ・ディジタル変換器２４に結合されている。変換器２４の出力は、単一位相トリガ・ラッチ２６の入力に結合されており、ラッチ２６の出力は、ロー・パス・ディジタル・フィルタ２８に結合されている。ラッチ２６の出力は又、当業界では周知なように、基準電圧＋Ｖ_refと基準電圧−Ｖ_refとの間で動作可能な第３のスイッチとして図示されている１ビット・ディジタル・アナログ変換器３０にフィードバックされている。変換器３０からの出力信号は、第４のスイッチ３２を介して、スイッチ１６の単一の極に結合されていると共にオペ・アンプ１８にフィードバック信号を供給している第２のスケーリング・キャパシタ３４に印加される。
ディジタル・フィルタ２８の入力及び出力は、ステップ・サイズ・エスティメータ（推定器）３６に結合されており、エスティメータ３６の出力信号は、電流モード・ディジタル・アナログ変換器３８を制御するために用いられる。変換器３８は又、オペ・アンプ１８の出力に結合されており、後で詳細に述べるように、オペ・アンプに電荷ｑを加えるか又はオペ・アンプから電荷ｑを引き出す。
動作の際には、第１のスイッチ１６のスイッチング・レート及び周波数が、当業界では周知なように、アナログ入力信号がサンプルされるサンプル・レートを制御する。アナログ入力信号は、キャパシタ１２によってサンプルされ、第２のスイッチ１６の制御の下で、オペ・アンプ１８は、スケーリングされサンプルされたアナログ入力信号の積分された信号を出力信号として発生する。オペ・アンプ１８は、出力電圧Ｖ₀を負荷キャパシタ２２に発現させ、オペ・アンプ１８によって発生された電圧Ｖ₀は、入力信号として１ビット・アナログ・ディジタル変換器２４に供給される。変換器２４からのディジタル出力信号は、位相制御ラッチ２６に供給され、このラッチは、ディジタル出力信号をディジタル・フィルタ２８に与える。ラッチ２６からのディジタル信号は又、ディジタル・アナログ変換器３０、第３のスイッチ３２及び第２のスケーリング・キャパシタ３４を介して、積分器１８の入力にフィードバックされる。第１、第２及び第３のスイッチ１４、１６及び３２、積分器１８、変換器２４、ラッチ２６、並びにフィルタ２８の動作は、当業界では周知である。
しかしながら、過去には、積分器１８は典型的には、高い静止（quiescent）電流Ｉ₀を有しているクラス−Ａタイプのオペ・アンプを用いて実行されていた。オペ・アンプ１８はわずかな時間動作（slew）するだけであっても、オペ・アンプ１８は、高い電力散逸を引き起こす結果となる高い静止電流を連続的に引き出す。
しかしながら、このような高い電力散逸は、オペ・アンプ１８に対して低電力散逸タイプのオペ・アンプ、例えばクラス−Ｂタイプのオペ・アンプを用いると共に、ステップ・サイズ・エスティメータ３６及び電流モード・ディジタル・アナログ変換器３８を後述するように動作させることにより減少させられて、十分な分解能をもたらすのに必要な電流対ノイズ比を与える。より明確には、オペ・アンプ２０からの出力電圧Ｖ₀の変化は、
ΔＶ₀＝ｋ₁Ｖ_in−ｋ₂Ｖ_DAC （２）
として表現され得る。ここで、ｋ₁及びｋ₂はそれぞれ、キャパシタ１２及び３２に対するスケーリング・ファクタであり、Ｖ_inは、アナログ入力信号の電圧レベルであり、Ｖ_DACは、ディジタル・アナログ変換器３０の両端の電圧である。更に、オペ・アンプ１８は低電力散逸タイプのオペ・アンプとして実行されるので、出力電圧Ｖ₀に加えられる又は出力電圧Ｖ₀から取り除かれるのに必要な電荷ｑは、
ｑ＝（Ｃ＋Ｃ_L）ΔＶ₀ （３）
として表現され得る。低電力オペ・アンプ１８の出力電圧Ｖ₀への電荷ｑの付加は、オペ・アンプ１８自体が所望よりも低い電荷を発生したとしても、所望の設定特性の発生を可能にする。
本発明の一実施例に従えば、電荷ｑは、各々の入力信号サンプリング・サイクルの間に特定の間隔で動作させられる電流モードＤＡＣ３８によって、ΔＶ₀の値に依存して供給されるか又は取り除かれる。明確には、ディジタル・フィルタ２８の入力信号及び出力信号を比較することにより、ディジタル・ステップ・サイズ・エスティメータ３６は、その更新されたレベルに近づくように、出力電圧Ｖ₀をスルー（slew）するのに必要な電荷ｑの量を推定する。このような推定は、電圧Ｖ_in及びＶ_DACを推定するためにフィルタ２８の入力信号及び出力信号を用いて、エスティメータ３６によって実行される。このような推定された値を用いて、又、ｋ₁及びｋ₂は知られているので、ΔＶ₀に対する推定値が発生される。一旦、ΔＶ₀が推定されると、キャパシタ１２又は１４及び２２の値、Ｃ及びＣ_Lはそれぞれ知られているので、ｑの推定値もエスティメータ３６によって発生され得る。
一旦、推定された電荷ｑがエスティメータ３６によって決定されると、エスティメータ３６は電流モードＤＡＣ３８を制御して、ｑの値に依存しながら出力電圧Ｖ₀に電荷を加えるか又は出力電圧Ｖ₀から電荷を取り除く。電流モードＤＡＣ３８は、ＤＡＣ３８がスルー間隔の間にのみ電流を引き出すように、エスティメータ３６によって制御される。
電流モードＤＡＣ３８を用いることにより、オペ・アンプ１８は、出力電圧Ｖ₀に対するスルー電流を変化させるように供給することを要求されない。しかしながら、オペ・アンプ１８は、出力電圧Ｖ₀を最終値にもっていくように用いられる。これは、変換器３０によって与えられる制限された数のビットのため、及びアナログ入力電圧Ｖ_inの値がエスティメータ３６によって推定されるという事実のため、ＤＡＣ３８によって発生される電荷ｑが、実際に必要とされる電荷の推定値に過ぎないからである。
オペ・アンプ１８の出力電圧Ｖ₀から電荷ｑを取り除く電流モードＤＡＣ３８の一実施例が、図２に回路の概略形式で示されている。出力電圧Ｖ₀に電荷ｑを加えるために、ｐチャンネルＦＥＴ（電界効果トランジスタ）を有している相補電流モードＤＡＣ（図示されていない）が使用されている。明確には、ｐチャンネルＦＥＴは、電荷ｑを出力電圧Ｖ₀に注入するために使用されている。このようなｐチャンネルＦＥＴは、図２に示すｎチャンネルＦＥＴと同様の方式で、ステップ・サイズ・エスティメータ３６によって制御される。
図２に示されるように、ＤＡＣ３８は、入力電流Ｉ_inを受け取るように結合されている入力４０を含んでおり、入力電流Ｉ_inは、ＤＡＣ３８のトランジスタを適切にバイアスするバイアス回路（図示されていない）によって供給されるバイアス電流である。結合されたｎチャンネルＦＥＴ４２Ａ−Ｂ、４４Ａ−Ｂ、４６Ａ−Ｂ、４８Ａ−Ｂ及び５０Ａ−Ｂを含んでいるスイッチ式電流ミラー（mirror）が、ディジタル式に制御されるＦＥＴスイッチ５２、５４、５６及び５８によって制御される。ＦＥＴ６０がスイッチ５２、５４、５６及び５８のインピーダンスに匹敵するようにハイ（high）状態で結合されている。電流Ｉ_outがＤＡＣ３８の出力端子６２に引き出される。電流Ｉ_outは、オペ・アンプ１８（図１）の出力から引き出される電荷ｑから得られる電流である。
ＤＡＣ３８を含んでいるようなスイッチ式電流ミラーの動作は周知である。明確には、ＦＥＴ５２、５４、５６及び５８のディジタル入力ｄ０、ｄ１、ｄ２及びｄ３をそれぞれ用いて、１回（Ｘ１）、２回（Ｘ２）、４回（Ｘ４）、８回（Ｘ８）又はそれらのいくつかの組み合わせ回だけ、入力ｄ０のみがハイ状態である１回（Ｘ１）から入力ｄ０、ｄ１、ｄ２及びｄ３がすべてハイ状態である１５回（Ｘ１５）まで、入力電流Ｉ_inの大きさを増加させることを選択的に可能にすることにより、電流スケーリングが実行される。
ステップ・サイズ・エスティメータ３６及び電流モードＤＡＣ３８を上述したように実行すると共に用いることにより、電位電力（potential power）の節約が著しい。オペ・アンプ１８は、より小さな静止電流を有するクラス−Ａタイプのオペ・アンプを用いて、即ち例えばクラス−Ｂタイプのオペ・アンプとして実行することができる。いずれにしても、オペ・アンプ１８は、最終的な設定プロセスに包含される過渡変化に対するバンド幅を提供するのに十分なバイアス電流を有することを必要とするだけである。
図１に示す１次の変調器１０よりも高次の変調器については、ステップ・サイズ・エスティメータ３６及び電流モードＤＡＣ３８は、第１段積分器のみに関連して用いられる。すべての連続する段は、極めて低い電力レベルで動作するからである。第１（又は唯一の）段オペ・アンプの代わりに、電流モードＤＡＣ３８を付加することにより、過渡変化の際に必要とされるスルー電流が供給される。
図３は、デルタ・シグマ・アナログ・ディジタル変換器７０に組み込まれた図１の変調器１０を示している。ディジタル・フィルタ７２が、変調器の出力信号に対するロー・パス・フィルタリングを実行する。フィルタリングされ変調された出力信号は、デシメータ７４によってデシメート（decimate）されて、減少したサンプル・レートでアナログ・ディジタル変換器７０に対する出力信号を発生する。
本発明のある好ましい特徴のみを図示すると共に記述してきたが、多くの改変及び変形が当業者には想起されよう。例えば、低分解能アナログ・ディジタル変換器は、ディジタル・フィルタ２８を用いるよりもむしろ、電圧Ｖ_inの粗い推定を提供するように用いられ得る。従って、特許請求の範囲は、このようなすべての改変及び変形を本発明の要旨の範囲内で網羅するものと理解されたい。

Claims

入力アナログ信号を受け取ると共に出力ディジタル信号を発生するオーバサンプル補間変調器であって、
前記入力アナログ信号のサンプルを受け取るように結合されており、積分されたアナログ出力信号Ｖ₀を発生する少なくとも第１の積分器と、
該第１の積分器の前記出力信号を受け取るように結合されているアナログ・ディジタル変換器と、
該アナログ・ディジタル変換器の出力信号を受け取るように結合されているディジタル・アナログ変換器であって、該ディジタル・アナログ変換器の出力は、前記第１の積分器の入力に結合されている、ディジタル・アナログ変換器と、
前記アナログ・ディジタル変換器の出力に結合されており、出力信号Ｖ₀に加えられる電圧ΔＶ₀を推定するステップ・サイズ・エスティメータと、
該ステップ・サイズ・エスティメータにより制御されており、前記第１の積分器の出力と前記アナログ・ディジタル変換器の入力との間に結合されている電流モード・ディジタル・アナログ変換器とを備え、
前記第１の積分器の過渡変化の間に必要とされるスルー電流が、前記第１の積分器の出力信号及び前記電流モード・ディジタル・アナログ変換器の出力信号の結合によって供給される、
オーバサンプル補間変調器。
前記第１の積分器は、低い静止電流を有しているオペ・アンプを含んでいる請求項１に記載のオーバサンプル補間変調器。
前記オペ・アンプは、クラス−Ｂタイプのオペ・アンプを含んでいる請求項２に記載のオーバサンプル補間変調器。
前記オペ・アンプの出力とグランドとの間に結合されている負荷キャパシタを更に含んでいる請求項２に記載のオーバサンプル補間変調器。
前記アナログ・ディジタル変換器の出力に結合されているディジタル・フィルタを更に含んでおり、前記ステップ・サイズ・エスティメータは、前記ディジタル・フィルタの入力及び前記ディジタル・フィルタの出力の両方からの入力信号を受け取るように結合されている請求項１に記載のオーバサンプル補間変調器。
前記アナログ・ディジタル変換器の出力と前記ディジタル・フィルタの入力との間に結合されているラッチを更に含んでいる請求項５に記載のオーバサンプル補間変調器。
前記電流モード・ディジタル・アナログ変換器は、スイッチ式電流ミラーを形成するように構成されている複数の電界効果トランジスタを含んでおり、前記電流ミラーは、電界効果トランジスタのスイッチによりディジタル式に制御されるように構成されている請求項１に記載のオーバサンプル補間変調器。
変換されるべき入力アナログ信号を受け取ると共に出力ディジタル信号を発生するオーバサンプル補間変調器と、
該オーバサンプル補間変調器の前記出力ディジタル信号を受け取るように結合されており、フィルタリングされたディジタル出力信号を発生するディジタル・フィルタと、
該ディジタル・フィルタの前記フィルタリングされたディジタル出力信号を受け取るように結合されており、該フィルタリングされたディジタル出力信号のサンプリング・レートを減少させるデシメータとを備えたデルタ・シグマ・アナログ・ディジタル変換器であって、
前記オーバサンプル補間変調器は、
前記入力アナログ信号のサンプルを受け取るように結合されており、積分されたアナログ出力信号Ｖ₀を発生する少なくとも第１の積分器と、
該第１の積分器の前記出力信号を受け取るように結合されているアナログ・ディジタル変換器と、
該アナログ・ディジタル変換器の出力信号を受け取るように結合されているディジタル・アナログ変換器であって、該ディジタル・アナログ変換器の出力は、前記第１の積分器の入力に結合されている、ディジタル・アナログ変換器と、
前記アナログ・ディジタル変換器の出力に結合されており、電圧ΔＶ₀を推定するステップ・サイズ・エスティメータと、
該ステップ・サイズ・エスティメータの出力により制御されており、前記第１の積分器の出力と前記アナログ・ディジタル変換器の入力との間に結合されている電流モード・ディジタル・アナログ変換器とを含んでおり、
前記第１の積分器の過渡変化の間に必要とされるスルー電流が、前記第１の積分器の出力信号及び前記電流モード・ディジタル・アナログ変換器の出力信号の結合によって供給される、
デルタ・シグマ・アナログ・ディジタル変換器。
前記第１の積分器は、低い静止電流を有しているオペ・アンプを含んでいる請求項８に記載のデルタ・シグマ・アナログ・ディジタル変換器。
前記オペ・アンプは、クラス−Ｂタイプのオペ・アンプを含んでいる請求項９に記載のデルタ・シグマ・アナログ・ディジタル変換器。
前記オペ・アンプの出力とグランドとの間に結合されている負荷キャパシタを更に含んでいる請求項９に記載のデルタ・シグマ・アナログ・ディジタル変換器。
前記アナログ・ディジタル変換器の出力に結合されているラッチを更に含んでおり、該ラッチの出力は、前記ディジタル・フィルタの入力に結合されている請求項８に記載のデルタ・シグマ・アナログ・ディジタル変換器。
前記電流モード・ディジタル・アナログ変換器は、ディジタル式に制御されるスイッチ式電流ミラーを形成するように構成されている複数の電界効果トランジスタを含んでいる請求項８に記載のデルタ・シグマ・アナログ・ディジタル変換器。
前記第１の積分器の出力と入力との間に結合されているフィードバック・キャパシタを含んでおり、前記電流モード・ディジタル・アナログ変換器は、ｑ＝（Ｃ＋Ｃ_L）ΔＶ₀に等しい電荷ｑを供給し、前記出力電圧Ｖ ₀ に電荷を加えるか又は出力電圧Ｖ ₀ から電荷を取り除くように構成されており、ここで、Ｃは、前記フィードバック・キャパシタの容量に等しく、Ｃ_Lは、前記負荷キャパシタの容量に等しい請求項１１に記載のデルタ・シグマ・アナログ・ディジタル変換器。