KR100221914B1 - 최소의 전력소비 및 칩영역을 가진 오버샘플된 고차원 시그마 델타아날로그-디지털 변환기 네트워크 - Google Patents

최소의 전력소비 및 칩영역을 가진 오버샘플된 고차원 시그마 델타아날로그-디지털 변환기 네트워크 Download PDF

Info

Publication number
KR100221914B1
KR100221914B1 KR1019910005340A KR910005340A KR100221914B1 KR 100221914 B1 KR100221914 B1 KR 100221914B1 KR 1019910005340 A KR1019910005340 A KR 1019910005340A KR 910005340 A KR910005340 A KR 910005340A KR 100221914 B1 KR100221914 B1 KR 100221914B1
Authority
KR
South Korea
Prior art keywords
integrator
digital
capacitor
analog
output signal
Prior art date
Application number
KR1019910005340A
Other languages
English (en)
Other versions
KR910019348A (ko
Inventor
바이어드 리브너 데이비드
듀드레이 베르트쉬 리챠드
Original Assignee
제이 엘. 차스킨, 버나드 스나이더, 아더엠. 킹
제너럴 일렉트릭 캄파니
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 제이 엘. 차스킨, 버나드 스나이더, 아더엠. 킹, 제너럴 일렉트릭 캄파니 filed Critical 제이 엘. 차스킨, 버나드 스나이더, 아더엠. 킹
Publication of KR910019348A publication Critical patent/KR910019348A/ko
Application granted granted Critical
Publication of KR100221914B1 publication Critical patent/KR100221914B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M3/00—Conversion of analogue values to or from differential modulation
    • H03M3/30—Delta-sigma modulation
    • H03M3/32—Delta-sigma modulation with special provisions or arrangements for power saving, e.g. by allowing a sleep mode, using lower supply voltage for downstream stages, using multiple clock domains, by selectively turning on stages when needed
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M3/00—Conversion of analogue values to or from differential modulation
    • H03M3/30—Delta-sigma modulation
    • H03M3/39—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators
    • H03M3/412—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution
    • H03M3/414—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution having multiple quantisers arranged in cascaded loops, each of the second and further loops processing the quantisation error of the loop preceding it, i.e. multiple stage noise shaping [MASH] type

Abstract

직렬 접속된 복수의 적부기 스테이지를 구비하는 오버샘플된 고차원 보간(시그마-델타)아날로그-디지탈 변환기 네트워크는 전력 및 칩 영역을 보호하기 위한 방법으로 싱글 집적 회로 칩상에 형성된다. 각 적분기 스테이지는 미분 증폭기, 최소한 하나의 입력 커패시터 및 최소한 하나의 피이드백 커패시터를 포함한다. 전력 소비 및 칩 점유 영역은 커패시터 및 미분 증폭기(OP 앰프)와 제1적분기 스테이지 크기를 작게하여 최소화된다. 제1적분기 스테이지의 고이득은 후속 적분기 스테이지의 고 잡음이 허용하도록 후속 적분기 스테이지의 잡음을 무시한다.

Description

최소의 전력 소비 및 칩 영영을 가진 오버샘플된 고차수 시그마 델타 아날로그-디지털 변환기 네트워크
제1도는 종래의 시그마-델타 아날로그-디지털 변환기를 나타내는 회로 블록도.
제2a, 제2b, 제2d도 및 제2e도는 제1도의 아날로그-디지털 변환기의 동작과 관련된 대표적인 전력 스펙트럼을 나타내고, 제2c는 제1도의 데시메이션 필터의 대표적인 필터 특성을 나타내는 도면.
제3도는 본 발명에 따른 3차 시그마-델타 아날로그-디지털 변환기 네트워크를 나타내는 블록도.
제4도는 본 발명을 실시하는 3차 시그마-델타 아날로그-디지털 변환기 네트워크에 대한 제3도 형태의 한가지 변형 예를 나타내는 기능 블록도.
제5도는 본 발명의 3차 시그마-델타 아날로그-디지털 변환기 네트워크의 특정 실시예를 나타내는 기능 블록도.
제6도는 제5도의 3차 시그마-델타 아날로그-디지털 변환기 네트워크의 샘플링된 데이터 단일 단부 스위치 커패시터 설비의 회로 블록도.
제7도는 제5도의 3차 시그마-델타 아날로그-디지털 변환기 네트워크의 샘플링된 데이터 미분 스위치 커패시터 설비의 회로 블록도.
제8도는 제7도의 회로에 사용되는 클록 신호의 파형도.
제9도는 네트워크 적분기 스테이지의 상대 크기를 나타낸 것으로서, 제7도의 3차 시그마-델타 아날로그-디지털 변환기 네트워크가 형성된 집적 회로 칩의 평면도.
제10도는 제6도 및 제7도의 아날로그-디지털 변환기 네트워크의 적분기에 이용되는 OP 앰프 및 관련 커패시터의 상태를 나타낸 것으로서, 제7도에 나타낸 칩의 변조기 부분의 평면도.
* 도면의 주요부분에 대한 부호의 설명
20 : 2차 변조기 30 : 1차 변조기
22, 24, 26: 적분기 23 : 증폭기
26, 28 : A/D 변환기 28, 40 : D/A 변환기
46 : 디지털 이중 미분기 60, 80 : 지연 레지스터
74 : 승산기 78 : 미분기
84, 86, 88, 90 : 증폭기
본 발명은 고차수 시그마-델타 아날로그-디지털 변환기에 관한 것으로 보다 구체적으로는 전력 소비와 칩 면적 면에서 경제적인 오버샘플된 (oversampled) 고차수 시그마-델타 아날로그-디지털 변환기 집접회로 네트워크에 관한 것이다.
오버샘플된 보간(또는 시그마 델타) 변조와 디지털 로패스 필터링 및 데시메이션(decimation)을 이용하면, 고분해능의 아날로그-디지털(A/D) 신호 변환이 저분해능 부품에 의해 달성될 수 있다. 오버샘플링이란 신호 나이퀴스트 속도의 수배에 해당하는 속도로 동작하는 변조기의 동작을 말하며, 데시메이션이란 클록 속도를 나이퀴스트 속도로 줄이는 것을 말한다.
이러한 형태의 아날로그-디지털 변환기에서, 분해능은 2개의 요인 즉, 1) 나이퀴스트 속도에 대한 변조기 클록의 비율('오버샘플링 비율'이라고도 함)과, 2) 변조기의 "차수(order)"에 의해 주로 제어된다. 본 명세서에서 "차수"은 주파수 선택 필터의 차수와 유사하며 변조기에 의해 제공되는 스펙트럼 형상의 상대적인 정도를 나타낸다. 본 명세서에 사용된 "고차수" 아날로그-디지털 변환기 네트워크는 3차수 또는 고차수 네트워크를 나타낸다.
필터에서, 차수가 높을수록 선택성도 높아지지만, 하드웨어가 더 복잡해진다. 최근에 구현된 고분해능의 오버샘플된 아날로그-디지털 변환기는 상기 2개의 요인을 고려하여 큰 오버샘플링 비율과 높은 변조기 차수를 모두 사용하였다. 그러나, 실제 적용상의 문제 때문에 오버샘플링 속도와 변조기 차수가 취할 수 있는 정도는 제한을 받는다. 예를 들어서, 주어진 변조기 클록 속도에 대하여, 오버샘플링 비율은 데시메이션 후의 나이퀴스트 속도에 반비례하기 때문에, 변환 속도를 희생하지 않고서는 오버샘플링 비율을 임의로 높일 수가 없다. 다른 제한 사항은 변조기 차수에 관한 것이다. 하나의 양자화기를 사용하여 차수를 2이상으로 높이게 되면, 일정 조건하에서만 안정성이 보장되기 때문에 실제로 적용하지 못하게 된다.
직렬로 연결된 저차수 변조기를 사용하여 고차수 잡음 형상을 제공하여 안정된 동작을 보장하는 또 다른 방법을 사용할 수 있다. 그러나, 상기 구조에서 변조기의 정합은 매우 중요한 변수로 되어, 변환기의 전체 정확도는 부정합의 수준에 의해 결정된다. 인접 성분 정합 및 높은 연산 증폭기(또는 OP 앰프) 이득이 요구된다는 것은 상기 회로가 낮은 수율로만 제조될 수 있을 뿐이고 트리밍을 필요로 하며, 따라서 생산 비용이 높다는 것을 의미한다.
이 기술분야의 초기 연구는 3또는 그 이상의 차수와 관련된 안정성 문제 때문에, 1차 및 2차 변조기의 구현에 관한 것이었다. T. Hayashi 등의 1986년 2월에 간행된 Proc. IEEE 1986Int. Solid-State Circuits Conf., pp182-183의 "이중 적분기 루프가 없는 복수 스테이지 델타 시그마 변조기"에는 2개의 1차수 스테이지의 직렬 접속을 사용하여 2차수 수행이 얻어지는 방법에 대하여 기술되어 있다. 제1스테이지의 양자화 에러는 디지털 미분 후에 제2스테이지의 출력 신호와 주파수 형상의 양자화 잡음의 모사(replica)를 포함하도록 제2스테이지에 공급된다. 마지막으로, 제1스테이지의 출력 신호로부터 제2스테이지의 출력 신호를 빼면 2차수 잡음 형상을 가진 제2스테이지의 양자화 잡음만을 포함하는 신호가 얻어진다. 그러나, 이 방법은 2개의 1차 변조기의 특성과 높은 OP 앰프 이득의 완전한 정합을 요구한다.
1차 변조기의 3중 직렬 접속을 사용하는 3차 아날로그-디지털 변환기 네트워크에 대한 상기 Hayashi가 제안한 방법의 적용에 대해서는 Y. Matsuya 등의 1987년 12월에 간행된 IEEE J. Solid-State Circuits, 제SC-22권, 제6호, 921-929 페이지의 "3중 적분 노이즈 형상을 사용한 16비트 오버샘플링 A/D 변환 기술"에 설명되어 있다. 그러나, 이 방법은 보다 더 완전한 성분 정합을 요구하며, 또한 이론상으로 얻을 수 있는 분해능을 달성하기 위하여 높은 OP 앰프 이득을 요구한다.
약간 다른 방법으로는 L. Longo 와 M. A. Copeland 의 1988년 6월에 간행된 Proc. 1988 Custom Integrated Circuit Conf., 21.2.3∼4의 "2스테이지 3차 잡음 형상을 사용한 13비트 ISDN-B and ADC"에 설명된 것이 있으며, 여기에서는 2차 변조기가 1차 변조기와 직렬 접속되어 3차 잡음 형상을 실현한다. 이 방법은 다른 설비로부터의 성분 정합 요구를 어느 정도 감소시킨다는 장점을 갖는다.
David B. Ribner의 미국 특허 출원(발명의 명칭 : 성분 감도가 낮은 오버샘플된 3차 시그마 델타 아날로그-디지털 변환기 네트워크)에는 성분 부정합 및 다른 비이상성에 대해 감도를 감소시킨 3차 잡음 형상을 실현하는 개선된 3차 시그마-델타 아날로그-디지털 변환기 네트워크를 기술하고 있다. 3차 시그마 델타 아날로그-디지털 변환기 네트워크에 대한 개선된 구조는 본 명세서에 기재된 샘플된 델타 스위치 커패시터 회로로서 실행될 수 있다. 정확도 및 경제적인 작동을 향상시키기 위해 내부 잡음을 최소화하고 이런 회로에 대한 전력 요건을 감소시키는 것이 바람직하다.
샘플된 고차 아날로그-디지털 변환기 (또는 ADC)가 12비트 레벨을 초과하는 정확도를 실현하고자 할 경우, 내부 잡음이 충분히 낮게 설계되어야 한다. 이런 설계는 KT/C 잡음 [여기서, K는 회로의 절대 온도(°K), C는 샘플링 커패시턴스(F), T는 볼쯔만 상수이다]을 최소화하기 위해 커패시턴스가 큰 커패시터를 사용해야 하고, 저주파수 OP 앰프 플리커(또는, 1/f) 잡음을 줄이기 위해 초퍼 안정화를 필요로 한다. 1/f 잡음에 대해서는 R. Gregorian의 "신호 처리용 아날로그 MOS 집적회로", Wiley, 뉴욕, 1986, pp 500-504에 기재되어 있다. 이들 기술의 가장 큰 문제점은 대용량의 커패시터로 인해 집적회로(IC) 칩 상의 면적이 증가할 필요성이 있어, 그 커패시터 또는 초퍼 회로를 구동시키기 위해 이에 대응하는 대형 OP 앰프가 필요하게 된다. 또 다른 문제점으로는 대용량 커패시터의 동작에 수반하여 전력 소비가 증가하는 것이다.
이러한 ADC는 고차 변조기의 각 스테이지에서 동일한 회로를 이용하고 고출력 레벨에서 작동하며 IC 칩의 대부분의 면적을 차지한다.
[발명의 요약]
본 발명의 제1목적은 필요한 전력 소비와 오버샘플된 모노리딕 집적회로 고차수 아날로그 변환기 형태의 칩 영역을 감소시키는 것이다.
본 발명의 제2목적은 최소의 출력 레벨로 작동하며 최소의 IC 칩 영역을 점유하는 개선된 고차 시그마 델타 아날로그-디지털 변환기를 제공하는 것이다.
본 발명의 제3목적은 칩의 작은 면적 내의 집적회로 칩 상에 샘플된 데이터 스위치 커패시터 회로로서 설치될 수 있으며 최소의 전력을 소비하는 3차 시그마 델타 아날로그-디지털 변환기에 대한 개선된 아키텍쳐를 제공하는 것이다.
본 발명은 종래에 비해 전력 소비가 적고 집적회로 칩 영역이 작은 오버샘플된 고차 보간(시그마 델타) 아날로그-디지털 변환기 네트워크를 구성한다. 본 발명의 아날로그-디지털 변환기 네트워크는 직렬로 접속되어 하나의 집적회로 칩 상에 형성된 복수의 적분기 스테이지를 포함한다. 일실시예에서, 각 적분기 스테이지는 미분 증폭기, 입력 커패시터 및 피드백 퍼패시터를 포함한다. 개선된 변조기 네트워크의 전력 소비 및 IC 칩 영역은 우선 적분기 스테이지 내의 커패시터의 면적과 미분 증폭기(예컨대, OP 앰프)의 면적을 줄임으로써 감소된다. 아날로그 신호 기반 변조에서는, 제1적분기 스테이션의 고이득은 후속 적분기 스테이션의 잡음 영향을 무시할 수 있을 정도로 만들어서 후속 적분기 스테이션에 더 큰 잡음이 있어도 이것이 허용될 수 있도록 한다.
분석과 시뮬레이션의 결과 1이상의 고차의 오버샘플된 변조기에서, 제1적분기의 잡음은 심하지만 후속 적분기의 잡음은 입력 기준치로 할 때 무시할 수 있을 정도이다. 이것은 신호 대역에서 제1적분기의 이득이 더 높아지면, 후속 적분기에 의한 입력 기준치 잡음의 기여는 줄어든다. 이런 현상을 이용하여, 본 발명은 KT/C 잡음을 감소시키기 위해 대용량의 커패시터를 사용하여 제1적분기의 잡음을 저레벨로 유지시킨다. 따라서, 제1적분기는 대용량 커패시터의 충전 및 방전을 위해 고전력 및 상대적으로 큰 면적의 OP 앰프를 필요로 한다. 후속 적분기에서는 심각한 잡음 문제가 생기지 않기 때문에, 작은 면적과 저전력의 OP 앰프와 함께 소용량의 커패시터를 이용할 수 있게 된다. 한편, 안정화 초퍼가 제1적분기에서 이용되는 반면, 후속 적분기에서는 초퍼 안정화가 불필요하게 된다. 이런 방법은 하나 이상의 스테이지를 이용하는 2차 또는 고차 변조기를 이용하는 아날로그-디지털 변환기에 적용되는데, 이것의 장점은 차가 높아짐에 따라 더 커진다.
[실시예]
이하, 본 발명을 첨부 도면을 참조로 상세하게 설명한다.
제1도는 오버샘플된 보간(시그마 델타) 변조기(10)가 로패스 데시메이션 필터(12)에 연결되고, 상기 필터(12)는 샘플링 속도 콤프레서(14)에 연결된 시그마 델타 아날로그-디지털 변환기의 종래예를 도시한 것이다. 변조기(10)의 역할은 저분해능 아날로그-디지털 변환기의 양자화 잡음을 스펙트럼 형상화하여 양자화 잡음이 고주파에 집중되도록 하는 것이다. 변조기(10)에 대한 입력 신호 x(n)는 주파수가 FS인 사인파이며, 샘플링 속고 FM으로 변조기(10)에 의해 샘플링된다. 그 다음의 로패스 필터링 및 데시메이션은 대부분의 양자화 잡음을 줄이기 위해 사용될 수 있으며, 감소된 변환 속도 FM/N [여기서, N은 오버샘플링 비율, 또는 입력 클록(또는 샘플) 속도(FM)에 대한 출력 클록 속도(F ′)의 비율이다]에서 고분해능의 디지털 출력 신호들을 발생한다.
제1도에서는 다음의 함수, 즉 입력 신호 x(n), 변조기 출력 신호 u(n), 필터 출력 신호 w(n), A/D 변환기 출력 신호 y(n) 및 필터 임펄스 응답 특성 h(n)가 도시되어 있다. 이 신호에 대응되는 주파수 스펙트럼 ｜X(f)｜, ｜U(f)｜, ｜W(f)｜, ｜Y(f)｜와 필터 특성 ｜X(f)｜은 각각 제2a도, 제2b도, 제2d도, 제2e도 및 제2c도에 각각 도시되어 있으며, 이것은 위치 (a), (b), (d), (e) 및 (c)에서 제1도의 회로 상태를 각각 나타낸다. 이들 주파수 스펙트럼은 콤프레서(14)에 의해 수행되는 샘플링 속도 변환 이전에 변조기(10)에 의해 제공되는 잡은 형상 및 로패스 데시메이션 필터(12)에 의해 제공되는 고주파 잡음 거부를 나타낸다.
본 발명의 적용되는 3차 시그마 델타 아날로그-디지털 변환기 네트워크의 간단한 블록도는 제3도에 도시되어 있으며, 1차 변조기(30)에 연결된 2차 변조기(20)를 포함한다. 2차 변조기(20)는 한쌍의 직렬 연결된 적분기(22,24)와, 적분기(24)의 출력에 연결된 아날로그-디지털 변환기(26)와, 감산성 합산 유닛(32)을 통해 아날로그-디지털 변환기(26)의 출력과 적분기(22)의 입력 사이에서 제1피드백 루프에 연결됨과 동시에, 이득 2를 가진 증폭기(23) 및 이것과 직렬 연결된 감산성 합성 유닛(34)을 통해 아날로그-디지털 변화기(26)의 출력과 적분기(24)의 입력 사이에서 제2피드백 루프에 연결된 디지털-아날로그(D/A), 변환기(28)를 포함한다.
2차 변조기(20)는 아날로그 입력 신호 x(t)에 응답하고, 저주파수 ω ≪ π/T (여기서, T는 샘플링 주기이며, T = 1/FM)에서 형상을 이룬 양자화 잡음 신호 d2Q1/dt2를 생성할 뿐만 아니라 이상적인 아날로그 입력 신호의 디지털 표시인 성분 x를 포함한 대략 x + d2Q1/dt2의 디지털 출력 신호를 발생한다. 2차 변조기(20)에서 나온 잡음 성분 Q1은 2개의 적분기 루프에 의해 이중 미분되어 고주파로 된다. 아날로그-디지털 변환기(26)에 인가된 신호는 디지털 출력 신호 x + d2Q1/dt2에서 양자화 잡음 Q1을 뺀 것과 동일한 아날로그 신호 x + d2Q1/dt2-Q1이며, 1차 변조기(30)에 인가된다.
1차 변조기(30)는 아날로그-디지털 변환기(38)에 연결된 단일 적분기(36)를 포함한다. 아날로그-디지털 변환기(40)는 아날로그-디지털 변환기(38)의 출력과 감산성 합산 유닛(42)을 거쳐 적분기(36)의 입력 사이의 피드백 루프에 결합된다. 디지털-아날로그 변환기(40)는 감산성 합산 유닛(42)을 거쳐 아날로그-디지털 변환기(38)의 출력과 적분기(36)의 입력 사이의 피드백 루프에 결합된다. 1차 변조기(30) 내에서 아날로그-디지털 변환기(38)에 의한 아날로그-디지털 변환 중에 발생된 양자화 잡음(Q2)은 단일 적분기 루프에 의해 미분되고 1차 변조기(30)로부터의 출력 신호에서 더 높은 주파수로 상승된다. 1차 변조기(30)는, 저주파수 ω ≪ π/T에서, 미분된 부가 양자화 잡음 신호 dQ2/dt가 더해진 그 입력 신호의 정확한 모사 신호와 동일한 대략 X + d2Q1/dt2- Q1+ dQ2/dt의 디지털 출력 신호를 발생한다.
디지털 감산기(44)는 변조기(20,30)의 디지털 출력 신호들 간의 차이를 결정하기 위해 2차 변조기(20)의 출력과 1차 변조기(30)의 출력에 연결된다. 디지털 이중 미분기(46)는 디지털 감산기(44)에서 나온 디지털 차분 신호를 두 번 미분하기 위하여 디지털 감산기(44)의 출력에 연결된다. 디지털 가산기(48)는 디지털 이중 미분기(46)에 의해 발생된 디지털 출력 신호에 변조기(20)의 디지털 출력 신호를 가산하기 위하여 2차 변조기(20)의 출력과 디지털 이중 미분기(46)의 출력에 연결된다. 감산기(48)에서 발생된 디지털 출력 신호는 디지털 데시메이션 필터(50)에 인가된다.
변조기(30)의 출력 양자화 잡음(dQ2/dt)을 무시하면, 변조기(20, 30)의 두 디지털 출력 신호 사이의 차이는 2차 변조기(20)의 음의 양자화 잡음(-Q1)과 정확히 같다. 디지털 이중 미분기(46)에서 출력된 이중 미분 신호(-d2Q1/dt2)는 디지털 가산기(48)에 의해 2차 변조기(20)의 디지털 출력 신호에 가산되어 2차 변조기(20)의 양자화 잡음을 상쇄시킨다.
이제 앞에서 무시했던 양자화 잡음 신호(dQ2/dt)를 고려하면, 잡음 신호(Q2)는 1차 변조기(30)에 의해 1번 미분되어 신호 dQ2/dt를 발생한다. 이것은 디지털 미분기(46)에 의해 2회 더 미분되어, 가산기(48)의 출력 신호 Y(t)에는 3회 미분된 잡음 신호(d3Q2/dt3)만이 유일한 잡음으로 남게 된다. 이것은 기저대 성분이 크게 줄고 고주파수 전력이 강조된 양자화 잡음의 3차 형상에 해당한다. 3회 미분된 잡음 신호(d3Q2/dt3)는 디지털 데시메이션 필터(50)에 의해 최종 디지털 출력 신호로부터 효율적으로 제거된다.
3차 시그말 델타 아날로그-디지털 변환기 네트워크는 제4도의 이산 시간 영역 함수 블록도에 따라 샘플된 데이터 스위치 커패시터 회로에서 구현된다. 오버샘플된 변조기의 설계 목적은 기준 전압에 맞게 아날로그 신호 레벨을 스케일링하는 것이다. 따라서, 이산 시간 변형은 제4도에 도시되어 있으며 이러한 변형이 본 발명의 새로운 변환기 네트워크에서 가능하다는 것을 나타낸다.
제4도에서, 각각의 적분기(22,24,26)는 가산기(또는 합산) 유닛(62)과 그 뒤에 있는 1사이클 지연 레지스터(60)로서 도시되었다. 디지털 이중 미분기(46)는 한쌍의 직렬 연결된 미분기(78)로서 도시되어 있으며, 각각의 미분기는 지연 레지스터(80)와 그 뒤에 연결되는 디지털 감산기(82)를 포함한다.
이득 계수 k1a를 갖는 증폭기(84)는 2차 변조기(20)에서 적분기(22)의 입력과 합산 유닛(32)의 출력 사이에 위치한다. 이득 계수 k1b를 갖는 증폭기(86)는 적분기(22)의 출력을 합산 유닛(34)을 통하여 적분기(24)의 입력에 연결한다. 이득 계수 2k1ak1b를 갖는 또 하나의 증폭기(88)는 아날로그-디지털 변환기(28)의 출력과 합산 유닛(34)의 부입력 사이에서 2차 변조기(20)의 피드백 루프내에 위치되고 변조기(20)의 제2피드백 루프는 변환기(28)의 출력을 합산 유닛(32)의 부입력에 연결함으로써 형성된다. 이득이 j1인증폭기(92)는 1차 변조기(30) 내에서 적분기(24)의 출력을 감산성 합산 유닛(42)에 결합하고 이득 계수 k2를 갖는 증폭기는 변조기(30) 내에서 합산 유닛(42) 다음의 적분기(36)의 입력에 위치한다.
승산 계수 g1을 갖는 디지털 승산기(74)는 1차 변조기(30)의 아날로그-디지털 변환기(38)의 출력을 디지털 감산기(44)에 연결하고, 디지털-아날로그 변환기(40)는 아날로그-디지털 변환기(38)의 출력을 감산성 합산 유닛(42)에 연결한다. 2차 변조기(20)의 아날로그-디지털 변환기(26)의 출력은 지연 레지스터(76)를 통하여 디지털 감산기(44)의 부입력 및 디지털 가산기(48)에 접속된다. 점선(9)은 디지털 회로(21)와 아날로그 회로(19) 사이의 분리를 나타낸다.
제4도에서, 계수 k1a, k1b, k2및 j1은 아날로그 스케일링 계수이고, g1은 디지털 승산 계수이다. 상기 계수들은 다음 식의 관계를 가져야 한다.
j1g1= 1/(k1ak1b) (1)
상기 관계는 1비트 아날로그-디지털 변환기와 1비트 디지털-아날로그 변환기만 사용되고 있는 경우를 의미한다. 보통, 계수 K는 변조기 내에서 내주 전압의 레벨을 감소시켜 클리핑을 피하도록 1이하로 되게 선택된다. 제4도의 네트워크를 분석한 결과, 이산 신호 영역에서,
v0(n) = vi(n-3) + g1[e2(n) - 3e2(n-1) + 3e2(n-2) - e2(n-3)] (2)
와 이것에 대응하는 주파수 영역에 있는
v0(z) = z-3Vi(z) + g1(1- z-1)3E2(z) (3)
의 입력 신호/출력 신호 관계를 나타내는데, 여기서 n은 이산 시간 순시치 nT(T는 샘플 주기), z는 이산 시간 주파수 변수, E2는 제2스테이지의 양자화 에러를 나타낸다. 전압 레벨과 출력 잡음 강도 사이에는 타협적 관계가 존재하는데, 예컨대 스케일링을 사용하면 조건 k1ak1b<1에의해 g1>1로 되고 출력 에러는 식(2) 및 (3)으로 표시한 바와 같이 비례적으로 증가한다.
제4도의 실시예는 1비트의 A/D 변화기 및 D/A 변환기의 사용을 의미하는데, 다중 비트의 A/D 및 D/A 변환기를 사용하면 성능 향상을 이룰 수 있다. 양자화 레벨 L이 1비트 이상, 즉 L>1인 경우에는 제4도에서 k1a= k1b= k2=1이 되고, j1g1= 1이 된다.
본 발명에 따른 오버샘플된 3차 시그마 델타 A/D 변환기 네트워크의 특정 실시예는 제5도에 도시하였으며, 여기서 L=1, k1a=k1b=k2=1/2, j1=1, g1=4이다. 따라서, 2차 변조기(20)내의 증폭기(84,86) 및 1차 변조기(30) 내의 증폭기(90)는 각각 이득 계수 1/2를 가지며, 디지털 승산기(74)는 승산 계수 4를 갖는다(제4도의 회로에서 사용된, 이득 계수 j1=1을 갖는 증폭기(92)와 이득 계수 2k1ak1b=1/2를 갖는 증폭기(88)는 제5도의 회로에서 도시하지 않았다). 이 실시예는 1비트 A/D 및 D/A 변환기만을 필요로 한다.
제5도의 네트워크의 스위치 커패시터 구현은 제6도에 도시하였으며, 단일 단부 신호 흐름 및 스트레이 없는 적분기를 사용한다. 이러한 적분기는 예를 들면, 앞에서 이미 언급했던 R. Gregorian에 의한 "신호 처리용 아날로그 MOS 집적회로 (1986년 뉴욕 일리)"의 277∼280 페이지에 설명되어 있다. 2차 변조기(20)에서 적분기(22)는 피드백 커패시터(102)와 스위치 입력 커패시터(104)를 구비한 고이득 미분 증폭기(OP 앰프)(100)로서 실시된다. 스위치 S1는 아날로그 입력 신호와 변조기(20)의 피드백 루프 사이에서 커패시터(104)를 스위칭하기 위해 제공된다. 스위치 S2는미분 증폭기(100)의 두 입력 사이에서 커패시터(104)의 출력 전압을 스위칭하기 위해 제공된다. 유사하게, 적분기(24)는 피드백 커패시터(112)와 한쌍의 스위치 입력 커패시터(114,103)를 구비한 고이득 미분 증폭기(OP 앰프)(110)로서 실시된다. 스위치 S3는 미분 증폭기(100)의 아날로그 출력 신호와 접지 사이에서 커패시터(114)를 스위칭하기 위해 제공되고, 스위치 S9는 변조기(20)의 피드백 루프와 접지 사이에서 커패시터(103)를 스위칭하기 위해 제공된다. 스위치 S4는 미분 증폭기(110)의 두 입력 사이에서 커패시터(114,103)의 출력 전압을 스위칭하기 위해 제공된다. 샘플링 속도 Φ1으로 동작하는 비교기(116)는 미분 증폭기(110)의 아날로그 출력 신호를 2진 출력 신호롤 변환한다. 상기 2진 출력 신호는 래치(118)에 의해 기억되고 지연 레지스터(76)를 거쳐 디지털 감산기(44)의 부입력 및 디지털 가산기에 인가된다. 래치(118)의 출력 신호는 또한 비교기(116)의 래치된 출력 신호의 극성이 양극인지 음극인지에 따라 양극 기준 전압(+Vref)과 음극 기준 전압(-Vref) 사이에서 피드백 루프를 스위칭하는 스위치 S5를 제어한다.
1차 변조기(30)에서, 적분기(36)는 비드백 커패시터(122)와 스위치 입력 커패시터(124)를 구비한 고이득 미분 증폭기(OP 앰프)(120)로서 실시된다. 스위치 S6은 미분 증폭기(110)의 아날로그 출력 신호와 변조기(30)의 피드백 루프 사이에서 커패시터를 스위칭하기 위해 제공된다. 스위칭 S7은 미분 증폭기(120)의 두 입력 사이에서 커패시터(124)의 출력 전압을 스위칭하기 위해 제공된다. 샘플링 속도 Φ1로 동작하는 비교기(126)는 미분 증폭기(120)의 아날로그 출력 신호를 2진 출력 신호로 변환한다. 상기 2진 출력 신호는 래치(128)에 의해 기억되고 승산기(74)에 의해 4가 곱해지며 디지털 감산기(44)에 인가된다. 래치(128)의 출력 신호는 또한 비교기(126)로부터의 래치된 출력 신호의 극성이 양극인지 음극인지에 따라 양극 기준 전압(+Vref)과 음극 기준 전압(-Vref) 사이에서 피드백 루프를 스위칭하는 수위치 S8을 제어한다. 디지털 감산기(44)에 의해 발생된 디지털 차분 신호는 디지털 이중 미분기(46)에 의해 2회 미분되고, 이 미분 신호는 디지털 가산기(48)에 인가된다. 이미 공지된 바와 같이 금속 산화물 반도체 스위칭 소자에 의해 실현될 수 있는 스위치들은 모두 공통 위상 Φ1로 도시하였다.
스위치 S1∼S4, S6, S7, S9는 발진기 또는 클록 회로(도시 아니함)에서 발생된 킬록 위상 신호(Φ1, Φ2)에 의해 제어되는 아날로그 스위치이다. 클록 신호는 오버랩되지 않으며 180° 위상차인 신호이다.
스위치 S1∼S4, S6, S7, S9가 제6도에 도시된 위치에 있으면, 커패시터(104)는 아날로그 입력 신호의 진폭으로 충전되는 반면에, 커패시터(114)는 증폭기(100)의 출력 전압으로 충전되며, 커패시터(124)는 증폭기(110)의 출력 전압으로 충전된다. 동시에 커패시터(103)는 완전히 방전된다.
양극 기준 전압에 연결된 스위치 S5, S8은 각각 래치(118,128)의 출력 신호에 의해 각각 제어된다. 따라서, 비교기(116또는 126)의 출력 신호의 래치된 값이 놓으면, 스위치 S5또는 S8은 각각 양극 기준 전압에 연결되고, 비교기(116,126)의 출력 신호의 래치된 값이 낮으면 음극 기준 전압에 연결된다.
위상 Φ2가 발생하면, 스위치 S1∼S4, S6, S7, S9의 위치는 제6도에 도시된 것과 반대로 된다. 따라서, D/A 변환기(28)는 스위치 S5를 통하여 양극으로 표시되어 있는 선택된 기준 전압을 공급하며, 이것은 커패시터(104)의 전압에 가산되고 증폭기(100)의 반전 입력에 공급된다. 상기 입력 신호는 클록 위사 Φ1이 발생할 때까지 커패시터(102)에서 합성된다. 동시에, 증폭기(100)의 과거의(즉, 위상 Φ1의) 출력 전압과 커패시터(114)에 기억된 스위치 S5로부터의 기준 전압의 합이 증폭기(110)의 반전 입력에 공급되고, 커패시터(124)에 기억된 증폭기(110)의 이전(즉, 위상 Φ1) 출력 전압은 증폭기(120)의 반전 입력에 공급된다. 따라서, 증폭기(100,110,120) 각각은 위상 Φ1이 다시 발생할 때까지 그 각각의 반전 입력 단자에 공급된 입력 전압의 적분을 수행한다.
비교기(116)의 입력 신호가 양극이면 스위치 S5는 양극 기준 전압(+Vref)에 연결되고, 입력 신호가 음극이면 스위치 S5는 음극 기준 전압(-Vref)에 연결된다. 비교기의 입력 신호는 커패시터(103,104)에서 발생된 전압의 차이를 적분함으로써 결정된다. 적분기(22)의 출력 전압은 스위치 S5의 위치에 따라 양극 또는 음극 기준 전압과 입력 신호 사이의 차이를 적분한 값이다. 적분기(22)의 출력 신호는 또한 아날로그 입력 신호와 이 아날로그 입력 신호를 나타내는 디지털 신호 사이의 차이를 적분한 값으로 표시할 수도 있다.
적분기(22)는 아날로그 입력 신호에 대한 비반전 적분기로서, 또한 비교기(116)에 의해 제어되는 1비트 D/A 변환기(28)에 대한 반전적분기로서 동작한다. 적분기(22)의 출력 신호는 매 위상 Φ2마다 (Vin- VD/A1)k1a만큼 변화되는데, 여기에서 VD/A1은 D/A 변환기(28)의 출력 전압을 나타내고, 위상 Φ1중에 적분기(22)의 출력 신호는 이전의 위상 Φ2에서 설정된 값을 유지한다. 적분기(36)는 그 입력 신호가 D/A 변환기(40)의 출력 신호를 뺀 적분기(24)의 출력 신호라는 점을 제외하고는 유사하게 동작한다. 즉, 적분기(36)의 출력 신호는 매 위상 Φ2마다 (V2- VD/A2)k2만큼 변화되며, 여기에서 V2는 적분기(36)의 출력 전압으로 위상 Φ1에서 유지되고 VD/A2는 D/A 변환기(40)의 출력 전압이다.
적분기(24)의 구성은 그 두 개의 입력 신호를 위해 별도의 커패시터(114,103)를 사용한다는 점에서 적분기(22,36)의 구성과 약간 다르다. 이것은 다른 커패시터 비율이 적분기(24)의 두 입력 신호를 위해 요구되기 때문에 필요하다. 특히, 적분기(22)의 출력 신호는 k1b의 비율로서 적분되어야 하고, D/A/ 변환기(28)의 출력 신호는 -2k1ak1b의 비율로서 적분되어야 한다. 따라서 비반전 및 반전 스위치 커패시터 적분기의 조합은 적분기(24)로서 사용된다. 중복 구조를 사용함으로써 복수의 입력 신호들은 증폭기(110)의 합산 접합부에 인접한 스위치 S4에서 공통 접속에 의해 조정된다. 각각의 분리된 입력 커패시터(114,103)가 접지와 증폭기(110)의 음극 입력 사이에서 절환되기 때문에, 스위치 S4는 비록 개개의 스위치 S3, S9가 두 입력 신호의 접속을 위해 필요할지라도 공유될 수 있다. 적분기(24)의 출력 신호는 매 위상Φ2마다 k1bV2-2ksk1bVD/A2만큼 변화되며, 위상Φ1동안 유지된다. k1a= 1/2인 조건에서 두 입력 커패시터(114,103)는 동일한 값을 가지며 적분기(22,36)에서와 마찬가지로 하나의 커패시터만 사용할 수도 있다.
제6도의 회로는 커패시터 부정합 에러를 완전하게 처리할 수 있다. 2개의 스위치 커패시터 적분기(22,36) 각각은 그 두 입력 신호의 차이를 취하기 위하여 하나의 스위치 커패시터(104,124)를 사용한다. 따라서, 감산 연산은 에러로부터 자유롭다. 나머지 스위치 커패시터 적분기(24)는 별도의 스위치 커패시터(114,103)를 사용하여 두 입력 신호 차이를 취하지만, 여기서 정합 에러는 입력을 기준으로 할 때 무시할 수 있다. 다른 나머지의 합산 또는 차분 연산을 디지털 방식으로 실행되며 또한 에러가 없다. 부정합과 관련된 유일한 에러 성분은 1/j1g1의 등 가로부터 곱 k1ak1b의 이탈이다. 이것은 제1스테이지로부터 양자화 잡음에서,
[1- (j1g1/K1aK1b)] (1- z-1)2E1(z) (4)
만큼의 누설 효과를 가지며, 이로써 전체 출력 전압 V0(z)이
V0(z) = z-3Vi(z) + g1(1-z-1)3E2(z) + [1-j1g1/(k1ak1b)](1-z-1)2E1(z) (5)
되게 한다. 여기서, E1은 제1스테이지의 양자화 잡음을 나타낸다. 부정합의 정도, 즉 1- j1g1/(k1ak1b)은 이미 2차 잡음 형상, 즉 (1- z-1)2E1(z)을 갖는 항과 승산되기 때문에, k1a또는 k1b의 비교적 큰 에러는 큰 감퇴없이 허용될 수 있다. 예를 들어서, 곱 k1ak1b에서의 5% 에로는 64:1의 오버샘플링 비율에서 1dB이하 만큼 전체 양자화 잡음을 상승시킨다.
본 발명의 전력 및 면적 감소 기술은 제7도, 제9도 및 제10도에 도시된 오버샘플된 양자형 3차 변조기에 응용된다. 제7도의 3차 변조기에서, 제1적분기(22)는 제1적분기 내의 KT/C 잡음을 최소로 하기 위해 제2및 제3적분기(24,36)에서 사용된 것보다 대행 OP 앰프(222), 대형 피드백 커패시터(223,224), 입력(샘플링) 커패시터(201,202) 및 대형 금속 산화물 반도체(MOS) 스위치 S12, S13, S14및 S15를 사용한다. 제1적분기(22)의 OP 앰프(222)는 커패시터(223,224,201,202)를 보다 빠르게 충전시키고 방전시키기 위한 후속 적분기(24,36)의 OP 앰프(232,242)보다 더 큰 정격 전력을 갖도록 구성된다. 또한, 초퍼(200)는 제1적분기 내의 잡음을 줄이기 위해 제7도에 도시된 바와 같이 제1적분기(22)와 접속하여 사용될 수 있다. 이런 초퍼는 후속 적분기에서는 필요하지 않기 때문에, 후속 적분기에 의한 칩 영역은 더 감수될 수 있다. 각각의 OP 앰프(222,232,242)는 조화 입력 및 조화 출력을 이용한다.
제1적분기(22)의 미분 증폭기(OP 앰프)(22), 커패시터(223,224,201,202) 및 스위치 S12, S13, S14, S15가 차지하는 면적은 이에 대응하는 적분기(24,36)의 OP 앰프, 커패시터 및 스위치가 차지하는 면적보다 8배 크다. 따라서, 제1적분기(22)에서 피드백 커패시터(223, 224)의 커패시턴스는 8 pF이고, 입력 커패시터(201,202)의 커패시턴스는 4pF인 반면에, 제2적분기와 제3의 적분기에서 피드백 커패시터의 커패시턴스는 1pF이고 입력 커패시턴스는 1/2pF이다. 스케일링되지 않는 바이어싱 및 공동 모드 피드백 회로의 오버헤드 때문에 정확한 전력비 8이 얻어지지는 않는다. 대형 OP 앰프(222)는 전력을 18.8 mW 소비하고, 소형 OP 앰프(232,242)는 각각 4.8 mW의 전력을 소비한다. 대형 적분기(22)의 점유 면적은 0.39 mm2이고, 소형 적분기(24,36)의 점유 면적은 각각 0.18 mm2이다. 이 면적 역시 대형 적분기의 레이아웃 피치를 정합하기 위한 필요성 때문에 8로 스케일링되지 않는다.
칩에서 적분기(22,24,36)의 상대적인 크기는 제9도 및 제10도에 상세히 도시된 변조기 부분(300)을 통해 볼 수 있다. 아래의 표는 본 발명의 A/D 변환기 네트워크가 종래 네트워크에 비해 전력과 면적이 얼마나 감소했는지 보여준다.
Figure kpo00002
위 표를 보면, 본 발명의 실시예에서는 전력 소비와 면적면에서 충분한 개선점이 얻어지는 것을 알 수 있다. 고차 변조기를 사용함으로써 보다 다 큰 효과를 얻을 수 있다.
변조기 부품, 즉 적분기, 아날로그-디지털 변환기 및 디지털-아날로그 변환기가 단일 단부 출력을 갖는 것으로 설명하였지만, 본 발명의 3차 시그마 델타 아날로그-디지털 변환기 네트워크는 전력 공급 잡음 제거용 미분 출력을 가진 적분기를 이용하는 미분 신호 경로로 구현될 수 있다. 게다가, 본 발명은 디지털 데시메이션 필터의 사용에 한정되지 않고, 미분 잡음 성분을 제거할 수 있는 어떠한 신호 처리 회로도 사용할 수 있다.
지금까지 본 발명의 특정 실시예에 대하여만 설명하였지만, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 본 명세서에 기재된 바에 따라 여러 가지로 수정과 변형을 알수 있다. 따라서, 이하의 특허 청구 범위는 본 발명의 진정한 취지에 포함되는 모든 수정 및 변형을 포함하는 것으로 해석하여야 한다.

Claims (12)

  1. 집적회로 칩 상에 형성된 시그마 델타 아날로그-디지털 변환기 네트워크에 있어서, 미분 증폭기, 해당 입력 커패시터 및 해당 피드백 커패시터를 가진 제1적분기와, 미분 증폭기, 해당 입력 커패시터 및 해당 피드백 커패시터를 각각 구비하고, 상기 제1적분기의 출력 전압에 응답하는 하나 이상의 후속 적분기를 구비하며, 상기 후속 적분기 각각의 미분 증폭기 및 이 증폭기에 결합된 입력 커패시터와 피드백 커패시터는 상기 제1적분기의 미분 증폭기와 이 증폭기에 결합된 제1적분기의 입력 커패시터와 피드백 커패시터보다 면적이 더 작아서 상기 후속 적분기의 전력 소모가 최소로 되는 것을 특징으로 하는 아날로그-디지털 변환기 네트워크.
  2. 제1항에 있어서, 상기 제1적분기에 결합된 상기 커패시터는 상기 후속 적분기의 해당 커패시터보다 커패시턴스가 더 커서, 상기 제1적분기 내의 KT/C 잡음 [여기서, K는 볼쯔만 상수, T는 상기 제1적분기의 절대 온도(°K), C는 제1적분기에 결합된 입력 커패시터의 커패시턴스(F)]를 최소로 하는 것을 특징으로 하는 아날로그-디지털 변환기 네트워크.
  3. 제2항에 있어서, 상기 제1적분기의 상기 미분 증폭기는 상기 후속 적분기의 미분 증폭기보다 더 큰 정격 전력을 가져서, 상기 제1적분기와 결합된 상기 대형 커패시터는 상기 후속 적분기와 결합된 커패시터와 동일한 속도로 충전되고 방전되는 것을 특징으로 하는 아날로그-디지털 변환기 네트워크.
  4. 집적회로 칩에 형성된 3차 시그마 델타 아날로그-디지털 변환기 네트워크에 있어서, 직렬로 접속된 제1적분기와 제2적분기를 구비하고, 상기 제1적분기의 출력이 상기 제2적분기의 입력에 접속된 2차 변조기와 입력이 상기 제2적분기의 출격과 연결되며, 아날로그 입력 신호와 2차 미분 양자화 잡음 성분이 더해진 제1디지털 입력 신호로 상기 아날로그 입력 신호를 변환하는 아날로그-디지털 변환기와, 상기 아날로그-디지털 변환기의 출력 신호에 응답하며 상기 2차 변조기의 양자화 잡음만큼 감소된 상기 제1디지털 출력 신호에 대응하는 아날로그 출력 신호를 발생하는 아날로그 출력 신호 발생 수단과, 상기 제2적분기의 출력에 결합된 제3적분기와, 상기 제3적분기의 출력에 결합되어 상기 제2적분기의 아날로그 출력 신호를 1차 미분 양자화 잡음 성분과 상기 아날로그 출력 신호가 더해진 제2디지털 출력 신호로 변환하는 아날로그-디지털 변환기를 포함하는 1차 변조기와, 상기 2차 변조기와 1차 변조기의 제1디지털 출력 신호와 제2디지털 출력 신호에 응답하며, 1차 미분 양자화 잡음과 2차 미분 양자화 잡음 성분을 제거함과 동시에 상기 아날로그 입력 신호에 대응하는 디지털 출력 신호를 발생하는 디지털 출력 신호 발생 수단을 구비하며, 상기 제2적분기와 제3적분기는 제1적분기보다 더 작은 칩 면적을 차지하는 것을 특징으로 하는 3차 시그마 델타 아날로그-디지털 변환기 네트워크.
  5. 제4항에 있어서, 상기 적분기 각각은 미분 증폭기, 최소한 하나의 입력 커패시터 및 최소한 하나의 피드백 커패시터를 구비하고, 상기 제2적분기와 제3적분기 각각의 미분 증폭기와 상기 제2적분기와 제3적분기 각각에 연결된 입력 커패시터 및 피드백 커패시터는 상기 제1적분기의 미분 증폭기 및 이에 결합된 입력 커패시터 및 피드백 커패시터에 비해 더 작은 칩 면적을 차지하여, 상기 제2적분기와 제3적분기 각각의 전력소비는 상기 제1적분기의 전력 소비보다 더 낮게 유지되는 것을 특징으로 하는 3차 시그마 델타 아날로그-디지털 변환기 네트워크.
  6. 제5항에 있어서, 상기 제1적분기에 결합된 상기 커패시터는 상기 제2적분기와 제3적분기에 결합된 대응 커패시터보다 더 큰 커패시턴스로 구성되어, 상기 적분기내의 KT/C 잡음 [여기서, K는 볼쯔만 상수, T는 상기 제1적분기의 절대 온도(°K), C는 제1적분기에 결합된 입력 커패시터의 커패시턴스(F)]이 최소로 되는 것을 특징으로 아날로그-디지털 변환기 네트워크.
  7. 제6항에 있어서, 상기 제1적분기의 미분 증폭기는 상기 후속 적분기의 미분 증폭기보다 더 큰 정격 전력을 가지도록 구성되어, 제1적분기에 결합된 상기 커패시터는 상기 제2적분기와 제3적분기에 결합된 커패시터와 동일한 속도로 충전되고 방전되는 것을 특징으로 하는 3차 시그마 델타 아날로그-디지털 변환기 네트워크.
  8. 집적회로 칩에 형성된 3차 시그마 델타 아날로그-디지털 변환기 네트워크에 있어서, 제1적분기의 출력이 제2적분기의 입력에 연결된 직렬 연결된 상기 제1적분기와 제2적분기, 상기 제2적분기의 출력에 결합되어 제1디지털 출력 신호를 제공하는 제1비교기, 이 비교기에 응답하는 제1스위치 기준 전압원을 포합하는 2차 변조기와, 상기 제2적분기의 출력에 결합된 제3적분기, 상기 제3적분기의 출력에 연결되며 제2디지털 출력 신호를 제공하는 제2비교기 및 상기 제2비교기에 응답하는 제2스위치 기준 전압원을 포함하는 1차 변조기와, 상기 1차 변조기의 상기 제2디지털 출력 신호를 승산하는 디지털 승산기와, 2차 변조기의 디지털 출력 신호와 상기 1차 변조기의 승산된 디지털 출력 신호 간의 디지털 차분 신호를 제공하는 디지털 감산기와, 상기 디지털 감산기의 출력에 연결되며 상기 디지털 차분 신호를 2회 미분하여, 상기 2차 변조기에서 나온 2차 미분 잡음 성분과 상기 1차 변조기로부터 나온 3차 미분 잡음 성분을 포함하는 합성 디지털 신호를 발생하는 디지털 이중 미분기와, 상기 디지털 출력 신호와 상기 합성 디지털 신호를 가산하여 제3디지털 출력 신호를 발생하는 가산기와, 상기 제3디지털 출력 신호에 응답하는 디지털 데시메이션 필터를 구비하며, 상기 제3적분기는 상기 제2스위치 기준 전압원에 응답하며 상기 제2적분기의 출력 신호와 아날로그 출력 신호를 상기 제2비교기에 제공하며, 상기 적분기 각각은 미분 증폭기, 최소한 하나의 입력 커패시터 및 최소한 하나의 피드백 커패시터를 포함하고, 상기 제2적분기와 제3적분기의 미분 증폭기 각각과 여기에 각각 연결된 커패시터는 상기 제1적분기의 미분 증폭기와 이 증폭기에 연결된 커패시터보다 더 작은 칩 면적을 차지함으로써, 상기 제2적분기와 제3적분기 내의 전력 소비를 상기 제1적분기의 전력 소비보다 더 낮게 유지하는 것을 특징으로 하는 3차 아날로그-디지털 변환기 네트워크.
  9. 제8항에 있어서, 상기 제1적분기에 연결된 커패시터는 상기 제2적분기와 제3적분기에 연결된 대응 커패시터보다 더 큰 커패시턴스로 구성되어, 상기 제1적분기 내의 KT/C 잡음 [여기서, K는 볼쯔만 상수, T는 상기 제1적분기의 절대 온도(° K), C는 제1적분기에 결합된 입력 커패시터의 커패시턴스(F)]를 최소로 하는 것을 특징으로 하는 3차 아날로그-디지털 변환기 네트워크.
  10. 제9항에 있어서, 상기 제1적분기의 미분 증폭기는 상기 제2적분기와 제3적분기의 미분 증폭기보다 더 큰 정격 전력을 가지도록 구성되어, 상기 제2적분기와 제3적분기에 연결된 커패시터와 동일한 속도로 상기 제1적분기에 연결된 상기 커패시터를 충전하고 방전하는 것을 특징으로 하는 3차 아날로그-디지털 변환기 네트워크.
  11. 제8항에 있어서, 상기 제1비교기의 출력에 결합되고 상기 제1스위치 기준 전압원에 그 출력이 연결된 제1래치와, 상기 제2비교기의 출력에 연결되고 상기 제2스위치 기준 전압원에 그 출력이 연결된 제2래치를 포함하는 것을 특징으로 하는 3차 아날로그 디지털 변환기 네트워크.
  12. 제8항에 있어서, 상기 미분 증폭기는 조화 입력과 조화 출력을 포함하는 것을 특징으로 하는 3차 아날로그-디지털 변환기 네트워크.
KR1019910005340A 1990-04-06 1991-04-03 최소의 전력소비 및 칩영역을 가진 오버샘플된 고차원 시그마 델타아날로그-디지털 변환기 네트워크 KR100221914B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US07/505,382 US5065157A (en) 1990-04-06 1990-04-06 High order sigma delta oversampled analog-to-digital converter integrated circuit network with minimal power dissipation and chip area requirements
US505,382 1990-04-06

Publications (2)

Publication Number Publication Date
KR910019348A KR910019348A (ko) 1991-11-30
KR100221914B1 true KR100221914B1 (ko) 1999-09-15

Family

ID=24010094

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019910005340A KR100221914B1 (ko) 1990-04-06 1991-04-03 최소의 전력소비 및 칩영역을 가진 오버샘플된 고차원 시그마 델타아날로그-디지털 변환기 네트워크

Country Status (6)

Country Link
US (1) US5065157A (ko)
EP (1) EP0450947A3 (ko)
JP (1) JPH04225624A (ko)
KR (1) KR100221914B1 (ko)
CN (1) CN1030026C (ko)
IL (1) IL95256A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120069936A (ko) * 2010-12-21 2012-06-29 엘지이노텍 주식회사 노이즈 저감 아날로그 디지털 컨버터

Families Citing this family (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100219021B1 (ko) * 1990-04-06 1999-09-01 제이 엘. 차스킨, 버나드 스나이더, 아더엠. 킹 성분 감도가 낮은 오버샘플된 3차 시그마 델타 아날로그-디지탈 변환기 네트워크
US5187482A (en) * 1992-03-02 1993-02-16 General Electric Company Delta sigma analog-to-digital converter with increased dynamic range
US5181033A (en) * 1992-03-02 1993-01-19 General Electric Company Digital filter for filtering and decimating delta sigma modulator output signals
US5241310A (en) * 1992-03-02 1993-08-31 General Electric Company Wide dynamic range delta sigma analog-to-digital converter with precise gain tracking
US5203335A (en) * 1992-03-02 1993-04-20 General Electric Company Phased array ultrasonic beam forming using oversampled A/D converters
EP0559944B1 (de) * 1992-03-12 1996-02-28 Siemens Aktiengesellschaft Sigma-Delta-Modulator
US5283578A (en) * 1992-11-16 1994-02-01 General Electric Company Multistage bandpass Δ Σ modulators and analog-to-digital converters
US5442354A (en) * 1993-08-26 1995-08-15 Advanced Micro Devices, Inc. Fourth-order cascaded sigma-delta modulator
US5446460A (en) 1993-11-03 1995-08-29 Advanced Micro Devices, Inc. Fourth-order cascaded sigma-delta modulator
US5646621A (en) * 1994-11-02 1997-07-08 Advanced Micro Devices, Inc. Delta-sigma ADC with multi-stage decimation filter and gain compensation filter
US5621675A (en) * 1994-11-02 1997-04-15 Advanced Micro Devices, Inc. Digital decimation and compensation filter system
US5648779A (en) * 1994-12-09 1997-07-15 Advanced Micro Devices, Inc. Sigma-delta modulator having reduced delay from input to output
US5732002A (en) * 1995-05-23 1998-03-24 Analog Devices, Inc. Multi-rate IIR decimation and interpolation filters
US5654711A (en) * 1995-06-07 1997-08-05 Asahi Kasei Microsystems Ltd. Analog-to-digital converter with local feedback
US5565867A (en) * 1995-08-23 1996-10-15 General Electric Company Distributed analog to digital converter with optical links
US5751615A (en) * 1995-11-14 1998-05-12 Advanced Micro Devices, Inc. Implementation of a digital decimation filter and method
US5732004A (en) * 1995-11-14 1998-03-24 Advanced Micro Devices, Inc. DSP architecture for a FIR-type filter and method
US5818374A (en) * 1996-05-08 1998-10-06 Telefonaktiebolaget Lm Ericsson Switched current delta-sigma modulator
US5682160A (en) * 1996-05-20 1997-10-28 Ribner; David Byrd High-order delta sigma analog-to-digital converter with unit-delay integrators
US5682161A (en) * 1996-05-20 1997-10-28 General Electric Company High-order delta sigma modulator
US5760723A (en) * 1996-06-10 1998-06-02 General Electric Company Delta-sigma analog-to-digital converter including charge coupled devices
US5754131A (en) * 1996-07-01 1998-05-19 General Electric Company Low power delta sigma converter
US5757300A (en) * 1996-10-22 1998-05-26 General Electric Company Feed-forward bandpass delta-sigma converter with tunable center frequency
US5790063A (en) * 1996-12-16 1998-08-04 Motorola, Inc. Analog-to-digital converter on CMOS with MOS capacitor
US6147551A (en) * 1998-01-05 2000-11-14 Motorola, Inc. Switched capacitor circuit and method for reducing sampling noise
US6963626B1 (en) 1998-10-02 2005-11-08 The Board Of Trustees Of The Leland Stanford Junior University Noise-reducing arrangement and method for signal processing
US6255974B1 (en) * 1999-01-08 2001-07-03 Mitsubishi Electric And Electronics Usa, Inc Programmable dynamic range sigma delta A/D converter
US6201835B1 (en) 1999-03-05 2001-03-13 Burr-Brown Corporation Frequency-shaped pseudo-random chopper stabilization circuit and method for delta-sigma modulator
US6359576B1 (en) * 1999-10-01 2002-03-19 Linear Technology Corporation Apparatus and methods for performing RMS-to-DC conversion with bipolar input signal range
US20050227941A1 (en) * 2001-12-17 2005-10-13 Karen Duff Sequestration of ass in the periphery in the absence of immunomodulating agent as a therapeutic approach for the treatment or prevention of beta-amyloid related diseases
JP3785361B2 (ja) * 2001-12-25 2006-06-14 株式会社ルネサステクノロジ Δςモジュレータ、ａ／ｄコンバータおよびｄ／ａコンバータ
JP3904111B2 (ja) * 2002-06-04 2007-04-11 ソニー株式会社 固体撮像装置及びその信号処理方法
CN1305127C (zh) * 2003-09-12 2007-03-14 清华大学 用去耦合电容实现集成电路供电网络噪声优化的快速方法
JP2005117618A (ja) * 2003-09-19 2005-04-28 Sharp Corp 集積回路及び光ピックアップ装置
US6940436B2 (en) * 2003-10-31 2005-09-06 Texas Instruments Incorporated Analog-to-digital conversion system with second order noise shaping and a single amplifier
US6864818B1 (en) 2003-12-09 2005-03-08 Texas Instruments Incorporated Programmable bandpass analog to digital converter based on error feedback architecture
US7199743B2 (en) * 2004-12-29 2007-04-03 Intel Corporation Cyclic digital to analog converter
JP4589275B2 (ja) * 2006-07-27 2010-12-01 パナソニック株式会社 デルタシグマ変調型ｄａ変換装置
US9135962B2 (en) 2007-06-15 2015-09-15 Micron Technology, Inc. Comparators for delta-sigma modulators
US7817073B2 (en) * 2007-06-15 2010-10-19 Micron Technology, Inc. Integrators for delta-sigma modulators
US7782237B2 (en) * 2008-06-13 2010-08-24 The Board Of Trustees Of The Leland Stanford Junior University Semiconductor sensor circuit arrangement
CN101350623B (zh) * 2008-09-16 2011-08-10 华为技术有限公司 一种调制器电路及实现方法
CN103329442B (zh) * 2011-01-21 2016-10-26 联发科技（新加坡）私人有限公司 连续时间积分三角模数转换器
CN102082553B (zh) * 2011-02-28 2014-04-09 中国科学院等离子体物理研究所 差分输入的积分器
CN106130556B (zh) * 2016-07-12 2019-10-01 昆明物理研究所 一种两步式增量模拟-数字转换器及两步式转换方法
JP7139588B2 (ja) * 2017-09-22 2022-09-21 カシオ計算機株式会社 変換装置、電子楽器、情報処理装置、変換方法及びプログラム
CN113312585B (zh) * 2021-05-26 2022-06-10 广东电网有限责任公司 高阶控制策略参数调节的高频噪声功率增益在线跟踪方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA1144653A (en) * 1980-08-27 1983-04-12 Adrian Worsman Codec
US4704600A (en) * 1985-02-04 1987-11-03 Nippon Telegraph And Telephone Corporation Oversampling converter
US4876542A (en) * 1988-01-25 1989-10-24 Motorola, Inc. Multiple output oversampling A/D converter with each output containing data and noise
JPH01204528A (ja) * 1988-02-10 1989-08-17 Fujitsu Ltd Ａ／ｄ変換器
US4896156A (en) * 1988-10-03 1990-01-23 General Electric Company Switched-capacitance coupling networks for differential-input amplifiers, not requiring balanced input signals

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120069936A (ko) * 2010-12-21 2012-06-29 엘지이노텍 주식회사 노이즈 저감 아날로그 디지털 컨버터
KR101703358B1 (ko) 2010-12-21 2017-02-06 엘지이노텍 주식회사 노이즈 저감 아날로그 디지털 컨버터

Also Published As

Publication number Publication date
EP0450947A3 (en) 1992-03-04
EP0450947A2 (en) 1991-10-09
KR910019348A (ko) 1991-11-30
US5065157A (en) 1991-11-12
JPH04225624A (ja) 1992-08-14
IL95256A (en) 1993-06-10
CN1030026C (zh) 1995-10-11
IL95256A0 (en) 1991-06-30
CN1055454A (zh) 1991-10-16

Similar Documents

Publication Publication Date Title
KR100221914B1 (ko) 최소의 전력소비 및 칩영역을 가진 오버샘플된 고차원 시그마 델타아날로그-디지털 변환기 네트워크
US5148166A (en) Third order sigma delta oversampled analog-to-digital converter network with low component sensitivity
US5148167A (en) Sigma-delta oversampled analog-to-digital converter network with chopper stabilization
US5682161A (en) High-order delta sigma modulator
Del Signore et al. A monolithic 2-b delta-sigma A/D converter
US5087914A (en) DC calibration system for a digital-to-analog converter
US5030954A (en) Double rate oversampled interpolative modulators for analog-to-digital conversion
EP0586021B1 (en) Digital noise shaper circuit
US5949361A (en) Multi-stage delta sigma modulator with one or more high order sections
US7446686B2 (en) Incremental delta-sigma data converters with improved stability over wide input voltage ranges
US7049990B2 (en) Single loop feed-forward modulator with summing flash quantizer and multi-bit feedback
US7084797B2 (en) Delta sigma modulating apparatus
US6570519B1 (en) Switched-capacitor summer circuits and methods and systems using the same
US20080062026A1 (en) Analog-to-digital converter (adc) having a reduced number of quantizer output levels
EP0457429A2 (en) Analog-to-digital converters
EP0484114A2 (en) Plural-order sigma-delta analog-to-digital converters using both single-bit and multiple-bit quantizers
WO2002065644A2 (en) Hybrid multi-stage circuit utilizing different types of sampling circuit
US4999625A (en) Generation of a digital correction signal to compensate for gain mismatches in a sigma delta modulator
Nys et al. On configurable oversampled A/D converters
Huang et al. A Multistep Multistage Fifth-Order Incremental Delta Sigma Analog-to-Digital Converter for Sensor Interfaces
Jiang et al. A 1.8 V 14 b/spl Delta//spl Sigma/A/D converter with 4MSamples/s conversion
Christopher et al. A 1-1 MASH using two Noise-Shaping Switched-Capacitor Dual-Slope converters
KR950002297B1 (ko) 시그마-델타 아날로그/디지탈 변환기
Matsuya et al. Digital correction technique for multi-stage noise-shaping with an RC-analog integrator
Pelgrom Time-Discrete Σ Δ Modulation

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100618

Year of fee payment: 12

EXPY Expiration of term