CN101350623B - 一种调制器电路及实现方法 - Google Patents

Abstract

本发明实施例公开了一种调制器电路及实现方法，所述调制器电路具体包括多级调制器，所述多级调制器中的第一级调制器电路，使用连续时间结构；所述多级调制器中的后级调制器电路，使用开关电容结构。本发明的实施例中，采用部分CT环路滤波器的调制技术，将其应用于SC环路滤波器，在规避到CT滤波器的一些缺点同时，降低SC滤波器的功耗，提高SC滤波器的应用频率范围。

Description

一种调制器电路及实现方法

技术领域

本发明涉及通信技术领域，尤其涉及一种调制器电路及实现方法。

背景技术

目前AD(Analog to Digital，模数转换)器、DA(Digital to Analog，数模转换)器的发展方向为高精度和高线性度。如果精度为N(N>16)，奈奎斯特ADC(Analog to Digital Convertor，模数转换器)一般只有逐次逼近结构可以达到，但至少需要2N(N为bit数)个周期才能完成转换。由于过采样技术ADC的转换速度无此限制，且对电路线性度的要求低于奈奎斯特ADC。因此，过采样技术成为当今高精度ADC、DAC(Digital to Analog Convertor，数模转换器)发展方向的主流。

在现有技术一中，单环SC Sigma delta ADC主要分为CIFB(Cascade ofIntergrators with distributed FeedBack，带反馈结构级联的积分器调制器)、CRFB(Cascade ofResonators with distributed FeedBack，带反馈结构级联共鸣积分器调制器)、CIFF(Cascade of Intergrators with weighted FeedForward，带前馈结构级联的积分器调制器)、CRFF(Cascade ofResonators with weightedFeedforward，带前馈结构级联共鸣积分器调制器)四种主要结构，图1为典型的CIFB结构SC调制器。

其中，SC调制器的第一级积分器的实现电路如图2所示。其中Vrefp、Vrefn为量化器中DA的参考电压，Vin为积分器输入电压，Vout为积分器输出电压，Φ1和Φ2分别为采样阶段和建立阶段时钟，Φ1和Φ2为两个互相不交叠时钟，Cs为积分器的采样电容，Cf为量化器的DA的反馈电容，Cint为积分电容。下面对带宽和SR两个参数进行估算。

1、带宽：积分器的时域电压建立方程为：

$V_{\mathrm{out}}\left(\mathrm{nT}\right)=V_{\mathrm{out}}(\mathrm{nT}-T)+\frac{\mathrm{Cs}+C_f}{C_{\mathrm{int}}}{V}_{\mathrm{in}}(\mathrm{nT}-T)(1-e^{-t/\mathrm{\τ}})$

要求运放线性建立精度高于0.1％，即要求：。一般情况运放带宽取值为时钟工作频率fs的7-9倍。

2、SR运放建立的最大斜率为：

$\frac{d}{\mathrm{dt}}{V}_{\mathrm{out}}\left(\text{t}\right)|_{t=0}=\frac{\mathrm{Cs}+C_f}{C_{\mathrm{int}}}\frac{V_{\mathrm{in}}}{\mathrm{\τ}}$

如果摆率大于该值(电压摆率就是电压摆动的速率，单位为V/S，一般用V/uS轨到轨是指电压可以达到电源电压的附近)，则运放就不受摆率的限制。由于负载电容、采样电容和反馈电容大小对SR都有很大影响，但通常情况下，对于单环单BIT的Sigma delta ADC来说，SR的取值为120-250V/us。

SC结构的Sigma delta ADC，由于运放的带宽取值通常为工作频率的几倍，为在积分器中建立良好的信号，只有加大运放电流才能满足要求。所以当信号输入频率较高时，需要付出的功耗代价几何级增长，这样限制了SC结构在更高速领域的应用。

在现有技术二中，单环CT Sigma delta ADC的结构与单环SC Sigma deltaADC类似，但积分器的实现为连续时间电路，具体结构如图3所示。

第一级积分器的实现电路同样是多种结构，如图4所示。其中，Vin为积分器输入电压，Vout为积分器输出电压，Φ1和Φ2分别为采样阶段和建立阶段时钟，Φ1和Φ2为两个互相不交叠时钟，Cf为积分器的采样电容，DAC为电流反馈。

CT Sigma delta ADC，由于积分器不需要采样建立，因此对时钟的抖动极为敏感；而且量化器的DA的反馈结构对时钟同样非常敏感；一般对于量化器的DA来说，如果本周期的量化器反馈结果为1，那么在下一周期，反馈不同值，比如0，1大小电压的情况下，反馈时间是不同的，而这样微小的差异，对CT Sigma delta ADC来说，可能会产生很大影响。

发明内容

本发明实施例提供了一种调制器电路及实现方法，当输入信号频率较大时，使用CT结构积分器以降低SC结构的Sigma delta ADC的功耗；降低CT结构积分器对时钟的敏感度；降低CT结构积分器对量化器反馈信号反馈时间的敏感度。

本发明实施例提供了一种调制器电路，包括多级调制器，所述多级调制器包括第一级调制器电路和后级调制器电路，其中所述第一级调制器电路中的积分器为连续时间结构，后级调制器电路中的积分器为开关电容结构。

本发明实施例提供了一种调制器电路的实现方法，包括：

多级调制器包括第一级调制器电路和后级调制器电路，所述多级调制器中的第一级调制器电路，使用连续时间结构进行积分；

所述多级调制器中的后级调制器电路，使用开关电容结构进行积分。

本发明的实施例中，采用部分CT环路滤波器的调制技术，将其应用于SC环路滤波器，在规避到CT滤波器的一些缺点同时，降低SC滤波器的功耗，提高SC滤波器的应用频率范围。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1是现有技术中CIFB结构SC调制器结构图；

图2是现有技术中SC第一级积分器的实现电路结构图；

图3是现有技术中CT调制器结构图；

图4是现有技术中CT第一级积分器的实现电路结构图；

图5是本发明实施例中三级调制器实现电路结构图；

图6是本发明实施例中图5中电路第一级结构图；

图7是本发明实施例中CIFF调制器结构图；

图8是本发明实施例中采用其他形式的CT结构图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施方式，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施方式仅仅用以解释本发明，并不用于限定本发明。

Sigma delta ADC(过采样技术ADC)可分为SC(Switched Capacitor，开关电容)和CT(Continuous Time，连续时间)两类滤波器，SC滤波器的时间常数对时钟抖动不敏感，而CT环路滤波器的时间常数经常需要校正，且线性度和精度比SC电路低。但是，CT滤波器的运放带宽主要受限于量化器的转换速度等因素，一般取时钟频率的2倍，而SC的运放带宽受限于运放的建立，一般至少为时钟频率的5倍，因此CT环路滤波器的功耗更低，频率的应用范围更广。

本发明实施例将CT结构和SC结构相结合，产生一种新的调制器结构，该结构可以适当规避常见的CT结构和SC结构的缺点，在兼顾SC调制器对时钟不敏感的优点的同时，该发明在输入级使用CT积分器，大大降低了系统的功耗。

由于SC调制器的主要电流都来自于第一级积分器，其它级积分器不需要过多电流，所以本发明实施例的调制器的第一级采用CT结构，当系统输入信号频率较高的情况下，整个调制器的功耗并没有增加过多。由于CT结构调制器对量化器反馈信号反馈时间的敏感度较高，所以量化器DA的反馈电路仍沿用SC结构完成。

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明实施例中以三级调制器为例，具体如图5所示，整个系统为三级单环调制器，第一级采用CT结构的积分器，后两级采用传统的SC结构的积分器，整个系统首先完成对输入信号的采样和积分，然后把结果输入量化器，

首先，对输入信号进行AD转换，然后对AD转换的输出结果进行DA转换，把输出结果反馈给第一级调制器1，完成一个转换过程。

在如图5所示的系统中，第一级调制器1包括CT结构的第一级积分器11和传统SC结构的第一级量化器12，由于CT结构的第一级积分器11与传统的SC结构的第一级积分器相比，对时钟频率的要求要降低很多，从而使得采用CT结构的第一级积分器11的第一级调制器1的功耗大为降低。

运放的功耗主要取决于带宽和SR两个条件，对于普通的一个运放来说，如果系统工作频率为fs，在本发明实施例中，采用CT结构的第一级积分器11的第一级调制器1的输入级带宽取值为2fs，而如果采用传统的SC结构的第一级积分器，则输入级带宽取值至少为5fs，因此，第一级调制器1通过采用CT结构的第一级积分器11，使输入级带宽取值降低为原来的近1/3，在此情况下即使SR不变，由于第一级调制器1的输入级带宽取值正比于输入端电流，且输入端电流和功耗成正比，所以，运放的功耗也降低为原来的近三分之一。

其中，在第一级调制器1和第二级调制器2之间的电路结构采用SC采样电路。

进一步的，系统其它部分的组成结构如下：

第二级调制器2包括传统的SC结构的第二级积分器21，和第二级量化器22；第三级调制器3包括传统的SC结构的第三级积分器31，和第三级量化器32。

由于上述的第二级积分器21和第三级积分器31都采用了传统的SC结构，从而保持了传统SC结构的高线性度特点。

而在第二级调制器2的第二级量化器22和第三级调制器3的第三级量化器32的电路设计中，AD部分可采用传统比较器或flash结构完成，而DA部分则采用SC结构，这样的结构设计有效规避了由于CT结构对DA反馈延迟时间和时钟Jitter的高度敏感性，具体理由如下：

由于DA的反馈结果只有在时钟采样时对系统有效，因此传统的SC结构对DA的反馈时间要求不高，对不同反馈结果的延迟也不敏感，对时钟jitter的要求也相应降低。

DA可以采用单bit结构或增加DEM算法的多bit结构完成。对于SC结构量化器的DA反馈来说，对带宽和SR均有要求，由于电容大小的不同而不同，如公式(1)所示，其中，Vout表示开关电容电路的输出电压，Vin表示开关电容电路的输入电压，nT表示当前周期，(n-1)T表示当前周期的前一周期，Cf表示反馈电容，Cint表示输入电容，t为时间：

$V_{\mathrm{out}}\left(\mathrm{nT}\right)=V_{\mathrm{out}}(\mathrm{nT}-T)+\frac{C_f}{C_{\mathrm{int}}}{V}_{\mathrm{in}}(\mathrm{nT}-T)(1-e^{-t/\mathrm{\τ}})---\left(1\right)$

相对于原来的SC结构的第一级调制器来说，在传统结构中，输入电容大小为反馈电容和采样电容两部的和，考虑到系统热噪声的影响，一般采样电容远大于反馈电容大小，而在改进中，输入电容大小为反馈电容大小，这样，对于由公式(1)计算出的系统建立时间大大降低，即系统的SR要求也相应降低。又由于第一级调制器1的积分器和量化器DA采样保持电路占整个调制器的功耗50％以上，所以此种结构的应用可以大大降低系统功耗。

为了进一步对上述的技术方案进行说明，本发明实施例选择上述实施例中的第一级调制器1，进行进一步的结构设计说明，具体如下：

第一级调制器1，包含了SC结构的第一级量化器12和CT结构的第一级积分器11，为了能更清楚的说明第一级调制器1和后续的第二级调制器2以及第三级调制器3之间的连接关系，具体结构如图6所示，本发明实施例提出的三级调制器的电路设计中还进一步的包括了第二级采样电路4，具体说明如下：

CT结构的第一级积分器11，其具体的工作流程如下：

第一级CT积分输入信号Vin经CT结构的电阻电容进行积分，在进行此级系数确定的过程中，把CT的s域函数转换成SC的z域函数，具体转换方法与传统SC，CT转换方法相同，转换途径有很多，主要参照信号与系统中对S域和z域的函数相互转换的方法，推荐使用time-invariant transformation算法。转换过程中注意CT积分器和DT的DA转换器的延迟大小，并把该延迟作为一个常量带入到以上算法中进行转化，以确保DT-CT方程转化的准确。

第一级量化器12，其具体的工作流程如下：

在Φ2周期(第二周期)和Φ1周期(第一周期)的不交叠时间内，第一级量化器12中的AD部分对参考电压REFP和PEFN进行判断，并输出比较结果；在Φ1周期，第一级量化器12中AD部分的输出信号通过采样电路采样到电容Cf，以完成第一级量化器12的DA转换过程；在Φ2周期，通过运放2和电容CS，Cint对反馈信号进行积分。

第二级采样电路4，其具体的工作流程如下：

在Φ1周期中，对第一级积分器11的输出结果和第一级量化器12的DA反馈的输出结果进行采样；在Φ2周期，将Φ1周期的采样数据传输给第二级调制器2的第二级积分器21，进行积分。

第三级积分器31和后续电路没有给出原理图，其电路结构和工作原理与传统SC结构的第二级积分器21相同。

本发明具体应用实例一，如果采用其它调制器结构该发明同样适用，具体见图7所示。图7所示为采用CIFF调制器结构，即把CIFF结构中的第一级SC积分器用图6的结构替换即可，其他部分保持不动，CIFF结构可以与第一级SC积分器达到同样的效果，其具体第一级的电路实现与图6完全相同，不再赘述。

本发明具体应用实例二，第一级调制器1中的CT结构的第一级积分器11也可以采用其他形式的CT结构，在此基础上，第一级调制器1的电路可以使用与前述实施例相同的原理构成。具体如图8所示：

其中，第一级调制器1中的第一级积分器11的CT结构采用复数滤波器GmC电路构成，该结构也是由SC反馈结构的DAC，以及CT结构的采样电路构成第一级，其它部分保持不变，与图5相同，相对于图5所示的实施例，本实施例只是输入端的CT结构的第一级积分器的结构有所不同，其中RC部分由复数滤波器GmC替代，基本原理相同，不再赘述。

首先，CT结构调制器的带宽和SR不受建立时间的限制，而通常情况，积分器的带宽取工作频率的2倍，SR基本无限制，因此，CT结构的电路设计基于其功耗更低、频率应用范围更广的特点，在实际电路设计中的应用范围远高于SC Sigma deltaADC结构的电路设计。

目前，在相对高速高精度领域的市场，CT结构的输入级电路设计可以有效的降低带宽取值，从而降低运放功耗

通过以上的实施方式的描述，本领域的技术人员可以清楚地了解到本发明可以通过硬件实现，也可以可借助软件加必要的通用硬件平台的方式来实现基于这样的理解，本发明的技术方案可以以软件产品的形式体现出来，该软件产品可以存储在一个非易失性存储介质(可以是CD-ROM，U盘，移动硬盘等)中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行本发明各个实施例所述的方法。

本领域技术人员可以理解附图只是一个优选实施例的示意图，附图中的模块或流程并不一定是实施本发明所必须的。

以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视本发明的保护范围。

Claims (5)

1.一种调制器电路，包括多级调制器，其特征在于，

所述多级调制器包括第一级调制器电路和后级调制器电路，其中所述第一级调制器电路中的积分器为连续时间结构，后级调制器电路中的积分器为开关电容结构。

2.如权利要求1所述调制器电路，其特征在于，所述第一级调制器电路，包括第一级积分器、量化器：

所述第一级积分器，为连续时间结构，用于将输入信号经连续时间结构进行积分，将积分结果输入量化器；

所述量化器，用于在第二周期和第一周期的不交叠时间，量化器中的模数部分对所述积分结果进行判断，并输出比较结果；在第一周期，量化器模数的输出信号通过采样电路采样到电容，以完成量化器的数模转换过程；在第二周期，对反馈信号进行积分。

3.如权利要求2所述调制器电路，其特征在于，所述第一级调制器电路与第二级调制器电路之间，还包括第二级采样电路，具体为：

所述第二级采样电路，用于在第一周期进行采样，分别采样第一级积分器的输出结果和量化器数模反馈的输出结果；

所述第二级采样电路，还用于在第二周期，由第二级调制器电路的积分器进行积分。

4.一种调制器电路的实现方法，其特征在于，包括：

多级调制器包括第一级调制器电路和后级调制器电路，所述多级调制器中的第一级调制器电路，使用连续时间结构进行积分；

所述多级调制器中的后级调制器电路，使用开关电容结构进行积分。

5.如权利要求4所述调制器电路的实现方法，其特征在于，所述多级调制器中的第一级调制器电路，使用连续时间结构进行积分，具体包括：

通过第一级积分器将输入信号经连续时间结构进行积分；

量化器中的模数部分对所述积分的结果进行判断，并输出比较结果；在 第一周期，量化器模数的输出信号通过采样电路采样到电容，以完成量化器的数模转换过程；在第二周期，对反馈信号进行积分；

第二级采样电路在第一周期进行采样，分别采样第一级积分器的输出结果和量化器数模反馈的输出结果；在第二周期，由第二级调制器电路的积分器进行积分。

Images