JPH04225624A - シグマデルタアナログ−デジタル変換器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は高次のシグマデルタアナ
ログ−デジタル変換器に関するものであり、更に詳しく
いえば、電力消費量が少なく、占有面積が小さい、高次
のシグマデルタ過剰サンプルされるアナログ−デジタル
変換器集積回路網に関するものである。

【０００２】

【従来の技術】高分解能、アナログ−デジタル（Ａ／Ｄ
）信号変換は、高次の過サンプルされる補間（またはシ
グマデルタ）変調と、この変調に続くデジタル低域ろ波
およびデシメーションとを用いることにより、より低い
分解能の部品で行うことができる。過サンプリングとい
うのは信号ナイキストレートより何倍も高いレートにお
ける変調器の動作を指し、デシメーションはクロックレ
ートをナイキストレートより低くすることを指す。

【０００３】上記のような種類のアナログ−デジタル変
換器においては、分解能は、（１）変調器のクロックレ
ートとナイキストレートの比（以下、過サンプリング比
と呼ぶ）と、（２）変調器の「次」との２つの要因によ
って主として支配される。この場合における次というの
は周波数選択フィルタの次に類似し、変調器により行わ
れるスペークトル整形の相対的な度合いを示すものであ
る。この明細書で用いる「高次」のアナログ−デジタル
変換器回路網は、第３次またはそれより高い次数の回路
網を指すものである。

【０００４】フィルタと同様に、ハードウェアを複雑か
つ高度にすることによって、高次のＡ／Ｄ変換器で高い
選択度を得ることができる。高分解能の過サンプルされ
るＡ／Ｄ変換器の分解能を支配する上記２つの要因の認
識において、そのようなＡ／Ｄ変換器の最近の実現は高
い過サンプリング比と高次の変調器を採用している。し
かし、実際的な考察は、過サンプリング比および高次変
調器をとることができる範囲を制限できる。たとえば、
与えられた変調器クロックレートに対して、過サンプリ
ング比はデシメーションの後のナイキストレートに逆比
例し、したがって変換速度をぎせいにすることなしに任
意に高くすることはできない。種々の考察が変調器の順
序に境界を設定する。１つの量子化器を用いて２より高
次の実現を条件付きでのみ安定で、したがって実行可能
でないことを示すことができる。

【０００５】安定動作を確実に行わせるために、縦続接
続された低次の変調器で高次のノイズ整形を実行的に行
うために別の手法を使用できる。不幸なことに、そのよ
うな構造における変調器の整合が重要であり、不整合度
が変換器全体の確度を支配する。部品を良く整合させる
こと、および演算増幅器の利得を高くすることを要求す
ることは、そのような回路の製造歩留まりが低く、おそ
らく調整を必要とするから製造コストが高くなる。

【０００６】この分野における初期の研究は、第３次ま
たはそれより高い次数の変調器に関連して安定度に関心
があるために、第１次および第２次の変調器の実現に向
けられていた。Ｐｒｏｃ．ＩＥＥＥ　　１９８６年国際
固体回路会議１９８６年２月発刊のＴ．ハヤシ他による
「二重積分器ループのない多段デルタ−シグマ変調器」
と題する論文（１８２〜１８３ページ所載）には、２つ
の第１次段の縦続接続を用いて第２次の性能を得る技術
が述べられている。第１段の量子化誤差が第２段へ供給
されて、第２段の出力信号が、デジタル微分を受けた後
で、周波数整形された量子化ノイズを含むようにされる
。最後に、第１段の出力信号から第２段の出力信号を差
し引くことにより、第２次のノイズ整形によって第２段
の量子化ノイズだけを含む信号を生ずる。しかし、この
方法は２つの第１次変調器の特性が非常に良く一致する
こと、および演算増幅器の利得が高いことを必要とする
。

【０００７】３つの第１次変調器を縦続接続して用い、
上記の方法を第３次アナログ−デジタル変換器回路網へ
拡張することが、ＩＥＥＥ　　Ｊ．固体回路Ｖｏｌ．Ｓ
Ｃ−２２、Ｎｏ．６、９２１〜９２９ページ、１９８７
年１２月、所載の、Ｙ．マツヤ他による「三重積分ノイ
ズ整形を用いる１６ビット過サンプリングＡ−Ｄ変換技
術」に記載されている。しかし、この技術は部品の特性
を一層良くそろえること、および演算増幅器の利得を非
常に高くすることが、理論的に達成できる分解能を得る
ために必要である。

【０００８】Ｐｒｏｃ．１９８８年カスタム集積回路会
議、１９８８年６月、発刊のエル・ロンゴおよびエム・
エー・コープランドによる「２段第３次ノイズ整形を用
いる１３ビットＩＳＤＮバンドアナログ−デジタル変換
器」と題する論文には、僅かに異なる技術が記載されて
いる。この技術では、第３次ノイズ整形を行うために、
第２次変調器が第１次変調器へ縦続接続される。この技
術は、部品の特性の一致に対する要求が、他の技術のそ
れより多少ゆるやかであることが利点である。未決の米
国特許出願「部品の感度が低い第３次シグマデルタ過サ
ンプルされたアナログ−デジタル変換器回路網」には、
部品の特性の不一致とその他の非理想的なことに対する
感度が低く、第３次ノイズ整形を行う、改良した第３次
シグマデルタアナログ−デジタル変換器回路網が記載さ
れている。サンプルされたデータを切り換えるコンデン
サ回路として実現できる、第３次シグマデルタアナログ
−デジタル変換器回路網の改良したアーキテクチャがそ
の米国特許出願明細書に記載されている。確度を高くし
、動作を経済的にするためには、その回路の内部ノイズ
を減少し、電力消費量を減少することが望ましい。

【０００９】高次の過サンプルされるアナログ−デジタ
ル変換器（ＡＤＣ）が１２ビットレベルより高い確度を
達成せねばならないとすると、それの内部ノイズを適当
に低くするように設計せねばならない。その設計は、Ｋ
Ｔ／Ｃノイズ（Ｔは回路の絶対温度（゜Ｋ）　、Ｃはサ
ンプリング容量（ファラド）、Ｋはボルツマンの定数で
ある）を最小にするために大容量コンデンサを使用する
ことを要し、そして低周波演算増幅器のフリッカー（ま
たは１／ｆ）ノイズを減少するためにチョッパ安定化を
しばしば必要とする。１／ｆについては、アール・グレ
ゴリアン著、「信号処理内アナログＭＯＳ集積回路」５
００〜５０４ページ，１９８６年、ニューヨーク、ワイ
リー、に記載されている。それらの技術を用いることの
主な欠点は、大容量コンデンサにより占められる集積回
路（ＩＣ）チップの面積が広いこと、およびそれらの大
容量コンデンサを駆動するために対応して大型の演算増
幅器およびチョッパ回路を必要とすることである。別の
結果プログラムが、容量が大きいために電力消費量が非
常に増大することである。

【００１０】従来のＡＤＣ構成は、高次変調器の各段に
同一の回路を採用し、大きな電力レベルで動作し、ＩＣ
チップ面積の大きな部分を占める。たとえば、エス・ア
ール・ノースワーシイおよびアイ・ジー・ポストによる
、ＩＥＥＥカスタム集積回路会議、１９８８年５月、２
１．３．１〜４ページ所載の［ＩＳＯＮ用の１３ビット
シグマデルタＡ／Ｄ変換器」と題する論文、および前記
ハヤシ他による論文、並びに前記ロンゴによる論文を参
照されたい。

【００１１】

【発明が解決しようとする課題】したがって、本発明の
目的は、任意の種類のモノリシック集積回路高次過サン
プルされるアナログ−デジタル変換器の電力消費量を減
少し、占有チップ面積を小さくすることである。本発明
の別の目的は、最低電力レベルで動作し、ＩＣチップの
占有面積が最小である、改良した高次シグマデルタアナ
ログ−デジタル変換器を得ることである。

【００１２】本発明の更に別の目的は、集積回路チップ
の占有面積が小さく、かつ消費電力が少ないサンプルさ
れるデータコンデンサ切替式回路として実現できる、第
３次シグマデルタアナログ−デジタル変換器の改良した
アーキテクチャを得ることである。

【００１３】

【課題を解決するための手段】本発明は、従来のものよ
り電力消費が少なく、かつ占有集積回路チップ面積が小
さい、高次の過サンプルされる補間（シグマデルタ）ア
ナログ−デジタル変換器回路網を構成するものである。 本発明のアナログ−デジタル変換器回路網は、集積回路
チップ上に形成され、縦続結合された複数の積分器段を
含む。一実施例においては、各積分器段は差動増幅器と
、入力コンデンサと、帰還コンデンサとを含む。改良し
た変調器回路網の電力消費量とＩＣチップ面積は、初段
の積分器段におけるコンデンサの面積と差動増幅器（す
なわち、演算（ＯＰ）増幅器）の面積を小さくすること
により、減少させられる。変調を受けているアナログ信
号においては、後の積分器段のより高いノイズを許容で
きるように、初段の積分器段の高い利得が後の積分器段
のノイズに対する寄与を無視できるようにする。

【００１４】分析とシュミレーションにより、１より高
い次数の過サンプルされた変調器においては、初段の積
分器のノイズが優勢で、以後の積分器のノイズは入力に
対して無視できることが示されている。その理由は、信
号の帯域幅における初段の積分器の利得が比較的高いた
めに、次段以降の積分器における入力を基準とするノイ
ズが減少することである。この現象の研究において、本
発明は大容量コンデンサを用いることにより、初段の積
分器のノイズを低レベルに保ってＫＴ／Ｃノイズを減少
させた。したがって、初段の積分器は、大容量コンデン
サの放電と充電のために、占有チップ面積が比較的広く
、かつ電力消費の大きいＯＰ増幅器を必要とする。次段
以降の積分器においては、厳しいノイズの制約はないか
ら、各積分器はチップ占有面積が小さい小容量コンデン
サと、占有チップ面積と消費電力が小さいＯＰ増幅器と
を採用できる。また、初段の積分器にチョッパ安定化を
採用できるが、以後の積分器においてはチョッピングは
不要である。この技術は、２段以上の段を用いてほぼ任
意の第２次変調器またはそれ以上の高次の変調器を採用
するアナログ−デジタル変換器へ応用でき、それの利点
は次数が高くなるにつれて増大する。

【００１５】

【実施例】図１は従来の公知のシグマデルタアナログ−
デジタル変換器を示す。このシグマデルタアナログ−デ
ジタル変換器においては、過サンプルされる補間（シグ
マデルタ）変調器１０が低域デシメーションフィルタ１
２へ結合され、このフィルタはサンプリングレート圧縮
器１４へ結合される。変調器の役割は、量子化ノイズが
高い周波数に主として集中するように、低分解能アナロ
グ−デジタル変換器の量子化ノイズをスペクトル的に整
形することである。変調器１０への入力信号ｘ（ｎ）　
は周波数がＦＳ　の純粋の正弦波であり、サンプリング
レート　ＦＭ　変調器１０によってサンプルされる。多
くの量子化ノイズを除去するために次の低域ろ波および
デシメーションを使用でき、その結果として、低い変換
レートＦＭ／Ｎにおいて高分解能のデジタル出力信号が
得られる。前記Ｎは過サンプリング比、すなわち、出力
クロックレート（Ｆ′）と入力クロック（またはサンプ
ル）レートＦＭ　との比である。

【００１６】図１には入力信号ｘ（ｎ）、変調出力信号
ｕ（ｎ）、フィルタ出力信号ｗ（ｎ）、Ａ／Ｄ変換器出
力信号ｙ（ｎ）、およびフィルタインパルス応答特性ｈ
（ｎ）の関数が示されている。対応する周波数スペクト
ル｜Ｘ（ｆ）｜、｜Ｕ（ｆ）｜、｜Ｗ（ｆ）｜、｜Ｙ（
ｆ）｜およびフィルタ特性｜Ｈ（ｆ）｜が図２、図３、
図５、図６および図４にそれぞれ示されている。それら
は図１の回路場所（ａ）、（ｂ）、（ｄ）、（ｅ）、（
ｃ）における回路の状態を表す。それらの周波数スペク
トルは変調器１０により行われるノイズ整形と、圧縮器
１４により行われるサンプリングレート変換の前に、デ
シメーションフィルタ１２により行われる高周波ノイズ
除去とを示す。

【００１７】本発明を応用できる第３次シグマデルタ変
調器の簡単にしたブロック図が図７に示されており、第
１次変調器３０へ結合される第２次変調器２０を含む。 第２次変調器２０は、一対の縦続結合された積分器２２
、２４と、積分器２４の出力端子へ結合されたアナログ
−デジタル変換器２６と、このアナログ−デジタル変換
器２６の出力端子と積分器２２の入力端子の間の第１の
帰還ループで、加減算器３２を介して結合され、かつア
ナログ−デジタル変換器２６の出力端子と積分器２４の
入力端子の間の第２の帰還ループで、利得が２の増幅器
と加減算器３４の直列回路を介して結合されるデジタル
−アナログ（Ｄ／Ａ）変換器２８とを含む。

【００１８】第２次変換器２０は低い周波数ω《π／Ｔ
のアナログ入力信号ｘ（ｔ）に応答して、ほぼｘ＋ｄ２
Ｑ１／ｄｔ２ のデジタル出力信号を生ずる。ここに、Ｔはサンプリン
グ周期でＴ＝１／ＦＭ　である。また、理想的なアナロ
グ入力信号のデジタル表現、ｄ２Ｑ１／ｄｔ２　は整形
された量子化ノイズ信号である。第２次変調器２０から
のノイズ成分Ｑ１　は２積分器ループによって実行的に
二重微分されて、高い周波数にされる。アナログ−デジ
タル変換器２６へ加えられる信号は、デジタル出力信号
ｘ＋ｄ２Ｑ／ｄｔ２から付加量子化ノイズＱ１を差し引
いたものに等しいアナログ信号 ｘ＋ｄ２Ｑ１／ｄｔ２−Ｑ１ であって、第１次変調器３０へ加えられる。

【００１９】第１次変調器３０は、アナログ−デジタル
変換器３８へ結合される１つの積分器３８を含む。デジ
タル−アナログ変換器４０が、アナログ−デジタル変換
器３８の出力端子と積分器３６の入力端子の間の帰還ル
ープに加減算器４２を介して結合される。第１次変調器
３０が低い周波数ω《π／Ｔのデジタル出力信号ｘ＋ｄ
２Ｑ１／ｄｔ２−Ｑ１＋ｄＱ２／ｄｔを生ずる。この出
力信号は、それの入力信号プラス付加量子化ノイズ信号
ｄＱ２／ｄｔの正確な複製である。

【００２０】変調器２０と３０からのデジタル出力信号
の間の差を決定するために、第２次変調器２０の出力端
子と第１次変調器３０の出力端子へデジタル減算器４４
が結合される。このデジタル減算器４４からのデジタル
差信号を２回微分するために、デジタル減算器４４の出
力端子へデジタル二重微分器４６が結合される。第２次
変調器２０からのデジタル出力信号を、デジタル二重微
分器４６により発生された結果デジタル出力信号に加え
合わせるために、デジタル加算器４８が第２次変調器２
０の出力端子へ結合される。加算器４８により発生され
たデジタル出力信号はデジタルデシメーションフィルタ
５０へ加えられる。

【００２１】次に、先に無視した量子化ノイズ信号ｄＱ
２／ｄｔ　について考える。ノイズ信号Ｑ２　は第１次
変調器３０により１回微分されて信号ｄＱ２／ｄｔ　と
なる。 加算器４８からの出力信号ｙ（ｔ）中においてノイズだ
けが３回微分されたノイズ信号ｄ３Ｑ／ｄｔ３　である
ように、　デジタル微分器４６により更に２回微分され
る。そうすると量子化ノイズが第３次整形され、それの
ベースバンド成分を大幅に減衰し、それの高周波電力を
強める。３回微分されたノイズ信号ｄ３Ｑ２／ｄｔ３　
は、デジタルデシメーションフィルタ５０により、最後
のデジタル出力信号から実効的になくされる。

【００２２】高次シグマデルタアナログ−デジタル変換
器回路網の意図する実現は、図８の離散時間領域機能ブ
ロック図に従って、サンプルされるデータコンデンサ切
り換え第３次回路によっておこなわれる。過サンプルさ
れる変調器による設計目的は、アナログ信号レベルを基
準電圧のオーダーへの換算である。したがって、離散時
間バージョンが、本発明が具体化される変換器回路網に
対して可能であることを示すために、そのような離散時
間バージョンが図８に示されている。

【００２３】図８において、各積分器２２、２４、３６
は１サイクル遅延レジスタ６０として示されている。こ
の遅延レジスタ６０の前段に加算器６２が設けられる。 デジタル二重微分器４６が、一対の縦続結合された微分
器７８として示されている。各微分器は遅延レジスタ８
０と、それの後段のデジタル加減算器８２とを有する。

【００２４】利得がｋ１ａである増幅器８４が第２次変
調器２０内の積分器２２の入力端子に設けられる。この
増幅器８４の入力端子は加減算器３２の出力端子へ結合
される。利得がｋ１ｂの増幅器８６は積分器２２の出力
端子を加減算器３４を介して積分器２４の入力端子へ結
合する。デジタル−アナログ変換器２８の出力端子と加
減算器３４の負入力端子の間で、第２次変調器２０の帰
還ループに利得が２ｋ１ａｋ１ｂの増幅器８８が設けら
れ、デジタル−アナログ変換器２８の出力端子を加減算
器３２の負入力端子へ結合することにより、変調器２０
に第２の帰還ループが設けられる。利得がｊ１　の増幅
器９２が積分器２４の出力端子を第１次変調器３０の加
減算器４２へ結合し、利得がｋ２　である増幅器９０が
加減算器４２の後で積分器３６の入力端子に設けられる
。乗算係数がｇ１　であるデジタル乗算器７４が、第１
次変調器３０のアナログ−デジタル変換器３８の出力端
子をデジタル減算器４４へ結合し、デジタル−アナログ
変換器４０がアナログ−デジタル変換器３８の出力端子
を加減算器４２へ結合する。第２次変調器２０のアナロ
グ−デジタル変換器２６の出力端子が遅延レジスタ７６
を介して、デジタル−アナログ変換器４４の負入力端子
とデジタル−アナログ変換器４８へ結合される。１点鎖
線９がデジタル回路２１とアナログ回路１９の間の分離
を示す。

【００２５】図８において、係数　ｋ１ａ、ｋ１ｂ、ｋ
２、ｊ１　はアナログ換算係数であり、係数ｇ１　はデ
ジタル乗算係数である。それらの係数は 　　　　　　　　ｊ１ｇ１＝１／（ｋ１ａｋ１ｂ）　　
　　　　　　　　　　　　　　・・・・　　（１）に従
って関連づけねばならない。それらの関係は、１ビット
アナログ−デジタル変換器と、１ビットデジタル−アナ
ログ変換器だけが用いられる場合についてのみ意味があ
る。通常は、変調器の内部電圧レベルを低くすることに
よりクリップを避けるように、係数ｋは１より小さくさ
れる。図８の回路網を解析することにより、離散時間領
域内に入力信号／出力信号関係 　　　　ｖ０（ｎ）＝ｖ１（ｎ−３）＋ｇ１［ｅ２（ｎ
）−３ｅ２（ｎ−１）＋　　　　　　　　　　　　　　
　　　　　　３ｅ２（ｎ−２）−ｅ２（ｎ−３）］　　
　　　・・・・　　（２） が生じ、対応する周波数領域において入力信号／出力信
号関係　　　　Ｖ０（ｚ）＝ｚ−３　Ｖ１（ｚ）＋ｇ１
（１−ｚ−１）３　Ｅ２（ｚ）　　・・・（３）が得ら
れる結果となる。ここに、ｎは離散時間の時刻ｎＴ（Ｔ
はサンプル期間）を表し、ｚは離散時間周波数変数、Ｅ
２　は第２段の量子化誤差である。電圧レベルと出力ノ
イズの強さの間にトレードオフが存在し、とくに、換算
が採用されるものとすると、条件　ｋ１ａｋ１ｂ　＜１
が存在するとｇ１　＞１となり、式（２）と（３）によ
り示されるように出力誤差は比例して増大する。

【００２６】図８に示す実現は１ビットＡ／Ｄ変換器と
１ビットＤ／Ａ変換器の使用を意味するが、多ビットＡ
／Ｄ変換器と多ビットＤ／Ａ変換器を用いることによっ
て、性能を向上できることに注目すべきである。量子化
レベルＬが１ビットより高い、すなわち、Ｌ＞１の場合
には、図８においてｋ１ａ　＝ｋ１ｂ　＝ｋ２＝１およ
びｊ１ｇ１＝１である。

【００２７】本発明を採用する第３次シグマデルタ過サ
ンプルＡ／Ｄ変換器回路網の特定の実現が図９に示され
ている。この場合にはＬ＝１、ｋ１ａ　＝ｋ１ｂ　＝ｋ
２　＝１／２、ｊ１　＝１、ｇ１　＝４である。従って
、第２次変調器２０における増幅器８４、８６と、第１
次変調器３０における増幅器９０の利得は１／２であり
、デジタル乗算器の乗算係数は４である。（図８におけ
る、利得がｊ１＝１の増幅器９２と、利得が２ｋ１ａｋ
１ｂ＝１／２である増幅器８８とは図９に示されていな
い。）この実現は１ビットのＡ／Ｄ変換器とＤ／Ａ変換
器だけを必要とする。

【００２８】図９の回路網のコンデンサ切り換え実現が
図１０に示され、シングルエンデッド信号流およびドリ
フトのない積分器が用いられている。そのような積分器
は、たとえば、前記アール・グレゴリアン著「信号処理
用アナログＭＯＳ集積回路」の２７７〜２８０ページに
記載されている。第２次変調器２０においては、積分器
２２は、帰還コンデンサ１０２と切り換えられる入力コ
ンデンサ１０４を設けられた高利得差動増幅器（ＯＰ増
幅器）１００として具体化される。アナログ入力信号と
変調器２０の帰還ループの間でコンデンサ１０４を切り
換えるためにスイッチＳ１　が設けられる。差動増幅器
１００の２つの入力端子の間でコンデンサ１０４の出力
電圧を切り換えるためにスイッチＳ２　が設けられる。 同様に、帰還コンデンサ１１２と一対の切り換えられる
入力コンデンサ１１４、１０３が設けられた高利得差動
増幅器（ＯＰ増幅器）１００として積分器２４は実施さ
れる。差動増幅器１００からのアナログ出力信号とアー
スの間でコンデンサ１１４を切り換えるためにスイッチ
Ｓ３　が設けられ、変調器２０の帰還ループとアースの
間でコンデンサ１０３を切り換えるためにスイッチＳ９
　が設けられる。差動増幅器１１０の２つの入力の間で
コンデンサ１１４と１０３の出力電圧を切り換えるため
にスイッチＳ４　が設けられる。サンプルレートφ１　
で動作させられる比較器１１６が、差動増幅器１１０か
らのアナログ出力信号を２進出力信号へ変換する。この
２進出力信号はラッチ１１８に保持され、遅延レジスタ
７６を介してデジタル加減算器４４の負入力端子とデジ
タル加算器４８へ加えられる。ラッチ１１８の出力信号
は、比較器１１６からの保持されている出力信号が正で
あるか、負であるかに応じて、正基準電圧＋Ｖｒｅｆ　
と負基準電圧−Ｖｒｅｆ　の間で帰還ループを切り換え
るために、スイッチＳ５　も制御する。

【００２９】第１次変調器３０においては、積分器３６
は、帰還コンデンサ１２２と切り換えられる入力コンデ
ンサ１２４が設けられている高利得差動増幅器（ＯＰ増
幅器）１２０として具体化される。差動増幅器１１０か
らのアナログ出力信号と変調器３０の帰還ループの間で
コンデンサ１２４を切り換えるためにスイッチＳ６　が
設けられる。差動増幅器１２０の２つの出力端子の間に
コンデンサ１２４の出力電圧を切り換えるためにスイッ
チＳ７　が設けられる。サンプリングレートφ　１で動
作させられている比較器１２６が、差動増幅器１２０か
らのアナログ出力信号を２進出力信号へ変換する。この
２進出力信号はラッチ１２８により保持され、乗算器７
４によって４を乗ぜられてから、デジタル減算器４４へ
加えられる。ラッチ１２８の出力信号は、比較器１２６
からの保持されている出力信号の極性が正か、負かに応
じて、正の基準電圧＋Ｖｒｅｆ　と負の基準電圧−Ｖｒ
ｅｆ　の間で帰還ループを切り換えるためのスイッチＳ
４　も制御する。 デジタル減算器４４により発生されたデジタル差信号は
、デジタル二重微分器４６により２回微分されて、デジ
タル加減算器４８へ加えられる。この技術において知ら
れているように、金属−酸化物−半導体スイッチング装
置により構成できるスイッチが共通位相　φ１で全て示
されている。

【００３０】スイッチＳ１〜Ｓ４、Ｓ６、Ｓ７、Ｓ９　
は、発振器またはクロック回路（図示せず）により発生
されるクロック位相信号φ１　とφ２　により制御され
る。それらのクロック信号は重なり合わず、かつ位相が
１８０度異なる。

【００３１】スイッチＳ１〜Ｓ４、Ｓ６、Ｓ７、Ｓ９　
が図１０に示す位置にあると、コンデンサ１０４はアナ
ログ入力信号の振幅まで充電され、コンデンサ１１４は
増幅器１００の出力電圧まで充電され、コンデンサ１２
４は増幅器１１０の出力電圧まで充電されると同時に、
コンデンサ１０３が完全放電される。

【００３２】正の基準電圧へ接続されているのが示され
ているスイッチＳ５とＳ８はラッチ１１８と１２８の出
力信号によりそれぞれ制御される。したがって、比較器
１１６または１２６の出力信号の保持されている値が高
いと、スイッチＳ５　またはＳ８　が正基準電圧へ接続
され、比較器１１６または１２６の出力信号の保持され
ている値が低いと、スイッチＳ５　またはＳ８　は負基
準電圧へ接続される。位相φ２　が生ずると、スイッチ
Ｓ１〜Ｓ４、Ｓ６、Ｓ７、Ｓ９　の位置は図１０に示す
ものとは逆にされ、したがってＤ／Ａ変換器２８は、正
極性として示されている選択された基準電圧をスイッチ
Ｓ５　を介して供給する。その基準電圧はコンデンサ１
０４の電圧に加え合わされてから、増幅器１００の反転
入力端子へ加えられる。クロック位相φ１　が再び生ず
るまで、その入力信号はコンデンサ１０２で積分される
。それと同時に、コンデンサ１１４に充電されている増
幅器１００の以前の（すなわち、位相φ１）　の出力電
圧と、コンデンサ１０３に充電されているスイッチＳ５
　からの基準電圧とが加え合わされて増幅器１１０の反
転入力端子へ加えられ、コンデンサ１２４に充電されて
いる増幅器１１０の以前の（すなわち、位相φ１）　の
出力電圧が、増幅器１２０の反転入力端子へ供給される
。したがって、各増幅器１００、１１０、１２０は、位
相φ１　が再び生ずるまで、それぞれの反転入力端子へ
供給される入力電圧の積分を行う。

【００３３】比較器１１６の入力信号が正であると、ス
イッチＳ５　は正基準電圧＋Ｖｒｅｆ　へ接続され、そ
の入力信号が負であれば、スイッチＳ５　は負基準電圧
−Ｖｒｅｆ　へ接続される。コンデンサ１０３と１１４
の端子間電圧の差の積分によって比較器の入力信号は決
定される。積分器２２の出力電圧は入力信号と、正また
は負の基準電圧との差の積分により決定される。この場
合、正と負の基準電圧のいずれをとるかはスイッチＳ５
　の位置で決定される。積分器２２の出力信号はアナロ
グ入力信号と、このアナログ入力信号のデジタル表現と
の差とみることもできる。

【００３４】積分器２２は、アナログ入力信号の非反転
積分器として、および比較器１１６により制御される１
ビットＤ／Ａ変換器のための反転積分器として作用する
。積分器２２の出力信号は位相φ２　ごとに（Ｖｉｎ−
ＶＤ／Ａ１）ｋ１Ｓだけ変化する。ここに、ＶＤ／Ａ１
　はＤ／Ａ変換器２８の出力電圧である。位相φ２の間
は、積分器２２の出力信号は以前の位相φ２　で設定さ
れた値に保たれる。積分器３６は、それの入力信号が積
分器２４の出力信号からＤ／Ａ変換器４０の出力信号を
差し引いたものであることを除き、同様に動作する。す
なわち、積分器３６の出力信号は位相φ２　ごとに（Ｖ
２　−ＶＤ／Ａ２）ｋ２　だけ変化する。ここに、Ｖ２
　は積分器３６の出力電圧であって、位相　φ１　の間
は保持される。ＶＤ／Ａ２はＤ／Ａ変換器４０の出力電
圧である。

【００３５】積分器２４は、それの２つの入力信号のた
めに別々のコンデンサ１１４と１０３を使用する点が、
積分器２２および３６と構成が異なる。このようにする
必要がある理由は、積分器２４への２つの入力信号に対
して異なる容量比を求められるからである。とくに、積
分器２２の出力信号を比ｋ１ｂで積分すべきであり、Ｄ
／Ａ変換器２８の出力信号は比−２ｋ１ａｋ１ｂで積分
する必要があるから、非反転および反転コンデンサ切り
換え積分器の組み合わせが積分器２４として採用される
。重畳を用いることにより、ＯＰ増幅器１１０の加算点
近くのスイッチＳ４　における共通接続部で多数の入力
信号が受けられる。各入力コンデンサ１１４と１０３は
アースとＯＰ増幅器１１０の負入力端子の間で切り換え
られるから、スイッチＳ４　は共用できるが、個々のス
イッチＳ３　とＳ９　は２つの入力信号へ接続する必要
がある。積分器２４の出力信号は位相φ２　ごとに　ｋ
１ｂＶ２　−　２ｋ１ａｋ１ｂｋＤ／Ａ２　だけ変化し
、位相φ１　の間は保持される。ｋ１ａ　＝１／２の時
は２つの入コンデンサ１１４と１０３の値は同じで、積
分器２２と３６におけるように１つのコンデンサを使用
できる。

【００３６】図１０に示す回路はコンデンサの不整合誤
差を全て許容する。コンデンサ切り換え型積分器２２と
３６は、それへの２つの入力信号の差をとるために、切
り換えられる１つのコンデンサ１０４、１２４をそれぞ
れ用いる。したがって、減算は誤差の影響を受けない。 残りのコンデンサ切り換え型積分器２４は、それの２つ
の入力信号の差をとるために切り換えられる別々のコン
デンサ１１４と１０３を用いるが、入力を基準にしたと
きは整合誤差は無視できる。他の残りの加算または減算
はデジタル的に行うことができ、かつこれにも誤差は生
じない。誤差に関係する唯一の部品特性不一致は、積ｋ
１ａｋ１ｂに等しいことから外れることである。このた
めに量子化ノイズが量 　　　　［１−ｊ１ｇ１／（ｋ１ａｋ１ｂ）］（１−ｚ
−１）２Ｅ１（ｚ）　　・・・（４）だけ初段から洩れ
る。全体の出力電圧をＶ０（ｚ）にするために 　　　　Ｖ０（ｚ）＝ｚ−３　（Ｖ１ｚ）＋ｇ１（１−
ｚ−１）３　Ｅ２（ｚ）＋　　　　　　　　　［１−ｊ
１ｇ１／（ｋ１ａｋ１ｂ）］（１−ｚ−１）２Ｅ１（ｚ
）　・・・（５）になる。ここに、Ｅ１は初段の量子化
ノイズを表す。不整合度、すなわち、１−ｊ１ｇ１／（
ｋ１ａｋ１ｂ）が、第２次ノイズ整形、すなわち（１−
ｚ−１）２Ｅ１（ｚ）、に既に乗ぜられているから、ｋ
１ａ　またはｋ１ｂ　中の比較的大きい誤差を不当な性
能低下なしに許容できる。たとえば、積ｋ１ａｋ１ｂに
含まれる５％の誤差が、過サンプリング比６４体１にお
いて全量子化ノイズを１ｄＢ以下だけ増加させることを
示すことができる。

【００３７】本発明の電力および面積を減少する技術を
、図１１、図１３、図１４に示すプロトタイプの第３次
過サンプル変調器に応用した。図１１に示す第３次プロ
トタイプにおいては、第１の積分器におけるｋＴ／Ｃノ
イズを最小にするために、第１の積分器２２は、第２の
積分器２４と第３の積分器３６で用いられるものより大
きなＯＰ増幅器２２２と、大きな帰還コンデンサ２２３
、２２４と、大きな入力（サンプリング）コンデンサ２
０１、２０２とを用いる。第１の積分器２２のＯＰ増幅
器２２２は、コンデンサ２２３、２２４、２０１、２０
２の充放電をより迅速に行わせるために、後段の積分器
２４、３６のそれぞれのＯＰ増幅器の電力定格より大き
い電力定格を有する。また、第１の積分器２２のノイズ
を減少させるために、チョッパ２００を図１１に示すよ
うに接続して第１の積分器２２に用いる。後段の積分器
にはチョッパは不要であるから、それら後段の積分器の
占有チップ面積は更に小さくなる。各ＯＰ増幅器２２２
、２３２、２４２は平衡入力と平衡出力を用いる。

【００３８】第１の積分器２２の差動増幅器２２２と、
コンデンサ２２３、２２４、２０１、２０２と、スイッ
チＳ１２、Ｓ１３、Ｓ１４、Ｓ１５の占有面積は積分器
２４と３６の対応するＯＰ増幅器と、コンデンサと、ス
イッチとの占有面積の８倍であることが予測された。し
たがって、第１の積分器２２においては、帰還コンデン
サ２２３と２２４の容量は８ｐＦ、入力コンデンサ２０
１と２０２の容量は４ｐＦであり、第２と第３の積分器
では帰還コンデンサの容量は１ｐＦ、入力コンデンサの
容量は１／２ｐＦであった。しかし、バイアスのオーバ
ーヘッドと、大きさを比例させなかった同相帰還回路と
のために正確に８の電力比は得られなかった。大きい方
のＯＰ増幅器２２２は１８．８ｍＷの電力を消費し、小
さい方のＯＰ増幅器２３２、２４２は４．８ｍＷの電力
を消費した。大きい方の積分器２２と小さい方の積分器
２４、３６の占有面積はそれぞれ０．３９ｍｍ２、０．
１８ｍｍ２であった。大きい方の積分器の配置ピッチに
整合させるための要求により、それらの面積の比も８で
はなかった。チップにおける積分器２２、２４、３６の
相対的な寸法は図１３に示されている変調器部分３００
でみることができる。その変調器部分は図１４に非常に
詳しく示されている。下の表は本発明のＡ／Ｄ変換器回
路網の電力／面積を減少したものと、従来の同種の回路
網の電力と面積を減少したものとを比較したものである
。 　　　　　　　　　　　　　　　　　　　　従　　来　
　　　　　　　本発明　　　　　　　　％減少　　　　
　　電力消費量　　　　５６ｍＷ　　　　　　　　２８
ｍＷ　　　　　　　　５０％　　　　　　面　　積　　
　　　　　　１．２ｍｍ２　　　　０．７５ｍｍ２　　
　　３７％この表は、この特定の実現で電力消費量と面
積の面で大幅な改善が行われたことを示す。より高次の
変調器を用いることにより一層大きな利益が得られる。 変調器の部品、すなわち、積分器、アナログ−デジタル
変換器、デジタル−アナログ変換器をシングルエンデッ
ド出力で示したが、本発明の第３次シグマデルタアナロ
グ−デジタル変換器回路網を、電源ノイズをより大きく
除去するために完全差出力を有する積分器を用いる差信
号路で実現できる。また、本発明はデジタルデシメーシ
ョンフィルタの使用に限定されるものではなく、差ノイ
ズ成分を除去できる任意の信号処理回路を採用できる。

【図面の簡単な説明】

【図１】従来のシグマデルタアナログ−デジタル変換器
のブロック図。

【図２乃至図６】図１のアナログ−デジタル変換器の動
作に関連する典型的な電力スペクトルを示す図。

【図７】本発明を採用する高次（すなわち第３次）シグ
マデルタアナログ−デジタル変換器回路網のブロック図
。

【図８】本発明を用いる高次（第３次）シグマデルタア
ナログ−デジタル変換器回路網の一例の機能ブロック図
。

【図９】本発明を用いる高次（第３次）シグマデルタア
ナログ−デジタル変換器回路網の特定の実施例の機能ブ
ロック図。

【図１０】図５の第３次シグマデルタアナログ−デジタ
ル変換器回路網のサンプルされたデータコンデンサ切り
換え実現の回路ブロック図。

【図１１】図５の第３次シグマデルタアナログ−デジタ
ル変換器回路網のサンプルされたデータ差動コンデンサ
切り換え実現の回路ブロック図。

【図１２】図１１の回路で用いられるクロック信号の波
形図。

【図１３】図１１に示す第３次シグマデルタアナログ−
デジタル変換器回路網の積分器段の相対的な寸法を示す
、図１１の回路網が形成されている集積回路チップの顕
微鏡拡大写真。

【図１４】図１０と図１１のアナログ−デジタル変換器
回路網の積分器に用いられる演算増幅器と関連するコン
デンサの相対的な寸法を示す、図１１に示す集積回路チ
ップの顕微鏡拡大写真。

【符号の説明】

２０、３０　　変調器 ２２、２４、３６　　積分器 ２６、３８　　Ａ／Ｄ変換器 ２８、４０　　Ｄ／Ａ変換器 ４６　　二重微分器

Claims (3)

【特許請求の範囲】
1. 【請求項１】　　差動増幅器と、関連する入力コンデン
   サと、関連する帰還コンデンサとを備える第１の積分器
   と、差動増幅器と、関連する入力コンデンサと、関連す
   る帰還コンデンサとをおのおの備え、前記第１の積分器
   からの出力電圧に応答する１つまたは複数の以後の積分
   器と、を備え、各前記以後の積分器の差動増幅器と、そ
   れらの積分器に関連する前記入力コンデンサおよび帰還
   コンデンサは、前記以後の積分器における電力消費を最
   少にするように、前記第１の積分器の前記差動増幅器の
   面積およびそれに関連する前記入力コンデンサおよび前
   記帰還コンデンサの面積より面積が狭い、集積回路チッ
   プ上に形成されたシグマデルタアナログ−デジタル変換
   器回路網。
2. 【請求項２】　　第１の積分器の出力端子が第２の積分
   器の入力端子の入力端子へ結合されるように縦続結合さ
   れる第１の積分器と第２の積分器を含む第２次の変調器
   と、アナログ入力信号プラス第２次の差量子化ノイズ成
   分に対応する第１のデジタル出力信号へアナログ入力信
   号を変換するために、前記第２の積分器が入力端子へ結
   合されるアナログ−デジタル変換器と、このアナログ−
   デジタル変換器の出力信号に応答して、前記第１のデジ
   タル出力信号マイナス前記第２次の変調器の任意の量子
   化ノイズに対応するアナログ出力信号を発生する手段と
   、前記第２の積分器の出力端子へ結合される第３の積分
   器と、この第３の積分器の出力端子へ結合されて、前記
   第２の積分器のアナログ出力信号を、このアナログ出力
   信号プラス第１次の差量子化ノイズ成分に対応する第２
   のデジタル出力信号へ変換するアナログ−デジタル変換
   器とを備える第１次の変調器と、前記第２次の変調器の
   前記第１のデジタル出力信号と前記第１次の変調器の前
   記第２のデジタル出力信号に応答して、第１次の差量子
   化ノイズ成分と前記第２次の差量子化ノイズ成分をなく
   し、アナログ入力信号に対応するデジタル出力信号を発
   生する手段と、を備え、前記第２の積分器と前記第３の
   積分器は前記第１の積分器よりも狭いチップ面積を各々
   占める、集積回路チップ上に形成された第３次シグマデ
   ルタアナログ−デジタル変換器回路網。
3. 【請求項３】　　第１の積分器の出力端子が第２の積分
   器の入力端子へ結合されるように縦続結合される第１の
   積分器および第２の積分器と、第１のデジタル出力信号
   を供給するために前記第２の積分器の出力端子へ結合さ
   れる第１の比較器と、前記第１の比較器に応答する第１
   の切り換えられる基準電圧源とを含む第２次の変調器と
   、前記第２の積分器の出力端子へ結合される第３の積分
   器と、第２のデジタル出力信号を供給するために前記第
   ３の積分器へ結合される第２の比較器と、この第２の比
   較器に応答する第２の切り換えられる電圧源とを含む第
   １次の変調器と、前記第１次の変調器からの前記第２の
   デジタル出力信号を乗ずるためのデジタル乗算器と、前
   記第２次の変調器のデジタル出力信号と、前記第１次の
   変調器の乗ぜられたデジタル出力信号との間のデジタル
   差信号を供給するデジタル減算器と、前記デジタル差信
   号を２回微分して、前記第２次の変調器からの第２次の
   差ノイズ成分と、前記第１次の変調器からの第３次の差
   ノイズ成分とを含む結果出力信号を発生するために、前
   記デジタル減算器の出力端子へ結合されるデジタル二重
   微分器と、前記第１のデジタル出力信号と前記結果出力
   信号を加え合わせて第３のデジタル出力信号を発生する
   デジタル加算器と、前記第３のデジタル出力信号に応答
   するデジタルデシメーションフィルタと、を備え、前記
   第３の積分器は前記第２の積分器の出力信号と、前記第
   ２の切り換えられる基準電圧源とに応答して、アナログ
   出力信号を前記第２の比較器へ供給し、前記積分器は差
   動増幅器と、少なくとも１つの入力コンデンサと、少な
   くとも１つの帰還コンデンサとをおのおの備え、前記第
   ２の積分器と前記第３の積分器との各差動増幅器と、そ
   れへそれぞれ結合されるコンデンサとは、前記第２の積
   分器と前記第３の積分器における電力消費量を前記第１
   の積分器における電力消費量より少なく維持するように
   、前記第１の積分器の差動増分器と、それへそれぞれ結
   合されるコンデンサとのチップ占有面積よりも狭いチッ
   プ面積を占める集積回路チップ上の第３次シグマデルタ
   アナログ−デジタル変換器回路網。