JPH06237176A - 三次シグマ−デルタ・アナログ−デジタル変換器回路網 - Google Patents

Abstract

(57)【要約】 【目的】 過サンプルされる補間（シグマ−デルタ）ア
ナログ−デジタル変換器回路網の提供。 【構成】 この回路網は二次変調器（２０）と一次変調
器（３０）から構成され、上記二次変調器（２０）はそ
のデジタル出力信号とアナログ入力信号間の誤差の２次
積分値を形成し、上記一次変調器（３０）はそのデジタ
ル出力信号と該二次変調器からこの一次変調器へ供給さ
れるアナログ信号間の誤差の１次積分値を形成する。こ
れら２つの変調器の出力信号はデジタル誤差取消機能を
有するデジタル微分器（４６）に供給される。この微分
器はデシメーションフィルタ（５０）に供給される信号
内に上記二次変調器内で発生した量子化雑音を抑制す
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は全体として三次シグマ−
デルタ・アナログ−デジタル変換器に関するものであ
り、更に詳しくいえば、部品の特性の不一致による影響
をあまり受けず、増幅器の利得が有限である、三次シグ
マ−デルタ過サンプルされるアナログ−デジタル変換器
回路網に関するものでる。

【０００２】

【従来の技術】高分解能アナログ−デジタル（Ａ／Ｄ）
信号変換は、これに続くデジタル低域ろ波およびデシメ
ーションを用いることにより、過サンプルされる補間
（またはシグマ−デルタ）変調で行うことができる。過
サンプリングというのは信号ナイキストレートより何倍
も高いレートにおける変調器の動作を指し、デシメーシ
ョンというのはクロックレートをナイキストレートまで
低くすることを指す。

【０００３】シグマ−デルタ変調器（デルタ−シグマ変
調器と呼ばれることもある）は以前アナログ−デジタル
変換器において用いられていた。下記の技術文献から詳
しい一般的な情報を得ることができる。

【０００４】１）ＩＥＥＥトランザクションズ・オン・
コミュニケーションズ、１９７４年３月号、Ｖｏｌ．Ｃ
ＯＭ−２２、Ｎｏ．３、２９８〜３０５ページ所載のジ
ェー・シー・キャンディ（J.C.Candy） 他の論文「ア・
ユース・オブ・リミット・サイクル・オッシレータス・
ツー・オブテイン・ローバスト・アナログ・ツー・デジ
タル・コンバータス」。

【０００５】２）ＩＥＥＥトランザクションズ・オン・
コミュニケーションズ、１９７６年１１月号、Ｖｏｌ．
ＣＯＭ−２４、Ｎｏ．１１、１２６８〜１２７５ページ
所載のジェー・シー・キャンディ他の論文「ユージング
・トライアンギュラリイ・ウェイテッド・インターポレ
ーション・ツー・ゲット・１３ビット・ＰＣＭ・フロム
・ア・シグマ−デルタ・モジュレータ」。

【０００６】３）ＩＥＥＥトランザクションズ・オン・
コミュニケーションズ、１９８５年３月号、Ｖｏｌ．Ｃ
ＯＭ−３３、Ｎｏ．３、２４９〜２５８ページ所載のジ
ェー・シー・キャンディの論文「ア・ユース・オブ・ダ
ブルインテグレーション・イン・シグマ・デルタ・モジ
ュレーション」。

【０００７】与えられた過サンプリング比に対してより
高い分解能を得るために、複数次のシグマ−デルタ変調
器を開発するための大きな努力が、過サンプルされるア
ナログ−デジタル変換器設計の分野において払われてき
た。この明細書で用いる「次数」という用語として、シ
グマ−デルタ変調器の次数は、その変調器の出力信号と
入力信号の間の誤差を何回時間積分されるかによって直
接決定され、複数段シグマ−デルタＡ／Ｄ変換器内のシ
グマ−デルタ変換器段の次数は、その段への入力信号
が、その段の出力接続部に達する際に、何回時間積分さ
れるかによって直接決定される。

【０００８】上記のような種類のアナログ−デジタル変
換器においては、分解能は、（１）変調器のクロックと
ナイキストレートの比（以後過サンプリング比と呼ぶ）
と、（２）変調器の「次数」と、の２つの要因により主
として支配される。この意味における「次数」というの
は、周波数選択フィルタの次数に類似し、変調器により
行われるスペクトル整形の相対的な程度を示す。フィル
タと同様に、次数が高いと選択性を高くできるが、ハー
ドウェアが複雑になる。それら２つの要因を認識して、
高分解能過サンプルアナログ−デジタル変換器の最近の
例は、高い過サンプリング比と高い変調器次数を採用し
ている。しかし、実際上の考慮のために、過サンプリン
グレートと変調器の次数をとることができる範囲を制限
できる。たとえば、与えられた変調器のクロックレート
に対しては、過サンプリング比はデシメーション後はナ
イキストレートに逆比例するから、変換速度をぎせいに
することなしに過サンプリング比を任意に高くすること
はできない。種々の考察が変調器の次数に限界を設け
る。１つの量子化器を用いて２より大きい次数を実現す
ることを、条件づきでのみ安定にできるだけであること
を示すことができるから、実行可能である。

【０００９】安定な動作を確実に行わせるために、縦続
結合された低次変調器で高次ノイズ整形を効果的に行う
ために別のやり方を使用できる。不幸なことに、そのよ
うな構造における変調器の整合と不整合度は変換器全体
の確度を支配する。部品の特性を良く一致させ、および
演算増幅器（または「ｏｐアンプ」）の利得を高くする
ことに対する要求により、それらの変調器の製造歩留り
は低く、しかもおそらく調整を必要とするから製造コス
トが高くつく。

【００１０】この分野における初期の研究は、３次また
はそれより高い次数の変調器に関連する安定度について
の関心のために、一次および二次の変調器の実現に向け
られていた。ＩＥＥＥ１９８６年２月に開かれた国際固
体回路会議の議事録１８２〜１８３ページ所載のティー
・ハヤシ（T.Hayashi） 他の論文「ア・マルチステージ
・デルタ−シグマ・モジュレータ・ウイザウト・ダブル
・インテグレータ・ループ」には、２つの一次段の縦続
接続を用いて二次の性能を得る技術が記載されている。
２段目の出力が、デジタル微分後に、周波数整形された
量子化ノイズの複製されたものを含むように、１段目の
量子化誤差が２段目へ供給される。最後に、１段目の出
力信号から２段目の出力信号を差し引くことにより、二
次ノイズ整形された２段目の量子化ノイズだけを含む信
号が発生される。しかし、この方法は２つの１次変調器
の諸特性を良く一致させることと、ｏｐアンプの利得を
高くする必要がある。更に、一次と二次の量子化ノイズ
が、過サンプリングアナログ−デジタル変換器回路網に
より発生されたデジタル出力信号を伴わない三次変調器
を採用したい、という強い希望がある。

【００１１】一次変調器を３個縦続接続したものを用い
て、前記ハヤシ他の技術を三次アナログ−デジタル変換
器回路網へ拡張することが、ＩＥＥＥ Ｊ．ソリッド・
ステーツ・サーキッツ（IEEE J.Solid-States Circuit
s）、１９８７年１２月、Ｖｏｌ．ＳＣ−２２、Ｎｏ．
６、９２１〜９２９ページ所載のＹ．マツヤ（Y.Matsuy
a） 他の「ア・１６ビット・オーバーサンプリング・Ａ
−Ｄ・コンバージョン・テクノロジー・ユージング・ト
リプル・インテグレーション・ノイズ・シェイピング」
に記載されている。しかし、理論的に得ることができる
分解能を得るためには、この技術は部品の特性を一層良
く一致させる必要があり、かつ高いｏｐアンプ利得を必
要とする。

【００１２】１９８８年６月に開かれた１９８８年カス
タム集積回路会議議事録の２１．２．１〜４ページに記
載されているエル・ロンゴ（L.Longo） およびエム・エ
ー・コープランド（M.A.Copeland）の「ア・１３ビット
・ＩＳＤＮ−バンド・ＡＤＣ・ユージング・ツーステー
ジ・サード・オーダー・ノイズ・シェイピング」には、
三次ノイズ整形を行うために、二次変調器を一次変調器
へ縦続接続する、上記技術とは少し異なる技術が記載さ
れている。この技術は、部品の特性の一致に対する要求
が他の技術におけるそれより多少小さいことが利点であ
る。

【００１３】部品の特性の不一致による影響が小さく、
増幅器の利得が有限で、その他の理想的でない回路属性
（ここで「非理想性」と呼ぶ）を有し、三次ノイズ整形
を行う改良した三次シグマ−デルタ・アナログ−デジタ
ル変換器が本願の発明者により求められた。サンプルさ
れるデータコンデンサ切り換え回路として実現できる三
次シグマ−デルタ・アナログ−デジタル変換器のための
改良したアーキテクチャが本発明者により求められた。
本願の発明者は、理論的な限界に近づくアナログ−デジ
タル（Ａ／Ｄ）変換器の分解能を得ることができるよう
に、有限利得の増幅器を採用し、かつ回路の通常の非理
想性に対して比較的感じない、変調器回路網アーキテク
チャを有する三次シグマ−デルタＡ／Ｄ変換器に三次量
子化ノイズ整形を行うことを求めた。

【００１４】従来の三次シグマ−デルタＡ／Ｄ変換器回
路網の分解能を通常制限する実際的な非理想性、すなわ
ち、部品の特性の不一致、増幅器の非直線性、有限利
得、長すぎる安定時間、信号の限られたダイナミックレ
ンジ、に対する非常に低い感度を示す新規な三次シグマ
−デルタ・アナログ−デジタル変換器回路網が、本発明
の発明者により開発された。完全なシミュレーションに
より、非理想を考慮に入れると、過サンプリング比が６
４で動作させられる新規な交換器回路網で、８０kHz の
変換レートにおいて１６ビットの分解能を達成できる。
この性能は部品の特性の不一致が僅かに２％で、ｏｐア
ンプの利得が１０００というように低くとも、達成でき
る。適度に要求された回路仕様だけにもかかわらずそれ
らの性能レベルの実現は、低コストの非常に製造しやす
いＡ／Ｄ変換器を今実施できる。ＭＯＳ、ＣＭＯＳ、Ｇ
ａＡｓまたはバイポーラ集積回路技術をこの新規なＡ／
Ｄ変換器回路網に用いて、減結合コンデンサ以外の外部
部品なしに完全にモノリシックのＡ／Ｄ変換器回路網を
実現できる。この新規なＡ／Ｄ変換器回路網の複雑さが
適度であるために、高分解能の多チャネルアナログイン
ターフェイスを有するデジタル信号処理チップを効率的
に実現できる。

【００１５】ＣＴスキャナはファンビームエネルギー源
を使用する。それらの中心エネルギー束は、走査される
物体の中心近くの空間内の特定の点を中心とする円の軌
跡に沿って歩進させられるにつれて、その特定の点を通
って投射される。その特定の点に関してエネルギー源の
反対側に設けられている検出素子の弧状ストリップが、
その特定の点を中心とするエネルギー源の回転を追跡す
る。走査させられる物体はファンビーム内に常にあり、
ファンビームの相接する各部分内の放射エネルギーの一
部を吸収し、ファンビームの各部分内の残りの放射エネ
ルギーすなわち「エネルギー束の和」が弧状検出器スト
リップ上のそれぞれの検出器により測定される。引き続
く検出中のそれらの検出器の応答はメモリに格納され
る。というのは、それらの応答の処理が実時間で行われ
ず、走査が終わった後で行われるからである。後で行わ
れるこの処理の間に、各検出からの検出器の応答が、慎
重に形成された有限インパルスフィルタ核で予め重みづ
けられ、かつ予めろ波されてから、映像空間へ後方へ投
射されて画像素子すなわち「画素」のグレイスケール値
を生ずる。各検出中に各画素中心を通るエネルギー束和
は重みづけられ、かつ加え合わされて、後方投射による
画素のグレイスケール値を生ずる。すなわち、各エネル
ギー束和は、画素が配置される部分を含めた物体の引き
続く部分を通るファンビームのセグメントを形成するエ
ネルギー束から吸収されたエネルギーの和を表すから、
ファンビームのそのセグメントにより横切られる任意の
１つの画素に起因するエネルギー吸収の大きさを、その
画素を通るエネルギー束に対する全てのエネルギー束和
を含む自動相関手続きを行うことにより確かめることが
できる。この自動相関手続きは、エネルギー束和内の対
象とする画素の前と後の画素により投射された影を抑制
する。これはコンピュータトモグラフィによるトモグラ
ムの発生の核心である。この自動相関手続きの実現に含
まれるエネルギー束和の加算的組み合わせにおいては、
その画素に関連するエネルギー束パケットがその画素を
通る前に、ファンビームの発散を考慮に入れるために各
エネルギー束和を重みづけなければならない。

【００１６】コンピュータ化トモグラフィに対するフー
リェ反転の手法は、逆向き投射再構成よりも速度が本質
的に高いという利点を有するが、ノイズにきわめて弱い
ためにファンビーム走査器に使用するには不適当である
と考えられる。コンボリューションおよび逆向き投射再
構成法はビューパイプライン操作のために適当であり、
処理によって望ましくない影響を比較的受けない映像を
生ずる。雑誌コンピュータ・バイオロジック・メデシ
ン、１９７６年１０月号、Ｖｏｌ．６の２５９〜２７１
ページ所載のジー・ティー・ハーマン（G.T.Herman）、
エー・ブイ・ラクシュミナラヤン（A.V.Lakshminarraya
n） およびエー・ナパルステク（A.Naparstek） による
「コンボリューション・レコンストラクション・テクニ
ックス・フォー・ダイバージェント・ビームス」と題す
る論文は興味深い。また、ＩＥＥＥトランザクションズ
・オン・バイオメディカル・エンジニヤリング１９８１
年２月号、Ｖｏｌ．ＢＭＥ−２８、Ｎｏ．２、９８〜１
１５ページ所載のビー・ケー・ギルバート（B.K.Gilber
t）、エス・ケー・ケニュー（S.K.Kenue）、アール・エ
ー・ロッブ（R.A.Robb）、エー・チュ（A.Chu）、 エー
・エイチ・レント（A.H.Lent）、イー・イー・シュワル
ツランダー・ジュニア（ E.E.Swartzlander Jr.） によ
る「ラピッド・エクゼキューション・オブ・ファン・ビ
ーム・イメージ・レコンストラクション・アルゴリズム
ス・ユージング・エフィシェント・コンピューテショナ
ル・テクニックス・アンド・スペシャル・パーパス・プ
ロセッサース」と題する論文も興味深い。

【００１７】検出器素子のストリップは約数百個のシン
チレータ直線アレイと、このシンチレータの直線アレイ
の背後に並べられた約数百個の光ダイオードの直線アレ
イとを含む。シンチレータはｘ線映像を光映像へ変換
し、光ダイオードはこの光映像の素子内の光子を変換す
る。光ダイオードにはそれぞれの前置増幅器、通常は、
光ダイオードの電流を検出するために低入力インピーダ
ンスを供給し、次段の回路を駆動するための低出力イン
ピーダンスを供給する相互抵抗増幅器、が設けられる。
従来のＣＴ装置においては光ダイオードと前置増幅器の
組み合わせが、その組み合わせの全体のグループのサブ
グループの間に割り当てられる。そのサブグループ中の
前置増幅器からのアナログ出力電圧が時分割多重化され
て、共用されているアナログ−デジタル（Ａ／Ｄ）変換
器の入力ポートへ供給される。

【００１８】後方投射の計算を行うためには変換器の出
力信号中の分解能のビット数を非常に高く（すなわち、
１６〜２０ビット）する必要があるから、種々のサブグ
ループのＡ／Ｄ変換器の変換特性を一致させることは困
難であることが判明している。Ａ／Ｄ変換器の変換特性
の直線性はできる限り良くされるが、光ダイオードと前
置増幅器の組み合わせの各サブグループ中の光ダイオー
ドが検出器素子のストリップ内で互いに隣接するものと
すると、変換特性の違いが最後のトモグラムに「帯状の
障害（banding artefacts ）」を生じさせる。それら
の帯状の障害はかなり低い空間周波数での強さの変化と
して現れるから、最後のトモグラムを見る人が気づくと
不快になる。Ａ／Ｄ変換器の変換特性の違いに起因する
障害がなるべく見えないようにするために、光ダイオー
ドと前置増幅器の組み合わせの各サブグループ内の光検
出器素子のストリップ内の場所を変えることが行われて
きた。そうすると、トログラム中のそれらの障害の低い
空間周波数成分が減少する傾向が低下するが、トモグラ
ム中のそれらの障害のより高い空間周波数成分の傾向が
上昇する。それらの障害のより高い空間周波数成分は、
希望により、トモグラム中のある高い空間周波数の細部
の損失だけに対して、空間的に低域ろ波することもでき
る。時分割多重化されたＡ／Ｄ変換器への光ダイオード
と前置増幅器の組み合わせの接続を変えると、ＣＴ装置
の素子の間の電気的相互接続が望ましくないほど複雑に
なるが、高速デジタルバスを介しての時分割多重化を用
いるデータ転送が複雑になる。

【００１９】時分割多重化されたＡ／Ｄ変換器の光ダイ
オードと前置増幅器の組み合わせへの接続を変えると、
前置増幅器とＡ／Ｄ変換器を光ダイオードへ物理的に可
能な限り接近させて、ノイズとしての外部電気信号を拾
うことを最少にするという希望を妨げる。Ａ／Ｄ変換器
と、それへ時分割多重化されている前置増幅器とはモノ
リシック集積回路（ＩＣ）の態様で通常製造され、光ダ
イオードの接続変更が続く場合には、光ダイオードをそ
のＩＣへ接続するために広範囲な結線を必要とする。光
ダイオードの出力インピーダンスレベルは３０メグオー
ムのオーダーであるから、配線における外部電気信号の
ピックアップは感知できるようになる傾向がある。

【００２０】発明者が指摘する、Ａ／Ｄ変換器の変換特
性の違いによる障害の低い空間周波数成分の傾向を弱め
る別の方法は、光ダイオードと前置増幅器の各組み合わ
せにそれ自身のＡ／Ｄ変換器を設けることである。実際
に、この方法は、帯状の発生の基礎となるＡ／Ｄ変換器
の変換特性の自己相関を更になくす。この方法はアナロ
グ式における多重化と、そのようなアナログ多重化で起
こるダイナミックレンジの制限とをも避ける。光ダイオ
ードと前置増幅器の各組み合わせに自身のＡ／Ｄ変換器
を設けると、Ａ／Ｄ変換器の変換特性の違いに起因す
る、許容できるほど低い障害を有するトモグラムを供給
するために、十分な直線性と使用可能な分解能のビット
を有するＡ／Ｄ変換器を見つけるというおそるべき問題
が残る。そのようなＡ／Ｄ変換器は多数の人が使用する
ように製造が簡単で、かつ十分安価に製造できるもので
ある。

【００２１】シグマ−デルタＡ／Ｄ変換器が簡単である
ことは、帯状障害の発生を避ける努力で、ＣＴスキャナ
内の光ダイオードと前置増幅器の各組み合わせを順次用
いることを発明者が考えるようになった理由の１つであ
った。シグマ−デルタ変調器の帰還ループ内に１ビット
Ａ／Ｄ変換器を有するシグマ−デルタＡ／Ｄ変換器は、
非常に直線的な変換特性を持つこともできる。発明者
は、画素のグレイスケール値を発生するために検出器の
応答が映像空間へ後方投射される前に、高周波前置増幅
器ノイズを抑制するために必要な、慎重に構成された有
限インパルスろ波を行うことにより、シグマ−デルタＡ
／Ｄ変換器のデシメーションフィルタが二重の機能を行
うことができる可能性も認めた。過サンプリングレート
でクロックされるタップ付きデジタル遅延線を用いるサ
ンプルされたデータＦＩＲフィルタ、または機能的に同
等な構造が、種々の過サンプリングレートを取り扱うた
めにそれの帯域幅を自動的に調節する。

【００２２】光ダイオードの応答をデジタル化する複数
のシグマ−デルタＡ／Ｄ変換器からのデジタル出力を時
分割多重化したい時に遭遇する問題は、各光ダイオード
がそれの光像部分を検出するために割り当てられた時間
内に、有限インパルス応答（ＦＩＲ）デシメーションフ
ィルタがフィルタの核をスパンするために十分な入力サ
ンプル―すなわち、全てのＦＩＲフィルタタップ重みで
重みづけられる十分な入力サンプル―を有するように、
過サンプリングレートで十分な入力信号サンプルを処理
する必要があることである。シグマ−デルタＡ／Ｄ変換
器のデシメーションフィルタが、検出器の応答の前に高
周波前置増幅器ノイズを抑制するために必要な、慎重に
構成された有限インパルスろ波も行う時には、その問題
は一層困難となる。ＣＴスキャナレート、および商業的
に競合できるようにするために求められる検出器の分解
能のビットにおいて、各Ａ／Ｄ変換器に１つの一次シグ
マ−デルタ変調器を用いようとする時に、過サンプリン
グレートが過大になる傾向があることを発明者は決定し
た。ここで開示する三次シグマ−デルタ過サンプル変換
器は、帯状障害の発生を避けるように、ＣＴスキャナ内
の光ダイオードと前記増幅器の各組み合わせを順次用い
るのに特に良く適する。

【００２３】

【発明の概要】本発明を実施する、過サンプルされる補
間（シグマ−デルタ）アナログ−デジタル変換器回路網
は、変換すべきアナログ信号を入力信号として受ける二
次変調器であって、この二次変調器のデジタル出力信号
の望ましくない量子化ノイズ成分として二重に微分され
た態様で現れる量子化誤差を導入する内部のアナログ−
デジタル変換器から、デジタル出力信号を発生する二次
変調器と、この二次変調器からのデジタル出力信号か
ら、二次変調器内のアナログ−デジタル変換器により導
入された量子化誤差を差し引いたものを受け、内部のア
ナログ−デジタル変換器からのデジタル出力信号を生ず
る一次変調器と、二次変調器のデジタル出力信号と一次
変調器のデジタル出力信号を組み合わせて、二次変調器
により入力信号として受けられるアナログ信号を表し、
かつ二次変調器からの望ましくない量子化ノイズを成分
をほとんど含まないデジタル出力信号を得るデジタル誤
差打ち消し回路とを含む。

【００２４】

【実施例】図１はシグマ−デルタ・アナログ−デジタル
変換器の従来の例を示す。この変換器においては、過サ
ンプル補間（シグマ−デルタ）変調器１０が低域デシメ
ーションフィルタ１２へ結合され、このフィルタはサン
プリングレート圧縮器１４へ結合される。変調器１０の
役割は、低分解能Ａ／Ｄ変換器の量子化ノイズが高い周
波数に主として集中するように、素の量子化ノイズをス
ペクトル的に整形することである。変調器１０への入力
信号ｘ（ｎ）は周波数がＦＳの純粋の正弦波であり、変
調器１０によりサンプリングレートＦＭでサンプルされ
る。量子化ノイズをまとめて除去するために次に低域ろ
波とデシメーションを行うことができ、その結果とし
て、低くされた変換レートＦＭ／Ｎの高分解能デジタル
出力信号となる。ここに、Ｎは過サンプリング比、また
は出力クロックレート（Ｆ′）と入力クロック（または
サンプル）レートＦＭとの比である。

【００２５】図１には入力信号ｘ（ｎ）、 変調器出力
信号ｕ（ｎ）、フィルタ出力信号 ｗ（ｎ）、Ａ／Ｄ変
換器の出力信号ｙ（ｎ）のような関数と、フィルタイン
パルス応答特性ｈ（ｎ）が示してある。これらに対応す
る周波数スペクトラム｜Ｘ（ｆ）｜、｜Ｕ（ｆ）｜、｜
Ｗ（ｆ）｜、｜（Ｙ（ｆ）｜とフィルタ特性｜Ｈ（ｆ）
｜は図２、図３、図５、図６および図４にそれぞれ示さ
れており、これらは図１の回路点（ａ）、（ｂ）、
（ｄ）、（ｅ）および（ｃ）における条件を表す。それ
らの周波数スペクトラムは変調器１０により行われるノ
イズ整形と、圧縮器１４により行われるサンプリングレ
ート変換の前に、低域デシメーションフィルタ１２によ
り行われる高周波ノイズ除去とを示す。

【００２６】本発明を実施した二次シグマ−デルタ・ア
ナログ−デジタル変換器回路網の簡単にしたブロック図
が図７に示されており、この回路網は一次変調器３０へ
結合された二次変調器２０を含む。二次変調器２０は縦
続結合された一対の積分器２２、２４と、積分器２４の
出力端子へ結合されるアナログ−デジタル（Ａ／Ｄ）変
換器２６と、このＡ／Ｄ変換器２６の出力端子と積分器
２２の入力端子の間の減加算器３２を介する第１の帰還
ループ、およびＡ／Ｄ変換器２６の出力端子と積分器２
４の入力端子の間の、利得が２である増幅器２３と減加
算器３４の直列接続を介する第２の帰還ループとに結合
されるデジタル−アナログ（Ｄ／Ａ）変換器２８とを含
む。二次変調器２０は低い周波数ω《π／Ｔのアナログ
入力信号ｘ（ｔ）に応答して、ほぼ ｘ＋ｄ²Ｑ₁／ｄｔ² のデジタル出力信号を発生する。ここに、Ｔはサンプリ
ング期間で、 Ｔ＝ １／Ｆ_M である。この出力信号は、
理想的なアナログ入力信号のデジタル表現である成分ｘ
と、整形された量子化ノイズ信号ｄ²Ｑ₁／ｄｔ² とを
含む。二次変調器２０内のＡ／Ｄ変換器２６によるＡ／
Ｄ変換中に発生された量子化ノイズＱ₁ は２つの積分器
ループにより２回微分され、二次変調器２０からの出力
信号中で十分に高い周波数にされる。Ａ／Ｄ変換器２６
へ加えられる信号はアナログ信号 ｘ＋ｄ²Ｑ₁／ｄｔ² −Ｑ₁ である。これは、デジタル出力信号ｘ＋ｄ²Ｑ₁／ｄｔ²
から加算的量子化ノイズＱ₁ を差し引いたものに等し
く、一次変調器３０へ加えられる。

【００２７】一次変調器３０は、Ａ／Ｄ変換器３８へ結
合される１つの積分器３６を含む。。Ｄ／Ａ変換器４０
は、Ａ／Ｄ変換器３８の出力端子と積分器３６の入力端
子の間の減加算器４２を介する帰還ループ中に結合され
る。一次変調器３０内のＡ／Ｄ変換器３８によるＡ／Ｄ
変換中に発生された量子化ノイズＱ₂ は１つの積分器ル
ープにより微分され、一次変調器３０からの出力信号の
周波数にされる。一次変調器３０は、低い周波数ω《π
／Ｔにおいて、ほぼ ｘ＋ｄ²Ｑ₁／ｄｔ² −Ｑ₁＋ｄＱ₂／ｄｔ のデジタル出力信号を発生する。この出力信号はそれの
入力信号に、微分された加算性量子化ノイズ信号 ｄＱ₂
／ｄｔを加えたものに正確に等しい。

【００２８】変調器２０と３０からの出力信号の差を決
定するために、デジタル減算器４４が二次変調器２０と
一次変調器３０との出力端子へ結合される。デジタル二
重微分器４６がデジタル減算器４４の出力端子へ結合さ
れて、デジタル減算器４４からのデジタル差信号を２回
微分する。二次変調器２０からのデジタル出力信号を、
デジタル微分器４６により発生された結果デジタル出力
信号に加え合わせるために、デジタル加算器４８が二次
変調器２０の出力端子とデジタル二重微分器４６へ結合
される。加算器４８により発生されたデジタル出力信号
はデジタルデシメーションフィルタ５０へ加えられる。

【００２９】今は一次変調器３０の出力量子化ノイズｄ
Ｑ₂／ｄｔ を無視すると、変調器２０と３０からの２つ
のデジタル出力信号は、二次変調器２０の負の量子化ノ
イズ（−Ｑ₁） に正確に等しい。デジタル二重微分器４
６からの二重微分された信号（−ｄ²Ｑ₁／ｄｔ²） は二
次変調器２０のデジタル出力信号へ、デジタル加算器４
８により加え合わされて、二次変調器２０の量子化ノイ
ズを打ち消す。

【００３０】ここで、上において無視した量子化ノイズ
信号 ｄＱ₂／ｄｔ について考える。ノイズ信号Ｑ₂ は
一次変調器３０により１回微分されて信号ｄＱ₂／ｄｔ
になる。この信号はデジタル微分器４６により更に２回
微分されるから、加算器４８からの出力信号ｙ（ｔ）中
のノイズは３回微分されたノイズ信号ｄ³Ｑ₁／ｄｔ³だ
けである。これは量子化ノイズの三次整形となり、その
ノイズはそれのベースバンド成分を大きく減衰し、それ
の高周波電力を強める。３回微分されたノイズ信号ｄ³
Ｑ₁／ｄｔ³ はデジタルデシメーションフィルタ５０に
より最後のデジタル出力信号から効果的になくされる。

【００３１】三次シグマ−デルタＡ／Ｄ変換器回路網の
意図する実現は、図８の離散時間領域機能ブロック図に
従って、サンプルされたデータ・コンデンサ切り換え回
路におけるものである。過サンプルされた変調器の設計
目的は、アナログ信号のレベルを基準電圧のレベル近く
まで変える（スケーリング）することである。したがっ
て、本発明の新規な変換器回路網に対して離散時間の面
が可能であることを示すために、図８にそのような離散
時間の面が示されている。

【００３２】図８においては各積分器２２、２４、３６
は加算器（または減算器）６２が先行する１サイクル遅
延レジスタ６０として示されている。デジタル二重微分
器４６が縦続結合された一対の微分器４６として示され
ている。各微分器４６は遅延レジスタ８０と、この後の
デジタル減算器８２とを有する。

【００３３】二次変調器２０内の積分器２２の入力端子
に利得がｋ_1aの増幅器８４が設けられ、この増幅器の出
力端子に加算器８２が設けられる。利得がｋ_1bである増
幅器８６が積分器２２の出力端子を、加算器３４を介し
て積分器２４の入力端子へ結合する。Ｄ／Ａ変換器２８
の出力端子と加算器３４の負入力端子の間の二次変調器
２０の帰還ループに利得が ２ｋ_1a−ｋ_1b の増幅器８８
が設けられる。二次変調器２０の第２の帰還ループが、
Ｄ／Ａ変換器２８の出力端子を加算器３２の負入力端子
へ結合することにより設けられる。利得がｊ₁の増幅器
９２が積分器２４の出力端子を一次変調器３０内の減加
算器４２へ結合し、利得がｋ₂ の増幅器が一次変調器３
０内の加算器４２の後の積分器３６の入力端子に設けら
れる。

【００３４】乗算係数がｇ₁ であるデジタル乗算器７４
が一次変調器３０のＡ／Ｄ変換器３８の出力端子をデジ
タル減算器４４へ結合し、Ｄ／Ａ変換器４０はＡ／Ｄ変
換器３８の出力端子を減加算器４２へ結合する。二次変
換器２０のＡ／Ｄ変換器２６の出力端子が、遅延レジス
タ７６を介してデジタル減算器４４の負入力端子とデジ
タル加算器４８へ接続される。１点鎖線９はデジタル回
路２１とアナログ回路１９の間の分離を示す。

【００３５】図８において係数ｋ_1a，ｋ_1b，ｋ₂，ｊ₁は
アナログスケーリング係数であり、係数ｇ₁はデジタル
乗算係数である。それらの係数は式 ｊ₁ｇ₁＝１／（ｋ_1aｋ_1b） ・・・・ （１） に従って関係づけねばならない。それらの関係は、１ビ
ットＡ／Ｄ変換器と１ビットＤ／Ａ変換器だけが用いら
れる場合に対してだけ意味を有する。通常は、変調器の
内部電圧レベルを低くして、クリッピングを避けるよう
に、係数ｋは１より小さく選択される。図８に示す回路
網を分析すると、入力信号／出力信号の関係が、離散時
間領域においては、 ｖ₀（ｎ）＝ｖ_i（ｎ−３）＋ｇ₁［ｅ₂（ｎ）−３ｅ₂（ｎ−１） ＋３ｅ₂（ｎ−２）−ｅ₂（ｎ−３）］ ・・・・ （２） および対応する周波数領域においては Ｖ₀（ｚ）＝ｚ^-3Ｖ_i（ｚ）＋ｇ₁（１−ｚ^-1）³Ｅ₂（ｚ） ・・・（３） となる。ここに、ｎは離散時間時刻ｎＴ（Ｔはサンプル
期間）を表し、ｚは離散時間周波数変数、Ｅ₂ は第２段
の量子化誤差である。電圧レベルと出力ノイズの強さと
の間には二律背反性が存在することに注目すべきであ
る。とくに、スケーリングが採用されたとすると、条件
ｋ_1aｋ_1b＜１ であれば ｇ₁＞ であり、 式（２）と
（３）で示されるように出力誤差は比例して大きくな
る。

【００３６】図８に示す実現は１ビットＡ／Ｄ変換器と
１ビットＤ／Ａ変換器を用いることを意味するが、多ビ
ットＡ／Ｄ変換器と多ビットＤ／Ａ変換器を用いること
により性能を向上できる。量子化レベルＬが１ビットよ
り大きくてＬ＞１である場合には、図８においてｋ_1a＝
ｋ_1b＝ｋ₂＝１ および ｊ₁ｇ₁＝１である。

【００３７】新規な三次シグマ−デルタ過サンプルＡ／
Ｄ変換器回路網の特定の実現が図９に示されている。こ
の場合にはＬ＝１、ｋ_1a ＝ｋ_1b ＝ｋ₂ ＝１／２、ｊ₁
＝１、ｇ₁＝４ である。したがって、二次変調器２０内
の増幅器８４と８６および一次変調器３０内の増幅器９
０の利得は１／２であり、デジタル乗算器７４の乗算係
数は４である。（図８の回路に用いられている、利得が
ｊ₁＝１ の増幅器９２と、利得が ２ｋ_1aｋ_1b＝１１２
である増幅器８８は図９の回路には示されていない。）
この実現は１ビットだけのＡ／Ｄ変換器と１ビットだけ
のＤ／Ａ変換器を要する。

【００３８】図９の回路網のコンデンサ切り換え実現が
図１０に示され、シングルエンデッド信号流と漂遊なし
の積分器を用いる。そのような積分器が、たとえば、ニ
ューヨーク所在のワイリー（Wiley） により１９８６年
に出版されたアール・グレゴリアン（R.Gregorian）著
「アナログ・ＭＯＳ・インテグレーテッド・サーキッツ
・フォー・シグナル・プロセッシング」２７７〜２８０
ページに記載されている。二次変調器２０においては、
帰還コンデンサ１０２と切り換えられる入力コンデンサ
１０４が設けられた高利得差動増幅器（ｏｐアンプ）１
００として具体化される。アナログ入力信号と変調器２
０の帰還ループの間でコンデンサ１０４を切り換えるた
めにスイッチＳ₁ が設けられる。差動増幅器１００の２
つの入力端子の間でコンデンサ１０４の出力電圧を切り
換えるためにスイッチＳ₂ が設けられる。差動増幅器１
００からのアナログ出力信号とアースの間でコンデンサ
１１４を切り換えるために第３のスイッチＳ₃ が設けら
れ、変調器２０の帰還ループの間とアースの間でコンデ
ンサ１０３を切り換えるためにスイッチＳ₉ が設けられ
る。差動増幅器１１０の２つの入力端子の間でコンデン
サ１１４と１０３の出力電圧を切り換えるためにスイッ
チＳ₄ が設けられる。サンプリングレートφ₁で動作さ
せられる比較器１１６が、差動増幅器１１０からのアナ
ログ出力信号を２進出力信号へ変換する。この２進出力
信号はラッチ１１８により格納されてから、遅延レジス
タ７６を介してデジタル減算器４４の負入力端子とデジ
タル加算器４８へ結合される。ラッチ１１８からの出力
信号は、比較器１１６からの保持されている出力信号の
極性が正か負かに応じて、正基準電圧＋Ｖ_ref と負基準
電圧−Ｖ_ref の間で帰還ループを切り換えるためのスイ
ッチＳ₅ も制御する。

【００３９】一次変調器３０においては、帰還コンデン
サ１２２と切り換えられる入力コンデンサが設けられた
高利得作動増幅器（ｏｐアンプ）１２０として具体化さ
れる。差動増幅器１１０からのアナログ出力信号と変調
器３０の帰還ループの間でコンデンサ１２４を切り換え
るために、スイッチＳ₆ が設けられる。差動増幅器１２
０の２つの入力端子の間でコンデンサ１２４の出力電圧
を切り換えるためにスイッチＳ₇ が設けられる。サンプ
リングレートφ₁ で動作させられる比較器１２６が、差
動増幅器１２０からのアナログ出力信号を２進出力信号
へ変換する。この２進出力信号はラッチ１２８に格納さ
れ、乗算器７４により４を乗ぜられてからデジタル減算
器４４へ加えられる。ラッチ１２８の出力信号は、比較
器１２６からのラッチされた出力信号が正か負かに応じ
て、正基準電圧＋Ｖ_ref と負基準電圧−Ｖ_ref の間で帰
還ループを切り換えるためのスイッチＳ₈ の制御も行
う。デジタル減算器４４により発生されるデジタル差信
号はデジタル二重微分器４６によって２回微分され、微
分された信号がデジタル加算器４８へ加えられる。金属
−酸化膜−半導体スイッチング装置により実現できるス
イッチが全て共通位相φ₁ で示されている。

【００４０】スイッチＳ₁〜Ｓ₄、Ｓ₆、Ｓ₇、Ｓ₉ は、発
振器またはクロック回路（図示せず）から得られるクロ
ック位相信号φ₁、φ₂により制御されるアナログスイッ
チである。それらのクロック信号は重なり合わず、位相
が１８０度異なる。

【００４１】スイッチＳ₁〜Ｓ₄、Ｓ₆、Ｓ₇、Ｓ₉ が図１
０に示されている位置にあると、コンデンサ１０４はア
ナログ入力信号の振幅まで充電し、コンデンサ１１４は
増幅器１００の出力電圧まで充電し、コンデンサ１２４
はｏｐアンプ１１０の出力電圧まで充電する。同時に、
コンデンサ１０３は完全に放電される。

【００４２】正基準電圧へ接続されているのが示されて
いるスイッチＳ₅とＳ₈は、ラッチ１１８と１２８の出力
信号によりそれぞれ制御される。したがって、比較器１
１６または１２６の出力信号の保持されている値が高い
と、それぞれスイッチＳ₅ またはＳ₈ が正基準電圧へ接
続され、比較器１１６または１２６の出力信号の保持さ
れている値が低いと、スイッチＳ₅ またはＳ₈ が負基準
電圧へ接続される。

【００４３】位相φ₂ が生ずると、スイッチＳ₁〜Ｓ₄、
Ｓ₆、Ｓ₇、Ｓ₉ の位置が図１０に示されている位置とは
逆にされる。したがって、Ｄ／Ａ変換器２８はスイッチ
Ｓ₅を介して、選択されている基準電圧（正極性として
示されている）を供給する。その基準電圧はコンデンサ
１０４の電圧へ加え合わされて、増幅器１００の反転入
力端子へ加えられる。この入力信号は、クロック位相φ
₁ が再び発生されるまで、コンデンサ１０２において積
分される。それと同時に、コンデンサ１１４に充電され
ている増幅器１００の以前の（すなわち、位相φ₁ ）出
力電圧と、今はコンデンサ１０３に充電されているスイ
ッチＳ₅ からの基準電圧の和とが、増幅器１１０の反転
入力端子へ供給され、コンデンサ１２４に格納されてい
る増幅器１１０の以前の（すなわち、位相φ₁） 出力電
圧が増幅器１２０の反転入力端子へ供給される。したが
って、各増幅器１００、１１０、１２０はそれぞれの反
転入力端子へ供給された入力電圧を、位相φ₁ が再び生
ずるまで積分する。

【００４４】比較器１１６の入力端子における信号が正
であれば、スイッチＳ₅ は正基準電圧＋Ｖ_ref へ接続さ
れ、その信号が負であれば、スイッチＳ₅ は負基準電圧
−Ｖ_ref へ接続される。比較器の入力端子における信号
は、コンデンサ１０３と１１４に生じた電圧の差の積分
により決定される。積分器２２の出力端子における電圧
は入力信号と、スイッチＳ₅ の位置に応じて決定される
正基準電圧または負基準電圧との差の積分である。積分
器２２の出力信号は、アナログ入力信号と、そのアナロ
グ入力信号のデジタル表現との間の積分された差と見る
こともできる。

【００４５】積分器２２はアナログ入力信号のための非
反転積分器として、および比較器１１６により制御され
る１ビットＤ／Ａ変調器のための反転積分器として機能
する。積分器２２の出力信号は位相φ₂ ごとに量 （Ｖ
_in−Ｖ_D/A1）ｋ_1a だけ変化する。ここに、Ｖ_D/A1はＤ
／Ａ変換器２８の出力電圧であり、位相φ₁ の間は、積
分器２２の出力信号は以前の位相φ₂ の時に設定された
値に保持されたままである。積分器３６は、それの入力
信号が積分器２４の出力信号からＤ／Ａ変換器４０の出
力信号を差し引いたものであることを除き、積分器３６
は同様に動作する。すなわち、積分器３６の出力信号は
位相φ₂ ごとに量（Ｖ₂−Ｖ_D/A2）ｋ₂だけ変化する。こ
こに、Ｖ₂ は積分器３６の出力電圧であって位相φ₁
の時は保持され、Ｖ_D/A2 は Ｄ／Ａ変換器４０の出力電
圧である。

【００４６】積分器２４の構成は、それの２つの入力信
号に対して別々のコンデンサ１１４と１０３を使用する
点で、積分器２２、３６の構成と少し異なる。こうする
必要がある理由は、積分器２４への２つの入力信号のた
めに異なる容量比を必要とするからである。とくに、積
分器２２の出力信号を比ｋ_1bで積分すべきであり、Ｄ／
Ａ変換器２８の出力信号は比−２ｋ_1aｋ_1b で積分すべ
きであるから、 非反転コンデンサ切り換え積分器と反
転コンデンサ切り換え積分器の組み合わせが積分器２４
として採用される。重ね合わせを用いることにより、ｏ
ｐアンプ１１０の加算点に近いスイッチＳ₄ における共
通接続部に多数の入力信号が受けられる。別々の各入力
コンデンサ１１４と１０３はアースとｏｐアンプ１１０
の負入力端子の間で切り換えられるからスイッチＳ₄ を
共用できるが、２つの入力信号へ接続するために個々の
スイッチＳ₃ とＳ₉ を必要とする。積分器２４の出力信
号は位相φ₂ ごとに量ｋ_1bＶ₂−２ｋ_1aｋ_1bＶ_D/A2 だけ
変化し、位相φ₁ の間は保持される。ｋ_1a ＝１／２ で
ある環境においては、２つの入力コンデンサ１１４と１
０３は同じ容量を有し、積分器２２、２６におけるよう
に、代わりに１個のコンデンサを使用できる。

【００４７】図１０の回路はコンデンサの不一致誤差を
全く許容する。２つのコンデンサ切り換え積分器２２、
２６はそれぞれが受ける２つの入力信号の差をとるため
に、１つの切り換えられるコンデンサ１０２と１２４を
それぞれ用いる。したがって、減算操作は誤差の影響を
受けない。残りのコンデンサ切り換え積分器２４は、そ
れへの２つの入力信号の差をとるために別々の切り換え
られるコンデンサ１１４、１０３を用いる。しかし、入
力については整合誤差はここでは無視できる。他の残り
の加算演算または減算演算がデジタル的に実現され、か
つ誤差がない。部品の特性の不一致に関連する唯一の誤
差は積ｋ_1aｋ_1b が１／ｊ₁ｇ₁ に等しいことから逸脱す
ることである。このために量子化ノイズが第１段から量 ［１−ｊ₁ｇ₁／（ｋ_1aｋ_1b）］（１−ｚ^-1）²Ｅ₁（ｚ） ・・・・（４） だけ洩れて、全体の出力電子Ｖ₀（ｚ）を Ｖ₀（ｚ）＝ｚ^-3Ｖ_i（ｚ）＋ｇ₁（１−ｚ^-1）³Ｅ
₂（ｚ）＋［１−ｊ₁ｇ₁／（ｋ_1aｋ_1b）］（１−ｚ^-1）²
Ｅ₁（ｚ）・・・・ （５）にする。ここに、Ｅ₁ は初
段の量子化ノイズを表す。不一致度、すなわち、１−ｊ
₁ｇ₁／（ｋ_1aｋ_1b）は二次ノイズ整形を既に有する項に
乗ずるから、性能を不当に低下させることなしに、ｋ_1a
またはｋ_1b中の比較的大きい誤差を許容できる。たとえ
ば、積ｋ_1aｋ_1b中の５％誤差が全量子化誤差を、過サン
プリング比６４対１で１dB 以下だけ増加させる。

【００４８】この新しい過サンプルされた積分器の例に
対して拡張シミュレーションを行った。この新規なアナ
ログ−デジタル変換器のパラメータは次の通りである。

【００４９】 三次シグマ−デルタＡＤＣパラメータ パラメータ 値 変調器クロックレート ５．１２MHz 過サンプリング比 ６４ 電圧基準 １．２５V 分解能 １６ビット シミュレーション結果を下記に要約する。

【００５０】 パラメータ 値 条 件 入力信号 ０．８V ｏｐ増幅器利得 １０００ ｏｐ増幅器帯域幅 ８０MHz ｏｐ増幅器スルー速度 ２００V/μｓ 部品許容度 １ デシメーションフィルタ ４から （くし形フィルタを用いる） 理想的な性能 調波歪み −１４５dB 信号（ノイズ＋歪み） １０１．２dB 非理想的な性能 調波歪み −１２５dB 信号（ノイズ＋歪み） ９９．２dB

【００５１】したがって、本発明は、三次ノイズ整形を
行い、しかも部品の一致と、他のほとんどの実際的な非
理想的な性能に対する感度の非常に大きな低下を示す。
部品の一致が２％で、ｏｐアンプの利得が１０００であ
っても１６ビットの信号対ノイズ非を得ることができる
ことをシミュレーションが示している。この変調器を含
む集積回路を高い歩留りで、かつ調整または較正なし
に、および厳しいプロセス仕様なしに、製造できること
を意図するものである。したがって、本発明は経済的に
製造できる高分解能、多チャネルアナログ−デジタル変
換器を提供するものである。

【００５２】変調器の部品、すなわち、積分器、Ａ／Ｄ
変換器およびＤ／Ａ変換器をシングルエンデッド出力で
これまで説明したが、本発明の三次シグマ−デルタ・ア
ナログ−デジタル変換器は、電源ノイズの除去を改良す
るために差出力を有する積分器を用いて差信号路を採用
することにより実現できる。これが図１１に示されてい
る。

【００５３】図１１は、三次シグマ−デルタ過サンプル
Ａ／Ｄ変換器回路網テストチップに用いられる回路を表
す差動増幅器を採用する回路網を示す。図１２は図１１
の回路に用いられるクロック波形を示す。図１１の回路
は、２相クロッキングの代わりに３相クロッキングを用
い、スプリアス電源ノイズおよび同相分信号をより良く
除去するための完全に平衡された（または差動）信号を
用い、低周波ｏｐアンプノイズを抑制するためにチョッ
パ安定化回路２００を用い、かつ差動回路であるがシン
グルエンデッド入力回路として動作できる点が、図１０
に示されているシングルエンデッドコンデンサ切り換え
Ａ／Ｄ変換器回路網とは異なる。図１１に示されている
回路に用いられる各積分器２２、２４、３６は平衡出力
と平衡入力を用いる。

【００５４】図１１の回路の動作について考えると、チ
ョッパ位相φ_CHP が常にアサートされると仮定すること
により、積分器２２の一部としてのチョッパの存在は無
視される。平衡入力信号も仮定される。それらの環境に
おいては、クロック位相が異なって定められる図１０の
シングルエンデッド回路の動作に動作が類似する。すな
わち、図１０の回路におけるクロック位相φ₁ とφ₂ は
いまは位相φ₃ と φ₁にそれぞれ対応する。位相φ₃ 中
に入力信号が２入力コンデンサ２０１と２０２によりサ
ンプルされる時に、それらの出力側が接地されるのでは
なくてスイッチＳ₁₀ を介して一緒に接続されることを
除き、動作は図１０について説明した動作と同じであ
る。入力信号の差成分だけが得られるようにその接続が
行われる。コンデンサ２０１と２０２が相互に接続され
る代わりに接地されるものとすると、同相信号、もし存
在するならば、もサンプルされる。しかし、図示の構成
においては、入力コンデンサ２０１と２０２に充電され
ている電荷は、２つの入力信号の平均値ではなくて、そ
れらの入力信号の平均値だけに存在する。同様な効果
が、回路網の二次積分器２４に対する入力コンデンサ２
０３と２０４、および回路網の三次積分器３６に対する
入力コンデンサ２０５と２０６に関して起こる。

【００５５】ちょうど述べたように、各積分器段のため
の入力コンデンサの出力側は電圧源またはアースへ決し
て接続されないから、それらの各コンデンサにおける電
圧は任意である。同様に、入力コンデンサから信号を受
けるｏｐアンプの入力端子における電圧レベルは不定で
ある。したがって、入力コンデンサの出力（すなわち、
右）側には電位を設定するために、位相φ₂ 中はアース
への接続が採用され、各入力コンデンサの入力（すなわ
ち、左）側は基準信号を受けるために接続されたままで
ある。

【００５６】図１０の回路との別の小さな違いは１ビッ
トＤ／Ａ変換器２１０、２１１、２１２が、図１０に示
されている単極双投スイッチＳ₅ とＳ₈ を用いる代わり
に、入力コンデンサ２０１と２０２、２０３と２０４、
２０５と２０６の入力（すなわち、左）側においてそれ
ぞれ直接実現される。しかし、各Ｄ／Ａ変換器２１０、
２１１、２１２におけるスイッチが、保持されている比
較器信号と論理積をとられる希望のクロック位相に等し
い信号により制御される。この実現は２個のスイッチの
直列接続の必要と、高周波回路動作における関連する速
度低下とを避けるものである。

【００５７】Ｄ／Ａ変換器２１０、２１１、２１２にお
ける個々のスイッチ位置に対する論理は次の通りであ
る。 φ_DAC1P ＝ φ₁₂ ＊ ＣＭＰ１Ｄ φ_DAC1N ＝ φ₁₂ ＊ ＣＭＰ１Ｄ反転 φ_DAC2P ＝ φ₁₂ ＊ ＣＭＰ２Ｄ φ_DAC2N ＝ φ₁₂ ＊ ＣＭＰ２Ｄ反転 ここに、ＣＭＰ１Ｄは第２段積分器２４の出力端子にお
ける、比較器２１６からの、ラッチ回路２１８により保
持される出力信号であり、ＣＭＰ２Ｄは、第３段積分器
３６の出力端子における、比較器２２６からの、ラッチ
回路２２８により保持される出力信号である。クロック
波形φ₁₂ が図１２に示されている。

【００５８】チョッパの役割について考えると、第１の
ｏｐアンプ２２２のいずれかの側において双極双投スイ
ッチ２００により表されているＭＯＳスイッチング装置
が、チョッパクロック信号φ_CHP とφ_CHN により制御さ
れて、ｏｐアンプの入力端子と出力端子における信号の
極性を同期的に反転させる。図１２の波形図に示されて
いるクロック信号φ_CHP とφ_CHN は、変調器の周波数の
最高レートまで、出力変換レートの整数倍である任意の
レートで交番できる。クロック信号φ_CHN が高いと、ｏ
ｐアンプ２２２を通る非反転経路が入力端子と出力端子
においてチョッパにより選択され、クロック信号φ_CHN
が高いと、反転構成が発生される。クロック信号φ_CHN
が高い時にはｏｐアンプの入力端子と出力端子において
反転が同時に常に行われるから、積分器を通る信号に対
する影響はない。しかし、ｏｐアンプ自体からのノイズ
はチョッパの出力スイッチだけを通るから、チョッパク
ロックの周波数により決定されるレートで極性を交番す
る。これは振幅が±１である周期的な方形波信号をノイ
ズに乗ずることに等しく、それによりｏｐアンプのノイ
ズの変調がチョッパ方形波の周波数およびそれの全ての
調波の周波数になる。その結果、厳しい低周波フリッカ
（すなわち、１／ｆ）ノイズが変調器のベースバンド周
波数から動かされる。フリッカノイズがアール・グレゴ
リアン（R.Gregorian） 著の前掲書「アナログＭＯＳイ
ンテグレーテッド・サーキッツ・フォー・シグナル・プ
ロセッシング」の５００〜５０５ページにおいて述べら
れている。デシメーションフィルタ（図１１には示され
ていない）以後のデジタルろ波によって、変調された１
／ｆノイズが除去される。実際に、デシメーションフィ
ルタの出力レートまたはそれの整数倍に等しいレートで
のチョッピングにより、デシメーションフィルタ（くし
形フィルタが用いられるならば）の零周波数に方形波の
基本波と高調波が置かれ、変調されたノイズの除去が容
易になる。しかし、本発明はデジタルデシメーションフ
ィルタの使用に限定されるものではなく、高周波量子化
ノイズ成分を抑制できる任意の信号処理回路をその代わ
りに採用できることが当業者はわかるであろう。

【００５９】本発明にかかるＡ／Ｄ変換器の実際的な実
現と、開発されているシグマ−デルタ式のＡ／Ｄ変換器
回路網の実際的な実現が、誤差信号の最初の積分器にお
いて用いられた演算増幅器のチョッパ安定化を用いるこ
とによりはるかに強められることを本願発明者は見出し
た。ＩＥＥＥ１９８９年カスタム集積回路会議技術論文
摘要（ＣＨ２６７１−６／８９／００００−０１２５
Ｓ１．００）エス・ガーベリック（S.Garverick）、ジ
ー・ンゴ（G.Ngo）、アール・ハートレー（R.Hartley
）、ジェー・プリンス（J.Prince）、ジェー・ラム
（J.Lam）、エス・ナウジェイム（S.Noujaim）、アール
・コーサンスキー（R.Korsusky）、ジェー・トーマス
（J.Thomas）による「ＬＶＤＴおよびＲＶＤＴ位置セン
サ用多チャネルデジタル復調器」と題する論文に、増幅
器のオフセットおよび部品の特性の不一致を無くし、小
振幅の信号に対する感度を高くするために入力に加えら
れるデジタル信号を発生するために、シグマ−デルタ
（またはデルタ−シグマ）変調器においてチョッパ安定
化を使用することが記憶されている。シグマ−デルタ変
調器がチョッピング信号の周波数に対して一致させられ
た後でヤッサ他が用いたデシメーションフィルタの零
は、振動信号と、チョッピング周波数で発生された変調
器の他の人工的な信号を一層良く抑制する。チョッパ安
定化によりチョッピング周波数のベースバンドから側波
帯までの周波数スペクトラム中の増幅器のフリッカノイ
ズ（すなわち１／ｆ）を動かす。その側波帯の低い方は
ある程度ベースバンドをエイリアスする。過サンプリン
グＡ／Ｄ変換器回路網から高分解能を要求されない限
り、ベースバンド内にエイリアスされた１／ｆノイズ
は、１秒間当たりのサイクル数で表されたデシメーショ
ンフィルタからの出力のレートと同じであっても、隣接
する量子化レベルの間の差より低い。

【００６０】しかし、デジタル化された出力の分解能を
高くするための１つの努力として、ベースバンドにエイ
リアスされた１／ｆノイズは、１秒間当たりのサイクル
数で表されたチョッピング周波数が、１秒間当たりのサ
ンプル数で表されたデシメーションフィルタからの出力
のレートと同じであるとすると、隣接する量子化レベル
の間の差より多くなる。チョッピングレートがデシメー
ションフィルタからの出力レートの何倍か、２倍以上、
に高くされたとすると、この問題が軽くされることを本
願発明者は見出した。より高いチョッピングレートは、
チョッパで安定にされた増幅器の各スイッチング後にそ
の増幅器の安定化から生ずる非直線性を増大させる傾向
が生ずる。したがって、過サンプリングレートの半分に
等しくなるまでチョッピングレートを高くしないことが
通常好ましい。それよりも、ビットで表した最高の分解
能を達成するという観点からはチョッピングレートをデ
シメーションフィルタからの出力のレートの低い倍数に
選択することが通常好ましいことを本願発明者は見出し
た。この低い倍数は、１／ｆノイズと、チョッパで安定
にされた増幅器の各スイッチング後の安定から生ずる非
直線性とに関連する諸特性が値のクロスオーバを示す点
までできるだけ近く選択することが好ましい。そうする
と、隣接する量子化レベルの間の差を最小にしてほとん
どの数の分解能ビットを利用できるようにする。

【００６１】図１３は図７のデジタルデシメーションフ
ィルタがとることができる態様を示す。図１３は、１９
８８年に開かれた、ＩＥＥＥコンファランス・オン・ア
コスティックス・スピーチ・アンド・プロセッシング議
事録の２００１〜２００４ページ所載のイー・ディジク
ストラ（E.Dijikstra）、オー・ニエ（O.Nye）、シー・
ピグエット（C.Piguet）、エヌ・デグラウエ（M.Degura
we）の「オン・ザ・ユース・オブ・モジュロ・アリスメ
ティック・コーム・フィルタース・イン・シグマ・デル
タ・モジュレータース」と題する論文に記載されている
ような種類のｓｉｎｃⁿ 型くし形フィルタを示す。図７
の三次シグマ−デルタ・アナログ−デジタル変換器回路
網は、六次正弦特性

【００６２】 Ｓ_N（ωＴ）＝ｋ_QN［２ｓｉｎ（ωＴ／２）］^2L により、それの量子化ノイズスペクトラムを整形する。
ここに、ｋ_QN は整形されていない（白色）量子化ノイ
ズ、Ｌ＝３はシグマ−デルタ変調器の次数である。ｓｉ
ｎｃⁿ 型のくし形フィルタは、ｎがＬより１だけ大きい
とすると、その量子化ノイズを適切に抑制する。ｎが４
に等しい図１３に示されているくし形フィルタは図７の
三次シグマ−デルタ・アナログ−デジタル変換器回路網
中の加算器４８の和出力信号中のｋ_QN［２ｓｉｎ（ωＴ
／２）］⁶ 量子化ノイズを適切に抑制する。

【００６３】図１３のくし形フィルタはそれの入力信号
として図７、図８、または図９のシグマ−デルタ変調器
のデジタル加算器４８からの和出力信号を受け、縦続結
合されているｎ個の積分器において二重積分される。図
１３に示されているくし形フィルタではｎは４に等し
く、各積分器３００はそれぞれのデジタル加算器３０１
とそれぞれの遅延レジスタ３０２を有し、加算器３０１
の和出力信号をそれの入力端子へ帰還させる。デシメー
ション手続きにおいては、この縦続結合回路の二重積分
された応答は、複数ビットラッチにより供給されてデジ
タルサンプル３１０において、ｎ：１にサブサンプルさ
れる。デジタルサンプル３１０のサブサンプルされた応
答は縦続結合されているｎ個の微分器により二重微分さ
れる。ｎは図１３に示されているくし形フィルタでは４
に等しく、微分器３２０の入力信号の現在のサンプルを
遅延レジスタ３２２に格納されている以前のサンプルへ
一緒に加え合わせる、それにより微分器３２０への入力
信号のそれぞれ時間微分である和出力信号を発生するた
めに、デジタル加算器３２１を有するものとして示され
ている。最後の微分器３２０からの応答はデジタルスケ
ーラー３３０により振幅をｎⁿ 分の１に小さくされる。
それは最後のデシメーションフィルタ５０の応答であ
る。

【００６４】図１４は図７に示されている三次シグマ−
デルタ・アナログ−デジタル変換器回路網の変更例を示
すものであって、本発明の別の実施例である。減算器４
４の差出力信号を時間に関して二重微分し、その結果を
二次変調器２０の出力信号に加え合わせて、二次変調器
２０からの量子化ノイズを打ち消すよりも、二次変調器
２０の出力信号をデジタル二重積分器５１において二重
積分し、そのデジタル二重積分器５１の応答をデジタル
加算器５２において二次変調器２０の出力信号へ加え合
わせる。加算器５２からの和出力信号はアナログ入力信
号の低域ろ波された（２回積分された）ものに、一次変
調器３０からの一次量子化ノイズを加え合わせたものを
含む。二次変調器２０からの量子化ノイズは加算器５２
からの和出力信号中には現れない。その和出力信号はデ
ジタルデシメーションフィルタ５３へ供給される。この
デシメーションフィルタはデジタル出力信号ｙ（ｔ）で
応答する。

【００６５】図１５は図９に示されている三次シグマ−
デルタ・アナログ−デジタル変換器回路網の変更例を示
すものであって、本発明の別の実施例である。この実施
例は図１４に全体的に示されている実施例と同様な種類
のものである。図１５にはデジタル二重積分器５１が縦
続結合された一対の積分器５４として詳しく示されてい
る。各積分器５４はデジタル加算器５５と、この加算器
５５の和出力信号をそれの入力端子へ帰還させるための
遅延レジスタ５６とを有する。

【００６６】図１６はデジタルデシメーションフィルタ
５３がとることができる態様を示す。それの入力信号と
して図１４または図１５のデジタル加算器５３から和出
力信号を受けるために接続されているデジタルデシメー
ションフィルタ５３は、それの入力信号として図７また
は図８のデジタル加算器４８から和出力信号を受けるた
めに接続されているデジタルデシメーションフィルタ５
０と同じ応答を供給する。デジタルデシメーションフィ
ルタ５０の初めの２つの積分器３００がデジタルデシメ
ーションフィルタ５３を有しなくてすむ。それが可能で
ある理由は、図１４または図１５に示されている三次シ
グマ−デルタ・アナログ−デジタル変換器回路網が二次
変調器２０の出力信号のためのデジタル二重積分器５１
を有し、デジタル減算器４４からの出力信号に対するデ
ジタル二重微分器４６を有しないからである。

【００６７】図１７は図７と図１４に示されている三次
シグマ−デルタ・アナログ−デジタル変換器回路網の変
更例を示すものであって、本発明の別の実施例である。
減算器４４の差出力信号は１つのデジタル積分器７８に
おいて１回だけ時間積分され、デルタ積分器７８と５４
との応答がデルタ加算器５７において加え合わされる。
加算器５７からの和出力信号は、アナログ入力信号の低
域ろ波された（１回積分された）デジタル化されたもの
と、一次変調器３０からの二次量子化ノイズを加えたも
のを含む。二次変調器２０からの量子化ノイズは加算器
５７からの和出力信号中には現れない。それはデジタル
デシメーションフィルタ５８へ供給され、このデジタル
デシメーションフィルタはデジタル出力信号ｙ（ｔ）で
応答する。図１８は図８と図１５に示されている三次シ
グマ−デルタ・アナログ−デジタル変換器回路網の変更
例を示すものであって、本発明の別の実施例であり、図
１７に全体的に示されている種類のものである。微分器
７８は、減算器４４からの差信号の現在のサンプルを遅
延レジスタ８０に格納されている以前のサンプルへ一緒
に加え合わせ、それにより減算器４４からの差信号のそ
れぞれ時間微分である和出力信号を発生するために、デ
ジタル加算器８２を有するものとして示されている。積
分器５４は、デジタル加算器５５と、このデジタル加算
器５５の和出力をそれの入力端子へ帰還するための遅延
レジスタ５６とを有するものとして示されている。

【００６８】図１９はデジタルデシメーションフィルタ
５８がとることができる態様を示す。それの入力信号と
して図１７または図１８のデジタル加算器５２から和出
力信号を受けるために接続されているデジタルデシメー
ションフィルタ５８は、それの入力信号として図７また
は図８のデジタル加算器４８から和出力信号を受けるた
めに接続されているデジタルデシメーションフィルタ５
０と同じ応答を供給する。デジタルデシメーションフィ
ルタ５０の初めの積分器３００はデジタルデシメーショ
ンフィルタ５３を有しなくてすむ。それが可能である理
由は、図１７または図１８に示されている三次シグマ−
デルタ・アナログ−デジタル変換器回路網が二次変調器
２０の出力信号のためのデジタル二重積分器５４を有
し、デジタル減算器４４からの出力信号に対する１つの
デジタル微分器７８を有するからである。

【図面の簡単な説明】

【図１】従来のシグマ−デルタ・アナログ−デジタル変
換器のブロック図。

【図２】図１の（ａ）点における電力スペクトラム図。

【図３】図１の（ｂ）点における電力スペクトラム図。

【図４】図１のフィルタ１２のフィルタ特性図。

【図５】図１の点（ｄ）における電力スペクトラム図。

【図６】図１の点（ｅ）における電力スペクトラム図。

【図７】本発明の三次シグマ−デルタ・アナログ−デジ
タル変換器回路網を示すブロック図。

【図８】本発明を具体化した図７に示されている種類の
三次シグマ−デルタ・アナログ−デジタル変換器回路網
の一例を示す機能的なブロック図。

【図９】図７に示されている種類の三次シグマ−デルタ
・アナログ−デジタル変換器回路網の特定の実施例の機
能的なブロック図。

【図１０】図９に示されている三次シグマ−デルタ・ア
ナログ−デジタル変換器回路網のサンプルされたデジタ
ルシングルエンデッドコンデンサ切り換え実現の回路ブ
ロック図。

【図１１】図９の三次シグマ−デルタ・アナログ−デジ
タル変換器回路網のサンプルされたデジタル差動コンデ
ンサ切り換え実現の回路ブロック図。

【図１２】図１１の回路で用いられるクロック信号中の
波形図。

【図１３】図７、図８、および図９に示されている三次
シグマ−デルタ・アナログ−デジタル変換器回路網にお
いて用いることができるデシメーション手続きの回路ブ
ロック図。

【図１４】図７に示されているものとは別の種類のもの
である、本発明の三次シグマ−デルタ・アナログ−デジ
タル変換器回路網を示す回路ブロック図。

【図１５】図１４に示されている種類の三次シグマ−デ
ルタ・アナログ−デジタル変換器回路網の一例を示す機
能的なブロック図。

【図１６】デシメーションフィルタの一例を示すブロッ
ク図。

【図１７】図７と図１３に示されているものとは別の種
類のものである、本発明の三次シグマ−デルタ・アナロ
グ−デジタル変換器回路網を示す回路ブロック図。

【図１８】本発明を具体化した三次シグマ−デルタ・ア
ナログ−デジタル変換器回路網の図１７に示されている
種類の一例を示す機能的なブロック図。

【図１９】デシメーションフィルタの図１６に示されて
いるものに類似するブロック図である。

【符号の説明】

２０ 二次変調器 ２２、２４、７８ 積分器 ２３、８４、８６ 増幅器 ２６、３８ アナログ−デジタル変換器 ２８、４０、２１０、２１１、２１２ デジタル−アナ
ログ変換器 ３０ 一次変調器 ４８ デジタル加算器 ４０ デジタル減算器 ４６ デジタル二重微分器 ４８、５０、５３ デジタルデシメーションフィルタ ５６、６０、７６ 遅延レジスタ ７４ デジタル乗算器 １１６、１２６ 比較器 ２００ チョッパ ３２０ 微分器

Claims (7)

【特許請求の範囲】
1. 【請求項１】 アナログ入力信号を受けるようにされた
   第１の積分器と、第２の積分器と、この第２の積分器の
   出力端子へ結合され、前記第２の積分器からのアナログ
   出力信号プラス二次微分量子化ノイズ成分に対応する第
   １のデジタル出力信号へ変換するようにされた第１のア
   ナログ−デジタル変換器とを備える二次変調器であっ
   て、前記第１の積分器の出力端子が前記第２の積分器の
   入力端子へ結合されるように前記第１の積分器と前記第
   ２の積分器は縦続結合され、前記アナログ出力信号は前
   記第１のデジタル出力信号から前記二次変調器の量子化
   ノイズを差し引いたものに対応する前記二次変調器と、 第３の積分器と、前記第２の積分器の出力端子を前記第
   ３の積分器の入力端子へ結合する手段と、前記第３の積
   分器の出力端子へ結合され、前記第２の積分器の前記ア
   ナログ出力信号を、前記アナログ出力信号プラス一次微
   分量子化ノイズ成分に対応する第２のデジタル出力信号
   へ変換する第２のアナログ−デジタル変換器とを備える
   一次変調器と、 前記二次変調器の前記第１のデジタル出力信号と前記一
   次変調器の前記第２のデジタル出力信号を組み合わせ
   て、前記二次変調器からの量子化ノイズがほとんど無
   い、前記アナログ入力信号に対応するデジタル出力信号
   を発生する手段と、を備える三次シグマ−デルタ・アナ
   ログ−デジタル変換器回路網。
2. 【請求項２】 アナログ入力信号に応答して、そのアナ
   ログ入力信号プラス二次微分量子化ノイズ成分に対応す
   る第１のデジタル出力信号を発生する二次変調器であっ
   て、この二次変調器は更に前記第１のデジタル出力信号
   から前記二次変調器の量子化ノイズを差し引いたものに
   対応するアナログ出力信号を発生する前記二次変調器
   と、 この二次変調器の前記アナログ出力信号に応答して、そ
   のアナログ出力信号プラス一次微分量子化ノイズ成分に
   対応する第２のデジタル出力信号を発生する一次変調器
   と、 前記第１のデジタル出力信号と前記第２のデジタル出力
   信号の差を決定して、前記一次変調器からの一次ノイズ
   成分から、前記二次変調器からの量子化ノイズを差し引
   いたものを含むデジタル差信号を発生するデジタル減算
   器と、 前記デジタル差信号を２回微分して、前記一次変調器か
   らの三次微分量子化ノイズ成分から、前記二次変調器か
   らの二次微分量子化ノイズ成分を差し引いたものを含む
   結果デジタル信号を発生するデジタル二重微分器と、 前記第１のデジタル出力信号と前記結果デジタル信号を
   加え合わせて一次微分ノイズ成分と二次微分ノイズ成分
   が無くされた三次デジタル出力信号を発生するデジタル
   加算器と、 前記三次デジタル出力信号から三重微分ノイズ成分を抑
   制するデジタルデシメーションフィルタと、を備える三
   次シグマ−デルタ・アナログ−デジタル変換器回路網。
3. 【請求項３】 第１の積分器、およびその第１の積分器
   の出力端子が入力端子へ結合されるように前記第１の積
   分器と縦続結合される第２の積分器と、 前記第２の積分器の出力端子へ結合され、第１のデジタ
   ル出力信号を供給する第１の比較器と、 第１の切り換えられる基準電圧源と、 この第１の切り換えられる基準電圧源を前記第１の比較
   器の出力端子へ結合する手段と、 前記第２の積分器の出力端子へ結合される第３の比較器
   と、 第２のデジタル出力信号を供給するために前記第３の積
   分器の出力端子へ結合される第２の比較器と、 第２の切り換えられる基準電圧源と、 この第２の切り換えられる基準電圧源を前記第２の比較
   器の出力端子へ結合する手段と、 前記第２のデジタル出力信号に乗算器係数を乗ずるデジ
   タル乗算器と、 このデジタル乗算器と前記第１の比較器の間にデジタル
   差信号を供給するために前記デジタル乗算器と前記第１
   の比較器へ結合されるデジタル減算器と、 前記デジタル差信号を２回微分して結果デジタル信号を
   発生するために前記デジタル減算器へ結合されるデジタ
   ル二重微分器と、 前記第１のデジタル出力信号と前記結果デジタル信号を
   加え合わせて第３のデジタル出力信号を発生するデジタ
   ル加算器と、 前記第３のデジタル出力信号に応答して前記アナログ入
   力信号のデジタル表現を発生するデジタルデシメーショ
   ンフィルタと、を備え、第１のアナログ入力信号を前記
   第２の積分器へ供給するために前記第１の積分器はアナ
   ログ入力信号と前記第１の切り換えられる基準電圧源に
   応答し、選択したアナログ出力信号を前記第１の比較器
   へ供給するために前記第２の積分器は前記第１のアナロ
   グ出力信号と前記第２の切り換えられる基準電圧源に応
   答し、前記第１の比較器は前記選択したアナログ出力信
   号に応答して前記第１のデジタル出力信号を供給し、 前記第３の積分器は前記選択したアナログ出力信号と前
   記第２の切り換えられる基準電圧源に応答して、第２の
   選択したアナログ出力信号を前記第２の比較器へ供給
   し、第２の比較器は前記第２の選択したアナログ出力信
   号に応答して前記第２のデジタル出力信号を発生する三
   次シグマ−デルタ・アナログ−デジタル変換器回路網。
4. 【請求項４】 第１の積分器、およびその第１の積分器
   の出力端子が入力端子へ結合されるように前記第１の積
   分器と縦続結合される第２の積分器と、 前記第２の積分器の出力端子へ結合され、第１のデジタ
   ル出力信号を供給する第１の比較器と、 第１の切り換えられる基準電圧源と、 この第１の切り換えられる基準電圧源を前記第１の比較
   器の出力端子へ結合する手段と、 前記第２の積分器の出力端子へ結合される第３の積分器
   と、 第２のデジタル出力信号を供給するために前記第３の積
   分器の出力端子へ結合される第２の比較器と、 第２の切り換えられる基準電圧源と、 この第２の切り換えられる基準電圧源を前記第２の比較
   器の出力端子へ結合する手段と、 前記第２のデジタル出力信号に乗算器係数を乗ずるデジ
   タル乗算器と、 このデジタル乗算器と前記第１の比較器の間にデジタル
   差信号を供給するために前記デジタル乗算器と前記第１
   の比較器へ結合されるデジタル減算器と、 前記第１のデジタル出力信号を２回積分して結果デジタ
   ル信号を発生するデジタル二重積分器と、 前記デジタル差信号と前記結果デジタル信号を加え合わ
   せて第３のデジタル出力信号を発生するデジタル加算器
   と、 前記第３のデジタル出力信号に応答して前記アナログ入
   力信号のデジタル表現を発生するデジタルデシメーショ
   ンフィルタと、を備え、第１のアナログ入力信号を前記
   第２の積分器へ供給するために前記第１の積分器はアナ
   ログ入力信号と前記第１の切り換えられる基準電圧源に
   応答し、選択したアナログ出力信号を前記第１の比較器
   へ供給するために前記第２の積分器は前記第１のアナロ
   グ出力信号と前記第２の切り換えられる基準電圧源に応
   答し、前記第１の比較器は前記選択したアナログ出力信
   号に応答して前記第１のデジタル出力信号を供給し、 前記第３の積分器は前記選択したアナログ出力信号と前
   記第２の切り換えられる基準電圧源に応答して、第２の
   選択したアナログ出力信号を前記第２の比較器へ供給
   し、前記第２の比較器は前記第２の選択したアナログ出
   力信号に応答して前記第２のデジタル出力信号を発生す
   る三次シグマ−デルタ・アナログ−デジタル変換器回路
   網。
5. 【請求項５】 第１の積分器、およびその第１の積分器
   の出力端子が入力端子へ結合されるように前記第１の積
   分器と縦続結合される第２の積分器と、 前記第２の積分器の出力端子へ結合され、第１のデジタ
   ル出力信号を供給する第１の比較器と、 第１の切り換えられる基準電圧源と、 この第１の切り換えられる基準電圧源を前記第１の比較
   器の出力端子へ結合する手段と、 前記第２の積分器の出力端子へ結合される第３の積分器
   と、 第２のデジタル出力信号を供給するために前記第３の積
   分器の出力端子へ結合される第２の比較器と、 第２の切り換えられる基準電圧源と、 この第２の切り換えられる基準電圧源を前記第２の比較
   器の出力端子へ結合する手段と、 前記第２のデジタル出力信号に乗算器係数を乗ずるデジ
   タル乗算器と、 このデジタル乗算器と前記第１の比較器の間にデジタル
   差信号を供給するために前記デジタル乗算器と前記第１
   の比較器へ結合されるデジタル減算器と、 このデジタル減算器へ結合され、前記デジタル差信号を
   １回微分して、微分された結果デジタル信号を発生する
   デジタル微分器と、 前記第１のデジタル出力信号を１回積分して積分された
   結果デジタル信号を発生するデジタル積分器と、 前記微分された結果デジタル信号と積分された前記結果
   デジタル信号を加え合わせて第３のデジタル出力信号を
   発生するデジタル加算器と、 前記第３のデジタル出力信号に応答して前記アナログ入
   力信号のデジタル表現を発生するデジタルデシメーショ
   ンフィルタと、を備え、第１のアナログ入力信号を前記
   第２の積分器へ供給するために前記第１の積分器はアナ
   ログ入力信号と前記第１の切り換えられる基準電圧源に
   応答し、選択したアナログ出力信号を前記第１の比較器
   へ供給するために前記第２の積分器は前記第１のアナロ
   グ出力信号と前記第２の切り換えられる基準電圧源に応
   答し、前記第１の比較器は前記選択したアナログ出力信
   号に応答して前記第１のデジタル出力信号供給し、 前記第３の積分器は前記選択したアナログ出力信号と前
   記第２の切り換えられる基準電圧源に応答して、第２の
   選択したアナログ出力信号を前記第２の比較器へ供給
   し、前記第２の比較器は前記第２の選択したアナログ出
   力信号に応答して前記第２のデジタル出力信号を発生す
   る三次シグマ−デルタ・アナログ−デジタル変換器回路
   網。
6. 【請求項６】 出力側にデシメーションフィルタが縦続
   に結合されているシグマ−デルタ変調器を有する過サン
   プリングアナログ−デジタル変換器であって、Ｒを少な
   くとも４である整数として、前記デシメーションフィル
   タへの入力信号のデジタルサンプルが供給される過サン
   プリングレートの約数１／Ｒである出力レートで、前記
   デシメーションフィルタはデジタル出力信号を前記過サ
   ンプリングアナログ−デジタル変換器へ供給し、前記シ
   グマ−デルタ変調器は、誤差信号の時間積分である積分
   器出力信号を発生するために、ミラー積分器として接続
   されたチョッパで安定にされた増幅器と、前記積分器出
   力信号を量子化して、前記デシメーションフィルタへの
   入力信号のデジタルサンプルを過サンプリングレートで
   発生する手段と、前記デシメーションフィルタへのデジ
   タル化された入力信号に対応するアナログ帰還信号を発
   生するデジタル−アナログ変換器と、前記アナログ帰還
   信号を前記過サンプリングアナログ−デジタル変換器へ
   のアナログ入力信号に差動的に組み合わせることによ
   り、前記誤差信号を発生する過サンプリングアナログ−
   デジタル変換器において、 前記過サンプリングレートの半分より低く、かつ前記出
   力レートより高いチョッピングレートで前記チョッパで
   安定にされた増幅器を動作させる手段、を備える過サン
   プリングアナログ−デジタル変換器。
7. 【請求項７】 出力側にデシメーションフィルタが縦
   続に結合されているシグマ−デルタ変調器を有する過サ
   ンプリングアナログ−デジタル変換器であって、Ｒを少
   なくとも４である整数として、前記デシメーションフィ
   ルタへの入力信号のデジタルサンプルが供給される過サ
   ンプリングレートの約数１／Ｒである出力レートで、前
   記デシメーションフィルタはデジタル出力信号を前記過
   サンプリングアナログ−デジタル変換器へ供給し、前記
   シグマ−デルタ変調器は、誤差信号の時間積分である積
   分器出力信号を発生するために、ミラー積分器として接
   続されたチョッパで安定にされた増幅器と、前記積分器
   出力信号を量子化して、前記デシメーションフィルタへ
   の入力信号のデジタルサンプルを過サンプリングレート
   で発生する手段と、前記デシメーションフィルタへのデ
   ジタル化された入力信号に対応するアナログ帰還信号を
   発生するデジタル−アナログ変換器と、前記アナログ帰
   還信号を前記過サンプリングアナログ−デジタル変換器
   へのアナログ入力信号に差動的に組み合わせることによ
   り、前記誤差信号を発生する過サンプリングアナログ−
   デジタル変換器において、１／ｆノイズと、チョッパで
   安定にされた前記増幅器の各スイッチングの後でそのチ
   ョッパで安定にされた前記増幅器の安定から生ずる非直
   線性とが周波数ベースバンド内で同じ程度の振幅である
   ように、チョッパで安定にされた前記増幅器のチョッピ
   ングレートが選択され、それによって一層多くの分解能
   ビットを前記過サンプリングアナログ−デジタル変換器
   から利用できるようにする過サンプリングアナログ−デ
   ジタル変換器。