JP2003519952A - N分数周波数シンセサイザ用デルタ−シグマ変調器 - Google Patents
N分数周波数シンセサイザ用デルタ−シグマ変調器Info
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Abstract
Description
に関し、より詳しくは、このような周波数シンセサイザに使用されるデルタ−シ
グマ変調器に関する。
シンセサイザ(integer N synthesizer)に比べて多くの長所を有している。こ
れらの長所として、数ある中で、高周波数分解能、高速チャネルスイッチング、
低インバンド位相ノイズ、外部VCOでの位相ノイズ条件が厳格でないこと、お
よび直接デジタル変調が可能なこと等がある。
々の整数間で切り換えて、位相周波数検出器により見出された「平均」ディバイ
ダ出力サイクルがVCO時間の非整数倍となるようにする方法がある。しかしな
がら、簡単なビットストリーム発生器を用いた場合には、スイッチング作用の結
果として、ディバイダ出力の立上りエッジのディザリングにより、許容できない
ほど高い位相ノイズおよび側波帯がループ帯域幅内に引き起こされる。このため
、低周波ノイズを高周波数にシフトできる高次デルタ−シグマ変調器が必要にな
る。シフトされた低周波ノイズは、次に、ループの低域通過応答によりフィルタ
される。
積および電力を消費する。このため、集積回路のコスト増大をもたらしかつ携帯
機器の電池サイズを増大させるか電池寿命を短縮する。
タ−シグマ変調器の分解能の次数にほぼ比例する。高次変調器は、ベースバンド
量子化ノイズを低減させる良いノイズシェーピングが得られるので好ましいもの
である。送信器および受信器の位相ノイズ条件に適合させるため、小さい量子化
ノイズがしばしば必要になる。高分解能はシンセサイザ出力に非常に低いステッ
プサイズを可能にするので、高分解能も望ましいものである。この低いステップ
サイズは、製造時または野原で無線機器のトリミングを行なうのに有効である。
これらの両特徴(高分解能および高次数)は、デジタルハードウェアの大型化と
いう犠牲を払って得られるものである。
tion)を実施するために、MASH 1−1−1−1形式の10ビット4次デル
タ−シグマ変調器は、少量の論理と一緒に4つの10ビット累算器を必要とする
。Wellsの米国特許第4,609,881号には、このような累算器が開示され
ている。かくして、40個の単ビット累算器(SBA)に匹敵するものとして、
4つの10ビット累算器を作ろうとするならば、Wellsの設計では上記三角形に
求められる論理と共に40個のSBAが必要になる。
21号に開示されたもの)として、オーバヘッドをもつものもある。例えば、カ
スケード型第2段すなわち高次段からなるデルタ−シグマ変調器構成は、複雑さ
およびサイズの点でパスカルの三角形再結合回路網と同様な再結合回路網を有し
ている。
ここで、各累算器のビット数は、必要分解能より大きくなくてはならない。一例
として、Heitalaの米国特許第5,053,802号の図10は、24ビットの
2次デルタ−シグマ変調器用の2つの27ビット累算器を示している。かくして
、3ビット加算器および6つの特別なSBAのオーバヘッド(1つの累算器につ
き3つの特別SBA)が必要になる。
のオーバヘッドをより高くすることもできる。この一例が、Heitalaの上記米国
特許の図10に関連して示されている。必要オーバヘッドの量は、デルタ−シグ
マ変調器への入力に基いて定められる。入力が24ビットバスに収容できる最大
値に近い場合には、フィードバック論理のビット数または累算器のビット数は、
入力が入力範囲の中間の値に近いときに必要とされる最小値より大きくしなけれ
ばならない。
タ−シグマ変調器構成の分解能または次数を小さくしなければならなかった。
伝統的な拘束からの解放を可能にするデルタ−シグマ変調器が要望されている。
このような変調器は、占有チップ面積および電力消費が小さく、従って電池寿命
を長くしまたは小型電池を使用できる。
よびデルタ−シグマ変調器により従来技術の欠点を解消する。デッドゾーン量子
化器は、その入力がデッドゾーン範囲内にあるときはゼロを出力する。また、デ
ッドゾーン量子化器は、その入力がデッドゾーン範囲より上にあるときは所定値
を出力する。また、デッドゾーン範囲より下にあるときは、量子化器は他の所定
値を出力する。理想的には、量子化器のデッドゾーン閾値は、入力の上限閾値が
下限閾値の正値となるように補完する。
定数の最上位ビットを選択する。
化した中間出力および量子化ノイズ信号である剰余出力を生成するプライマリ第
1次デルタ−シグマ変調器と、剰余出力を受けるべく接続され、かつ剰余出力を
量子化した第2出力を発生するセカンダリデルタ−シグマ変調器と、中間出力お
よび第2出力を受けるべく接続され、かつ最終出力を発生する再結合器とを有し
、前記セカンダリデルタ−シグマ変調器は、少なくとも2の次数を有する多段デ
ルタ−シグマ変調器を提供する。
を有するデルタ−シグマ変調器の構成部品(components)を低減させる方法であ
って、量子化器の出力として、入力信号の所定数の最上位ビットを選択すること
により入力信号を量子化することを含む方法を提供する。
1累算器および前記第2累算器間に接続された打切り(truncation)段とを有し
、前記打切り段は、前記第1累算器のデジタル出力を受け、前記打切り段は、デ
ジタル打切り出力を前記第2累算器に送信し、前記打切り段は、前記第1累算器
のデジタル出力を打切って、前記打切り出力を生成し、そして、前記第1累算器
のデジタル出力は、前記打切り出力より大きいディジット(digits)を有するデ
ルタ−シグマ変調器を提供する。
誤差がデジタル数で表されるように前記量子化誤差の量を計算する計算手段と、
前記量子化誤差を表すデジタル数を打切る打切り手段と、を有し、前記量子化器
は、前記計算手段に接続され、前記打切り手段は、前記計算手段に接続されてい
るデルタ−シグマ変調器を提供する。
解が得られるであろう。
0は、N分数乗算器(fractional-N multiplier)の分数部分(fractional part
)である。この入力20は、1次デルタ−シグマ変調器30に供給される。この
1次変調器すなわちプライマリ変調器30の出力40は、入力20の量子化バー
ジョンである。また、このプライマリ変調器30により剰余信号50が作られる
。
30により導入された誤差に相当する剰余信号50は、第2デルタ−シグマ変調
器70に供給される。この2次変調器すなわちセカンダリ変調器70は、少なく
とも1つの2次デルタ−シグマ変調器であるのが好ましい。
50を量子化する。セカンダリ変調器70のこの出力80は、次に再結合器60
に送られる。再結合器60は、プライマリ変調器30により導入された剰余誤差
が、その量子化された近似値、セカンダリ変調器出力80により相殺されるよう
に、セカンダリ変調器70の出力80とプライマリ変調器出力40とを結合する
。このセカンダリ変調器出力80は、セカンダリ変調器70の高い次数(少なく
とも2次)のために、低いベースバンドの量子化ノイズを持つ。かくして、再結
合器60は最終出力90を出力し、この最終出力90は、量子化により導入され
た最小ノイズを伴う、入力20の量子化である。
る。この変調器30は、加算器100で入力20を受ける。加算器100は、こ
の入力20を有効な剰余信号50に加算する。加算器100の出力は、遅延ユニ
ット110により受けられる。
により受けられる。量子化器120は、デッドゾーン量子化器である。すなわち
、量子化器120の入力の或る値に対して、量子化器120はゼロを出力する。
入力のこのデッドゾーン範囲内では、量子化器120はゼロ出力を持つ。量子化
器120への入力がデッドゾーン範囲より上であると、量子化器は1を出力する
。入力がデッドゾーン範囲より下であると、量子化器は−1を出力する。
0は、利得段140にも供給される。この利得段140の出力150は、第2加
算器130により遅延ユニット出力115から減じられる。
実行される。量子化器120がそのデッドゾーン内にあるとき、すなわち出力4
0がゼロであるときは、剰余信号50は、遅延ユニット110により形成される
有効レジスタのコンテンツに等しい。量子化器120が−1の出力を有する場合
には、剰余信号50は、遅延ユニット出力115(Dフリップフロップにより形
成されるレジスタのコンテンツが有効である)と、利得出力150との合計であ
る。図面において、利得出力が219で、量子化器出力40が1であるときは、遅
延ユニット出力115から219が減じられる。量子化器出力40が−1であると
きは、遅延ユニット出力115に219が加えられる。
ユニット110(この場合もレジスタが有効である)のコンテンツへの219の加
算および減算は3つの最上位ビット(MSB)に影響を与えるに過ぎないので、
下位の14ビット(14LSB)は影響を受けない。従って、下位の14ビット
を第2加算器130に通す必要はなく、直接剰余信号50に進む。
実行は、当業者にとって簡単に理解されよう。
に示したセカンダリ変調器70として使用できる。しかしながら、セカンダリ変
調器70に、第2次デルタ−シグマ変調器すなわち高次のデルタ−シグマ変調器
を使用できることに留意すべきである。
、セカンダリ第2次デルタ−シグマ変調器170とからなる。これらの両変調器
160、170は、図1に示しかつ上述したデッドゾーン量子化器120と同様
のデッドゾーン量子化器を使用している。
、第1加算器200を介して第1利得段190の出力180を減じる。この加算
器200の出力210は、第1累算器220により受けられる。第1累算器22
0の出力は、第1打切り段240に供給される。この第1打切り段240は、第
1累算器220の出力230から最上位ビット(複数:MSBs)を選択する。
かくして、第1累算器220は、22ビット剰余信号50を収容するのに22ビ
ットを必要としているが、第2累算器250は、第1打切り段240が存在する
ために12ビットを必要とするに過ぎない。累算器220からの10個のLSB
はこれ以上処理されない。ビットのこのような打切りによるノイズは無視できる
ことが試験により証明されている。
量子化器270は機能の点で前述の量子化器120と同じである。
よび第2利得段300に供給される。フィルタ段290の出力310は、第1利
得段190により受けられる。第2利得段300の出力は、第2加算器320に
より受けられる。第2加算器320はまた、第2累算器250の出力260を受
ける。
とき)、剰余信号50は直接第1累算器220に導かれる。また、第2加算器3
20の出力330は、第2累算器250のコンテンツである。一方、量子化器2
70が−1の出力をもつときは、第2加算器320により219の利得が加算され
て出力330を作る。また、この場合に、以前の量子化器出力が1であったとき
は、3×219の利得も剰余信号50に加算され、第1累算器220により受けら
れる。
ったときは、3×219が加算器200により剰余値50から減じられ、かつ加算
器320により第2累算器250の値から減じられる。
が配置されている。打切り段340は、出力330の6つのMSBを選択する。
出力330は、12ビットをもつ累算器250のコンテンツと利得段300(3
つのMSBのみに影響を与える)との合計/差であるので、出力330は12ビ
ットになる。打切り段340は、打切り出力350のための6ビットを残して、
出力330の6つのLSBを打切る。この打切り出力350は、次に、セカンダ
リ第2次デルタ−シグマ変調器170に供給される。
330は剰余信号50に似ていることに留意されたい。
加算器は6ビット幅である。
との相互作用により、累算器出力260が変調器170の累算器370に到達す
る前であっても、累算器出力260が低減される。
器出力260が累算器370に到達する前であっても、2×219の合計が累算器
出力260から減じられる。これは、加算器380および利得段390が設けら
れていることによる。利得段390は、量子化器360から出力400を受け、
かつ出力400に基いて、加算器380により出力350から219が加算または
減算される。しかしながら、加算器320および利得段300が設けられている
ため、剰余219は、累算器出力260から加算または減算できる。かくして、両
量子化器270、360の出力が1であるときは、累算器出力260が打切り出
力350に方向転換するときに、累算器出力260から2×219が減じられる。
により受けられる。この累算器370の出力420は、前述の量子化器と同様な
量子化器360により受けられる。この量子化器360の出力400は、フィル
タ430、440により連続的に受けられる。
れる信号450である。この加算器460はセカンダリ出力80を発生する。
の2−変換図が示されている。再結合器60はプライマリ変調器出力40および
セカンダリ出力80を受ける。フィルタ470は、セカンダリ出力80が到達す
るまで変調器出力40を遅延させる。フィルタ480は、加算器490により関
連する変調器出力40からセカンダリ出力80を減じることができる。加算器4
40の出力は、最終出力90である。
可能であろう。本願の特許請求の範囲に含まれるこのような全ての設計は、本発
明の一部を構成するものと考えられる。
ユニットと、デッドゾーンを備えかつ中間出力を発生する量子化器と、利得段と
を有し、 前記第1加算器は、前記第2加算器の入力および出力を受けかつこれらを加算
するように接続され、 前記遅延ユニットは、前記第1加算器と前記量子化器との間に接続され、 前記利得段は、前記量子化器から中間出力を受けるように接続され、 前記第2加算器は、前記遅延ユニットの出力および前記利得段の出力を受けか
つ前記遅延ユニットの出力から前記利得段の出力を減算するように接続され、そ
して、 前記剰余出力は、前記第2加算器の出力であること を特徴とする変調器。 “OUT PUT”の訳が“出力”であるにもかかわらず誤って“入力”と記載した。
Claims (16)
- 【請求項1】 多段デルタ−シグマ変調器であって、 入力を受けるべく接続され、かつ入力を量子化した中間出力および量子化ノイ
ズ信号である剰余出力を生成するプライマリ第1次デルタ−シグマ変調器と、 剰余出力を受けるべく接続され、かつ剰余出力を量子化した第2出力を発生す
るセカンダリデルタ−シグマ変調器と、 中間出力および第2出力を受けるべく接続され、かつ最終出力を発生する再結
合器と、を有し、 前記セカンダリデルタ−シグマ変調器は、少なくとも2の次数を有すること を特徴とする多段デルタ−シグマ変調器。 - 【請求項2】 請求項1記載の変調器であって、 前記プライマリデルタ−シグマ変調器は、第1加算器と、第2加算器と、遅延
ユニットと、デッドゾーンを備えかつ中間出力を発生する量子化器と、利得段と
を有し、 前記第1加算器は、前記第2加算器の入力および出力を受けかつこれらを加算
するように接続され、 前記遅延ユニットは、前記第1加算器と前記量子化器との間に接続され、 前記利得段は、前記量子化器から中間出力を受けるように接続され、 前記第2加算器は、前記遅延ユニットの出力および前記利得段の出力を受けか
つ前記遅延ユニットの出力から前記利得段の出力を減算するように接続され、そ
して、 前記剰余出力は、前記第2加算器の入力であること を特徴とする変調器。 - 【請求項3】 請求項1記載の変調器であって、 前記セカンダリデルタ−シグマ変調器は、デッドゾーンをもつ量子化器を備え
たセカンダリ第2次デルタ−シグマ変調器であって、セカンダリ第1次デルタ−
シグマ変調器が前記剰余出力を受けるように接続された前記セカンダリ第2次デ
ルタ−シグマ変調器と、デッドゾーンをもつ量子化器を備えた前記セカンダリ第
1次デルタ−シグマ変調器であって、前記セカンダリ第2次デルタ−シグマ変調
器が前記セカンダリ第2次デルタ−シグマ変調器の出力を受けるように接続され
た前記セカンダリ第1次デルタ−シグマ変調器と、を有し、 デッドゾーンは、前記量子化器への入力が2つの所定値の間にあるとき、前記
量子化器出力がゼロである1つの入力範囲であること を特徴とする変調器。 - 【請求項4】 請求項3記載の変調器であって、 前記セカンダリ第2次デルタ−シグマ変調器は、前記剰余出力を受ける第1加
算器と、第1累算器と、第2累算器と、第2加算器と、第1利得段と、第2利得
段と、第1打切り(truncation)ブロックと、第2打切りブロックと、第1フィ
ルタブロックと、デッドゾーンを備えた量子化器と、を有し、 前記第1加算器は、前記剰余出力から前記第1利得段の出力を減算し、 前記第1累算器は、前記第1加算器の出力を受け、 前記第1打切りブロックは、前記第1累算器の出力を受け、 前記第2累算器は、前記第1打切りブロックの出力を受け、 前記量子化器は、前記第2累算器の出力を受け、 前記量子化器の出力は、前記第1フィルタブロックおよび前記第2利得段によ
り受けられ、 前記第1フィルタブロックの出力は、前記第1利得段により受けられ、 前記第2加算器は、前記第2累算器の出力から前記第2利得段の出力を減算し
、そして、 前記第2打切りブロックは、前記第2加算器の出力を受けること を特徴とする変調器。 - 【請求項5】 請求項4記載の変調器であって、 前記セカンダリ第1次デルタ−シグマ変調器は、第3加算器と、第3累算器と
、デッドゾーンを備えた第2量子化器と、第3利得段と、第2フィルタブロック
と、第3フィルタブロックと、を有し、 前記第3加算器は、前記第2打切りブロックの出力から前記第3利得段の出力
を減算し、 前記第3累算器は、前記第3加算器の出力を受け、 前記第2量子化器は、前記第3累算器の出力を受け、 前記第3利得段は、前記第2量子化器の出力を受け、 前記第2フィルタブロックは、前記第2量子化器の出力を受け、そして、 前記第3フィルタブロックは、前記第2フィルタブロックの出力を受けること を特徴とする変調器。 - 【請求項6】 請求項5記載の変調器であって、 第4加算器が前記第1量子化器の出力を受けかつこれを加算し、かつ前記第1
量子化器の出力および前記第3フィルタブロックの出力を加算して、前記第2出
力を生成すること を特徴とする変調器。 - 【請求項7】 請求項1記載の変調器であって、 前記プライマリ第1次変調器と前記再結合器との間で順番(sequence)に接続
された複数のデルタ−シグマ変調器を更に有し、これらのデルタ−シグマ変調器
のうちの1つは、デッドゾーンをもつ量子化器を用いて前記量子化器への入力信
号を量子化し、ここで前記デッドゾーンは1つの入力範囲であり、前記量子化器
への入力が2つの所定値の間の値を有する場合、前記量子化器の出力がゼロであ
ること を特徴とする変調器。 - 【請求項8】 請求項7記載の変調器であって、 前記量子化器は、量子化器の出力として、前記入力信号から所定数の最上位ビ
ットを選択すること を特徴とする変調器。 - 【請求項9】 多数の段を持つデルタ−シグマ変調器であって、少なくとも1つの量子化器を
有する前記デルタ−シグマ変調器の構成部品(components)を低減させる方法に
おいて、 前記量子化器の出力として、入力信号の所定数の最上位ビットを選択すること
により、前記入力信号を量子化することを含むこと を特徴とする方法。 - 【請求項10】 請求項9記載の方法であって、 前記変調器の少なくとも1つの段において、デッドゾーンを備えた量子化器を
使用することをさらに含み、前記デッドゾーンは1つの入力範囲であり、前記量
子化器への入力が2つの所定値の間にある場合、前記量子化器の出力がゼロであ
ること を特徴とする方法。 - 【請求項11】 請求項9記載の方法であって、 前記入力信号は、前記変調器の異なる段において、前記入力信号から所定数の
最上位ビットを連続的に選択することにより量子化されること を特徴とする方法。 - 【請求項12】 請求項9記載の方法であって、 前記量子化器により導入される量子化誤差を表すデジタル数を打切る(truncat
ion)ことを含むこと を特徴とする方法。 - 【請求項13】 デルタ−シグマ変調器であって、 第1累算器と、第2累算器と、前記第1累算器および前記第2累算器間に接続
された打切り(truncation)段と、を有し、 前記打切り段は、前記第1累算器のデジタル出力を受け、 前記打切り段は、デジタル打切り出力を前記第2累算器に送信し、 前記打切り段は、前記第1累算器のデジタル出力を打切って、前記打切り出力
を生成し、そして、 前記第1累算器の前記デジタル出力は、前記打切り出力より大きいディジット
(digits)を有すること を特徴とするデルタ−シグマ変調器。 - 【請求項14】 請求項13記載のデルタ−シグマ変調器であって、 前記打切り出力は、前記第1累算器の前記デジタル出力から所定数のビットを
選択することにより生成されること を特徴とするデルタ−シグマ変調器。 - 【請求項15】 デルタ−シグマ変調器であって、 量子化器と、前記量子化器により導入される量子化誤差がデジタル数で表され
るように、当該量子化誤差の量を計算する計算手段と、前記量子化誤差を表すデ
ジタル数を打切る(truncation)打切り手段と、を有し、 前記量子化器は、前記計算手段に接続され、そして、 前記打切り手段は、前記計算手段に接続されていること を特徴とするデルタ−シグマ変調器。 - 【請求項16】 請求項15記載のデルタ−シグマ変調器であって、 前記打切り手段は、前記量子化誤差を表すデジタル数を、当該デジタル数から
所定数のビットを選択することで打切ること を特徴とするデルタ−シグマ変調器。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
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