JPH03148919A - オーバーサンプリング型ａｄ変換器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 ΣΔ変調器を用いたオーバーサンプリング型ＡＤ変換器
に関し、 経済的な構成により安定に量子化雑音を抑圧することを
目的とし、 信号周波数の２倍以上の周波数である所定のサンプリン
グレートより高いサンプリング周波数で入力信号を処理
するΣΔ変調部と、該ΣΔ変調部の出力信号を間引き処
理して前記所定のサンプリングレートのディジタル信号
とするディジタルフィルタとを備えたオーバーサンプリ
ング型ＡＤ変換器に於いて、前記ΣΔ変調部を、任意数
の一次ΣΔ変調器と二次ΣΔ変調器とを組合せて、前段
のΣΔ変調器の量子化雑音成分を後段のΣΔ変調器に入
力し、且つ前記入力信号が加えられる初段のΣΔ変調器
の出力信号と、次段以降のΣΔ変調器の出力信号を順次
次数を増加して、各段の出力は前段までの次数分の差分
回路（１−Ｚ−）で差分を取った信号とを加算器に加え
る構成とした。

〔産業上の利用分野〕

本発明は、ΣΔ変調器を用いたオーバーサンプリング型
ＡＤ変換器に関するものである。

入力アナログ信号を、その周波数の２倍の周波数でサン
プリングすることにより、原信号を再生できることが知
られている。従って、通常のＡＤ変換器に於いては、入
力アナログ信号の周波数の２倍以上のサンプリング周波
数で、入力アナログ信号をサンプリングしてＡＤ変換す
る構成が一般的である。その場合に折返成分が生じるの
で、ＡＤ変換器の前段にフィルタを設けるものであるが
、高精度のアナログ回路を必要とするものであるから、
回路構成が複雑となり且つ高価となるものであった。

この前置フィルタを省略或いはその構成を簡略化し、且
つ分解能を向上する為に、入力アナログ信号の周波数に
比較して充分に高いサンプリング周波数でサンプリング
した後、所定のサンプリングレートのディジタル信号と
なるように、間引き処理するオーバーサンプリング型Ａ
Ｄ変換器が知られている。

ＡＤ変換器に於ける変換誤差は、サンプリングした入力
アナログ信号をディジタル信号に量子化する際の入力ア
ナログ信号と量子化電圧との差として生じるもので、最
小量子化ステップＶｑに対して、±Ｖｑの振幅範囲内の
ランダム値となり、この量子化誤差によって生じる量子
化雑音のスペクトルは、サンプリング周波数の１７２の
周波数範囲にわたってほぼ一様に分布することになる。

従って、サンプリング周波数を高くする程、広い周波数
範囲にわたって厨子化雑音が分布することになり、信号
周波数近傍の量子化雑音が低減し、Ｓ／Ｎを改善するこ
とができる。

オーバーサンプリング型ＡＤ変換器は、信号周波数に比
較して数１０〜敗１００倍のサンプリング周波数を用い
て、入力アナログ信号をサンプリングし、所要帯域以外
の量子化雑音をフィルタで除去すると共に所定サンプリ
ングレートのディジタル信号に変換するものである。

このオー１（−サンプリング型ＡＤ変換器としては、Δ
変調器又はΣΔ（或いはΔΣ）変調器を用いた構成が多
く採用されている。Δ変調器は、比較器からなる１ビッ
ト量子化器と、１サンプル遅延回路と、積分器等からな
る予測フィルタと、入力信号と予測信号との差分を求め
る減算器とから構成されている。又ΣΔ変調器は、Δ変
調器に積分器を追加した構成に相当し、その場合の量子
化雑音のスペクトラムは、前述のように、高周波側に集
中する特性となり、信号周波数近傍の量子化雑音は更に
減少するから、Δ変調器を用いたＡＤ変換器に比較して
、Ｓ／Ｎを更に改善することができるものである。

このようなΣΔ変調器を用いたオーバーサンプリング型
ＡＤ変換器に於いて、経済的な構成により更にＳ／Ｎを
改善することが要望されている。

〔従来の技術〕

ΣΔ変調器を用いたオーバーサンプリング型ＡＤ変換器
は、既に各種の構成が提案されており、第９図は一次Σ
Δ変調器を用いた場合のブロック図であり、７１は一次
ΣΔ変調器、７２は間引きフィルタ、７３．７４は加算
器、７５．７６は１サンプル遅延回路（Ｄ）、７７は比
較器からなる１ビット量子化器である。加算器７４と１
サンプル遅延回路７５とにより積分器が構成され、この
積分器を省略した構成がΔ変調器に相当することになる
。又間引きフィルタ７２により、所定のサンプリングレ
ートとなるように間引き処理が行われると共に、信号周
波数成分以外の折返成分を除去する処理が行われる。

又第１０図は二次ΣΔ変調器を用いた場合のブロック図
であり、８１は二次ΣΔ変調器、８２は間引きフィルタ
、８３〜８６は加算器、８７は比較器からなる１ビット
量子化器、８８〜９０　ｌｅｔ　１サンプル遅延回路（
Ｄ）である。この構成に於いても、加算器８４と遅延回
路８日とにより一方の積分器が構成され、加算器８６と
遅延回路８９とにより他方の積分器が構成されている。

この二次ΣΔ変調器８１は、その入力信号をＸ、出力信
号をＹ、量子化雑音をＱとすると、Ｙ＝Ｘ＋Ｑ　（ｌ−
Ｚ−２）　”　　　　　　−（１）で表される特性を有
することが知られており、一次ΣΔ変調器を用いた構成
に比較して、更に量子化雑音は高周波側に多く分布する
特性となり、このようにノイズを分布せしめるフィルタ
特性は、ノイズシェビング特性と称するものである。同
一のＳ／Ｎを得る為のオーバーサンプリング比は、積分
器の次数を増加することにより大幅に下げることができ
る。この場合、阻止域減衰量の大きいディジタルフィル
タが必要となる。

このようなＡＤ変換器に於いて、例えば、４０ＫＨｚ帯
域の信号を１４ビット以上の精度のディジタル信号に変
換するには、１０ＭＨｚ（サンプリング比１２Ｂ）程度
のサンプリング周波数とする必要がある。ΣΔ型変調器
は、スイッチト・キャパシタ回路により構成することが
可能であり、その場合にＣＭＯＳ構成が採用されるが、
演算増幅器の動作速度やスイッチのオン抵抗によるキャ
パシタへの充電時定数等から、サンプリング周波数を１
０ＭＨｚ以上とすることは、半導体プロセス上の歩留り
を劣化させることになる。

この為に、サンプリング周波数の上限が制約され、Ｓ／
Ｎを改善するには、次数を増加したΣΔ変調器を用いる
ことが考えられる。しかし、三次以上のΣΔ変調器は動
作が不安定となり、実用化できないものである。

そこで、一次ΣΔ変調器を組合せて、等価的に三次特性
となるＭＡＳＨ（Ｍ人１ｕｔｉ　ｓｔａｇｅ　ｎｏｉｚ
ｅΣｌａｐｉｎｇ　）型のオーバーサンプリング型ＡＤ
変換器が提案されている。第１１図はこのＡＤ変換器の
ブロック図であり、９１〜９３は量子化器、９４は間引
きフィルタ、９５〜１０６は加算器、１０７〜１１５は
ｌサンプル遅延回路である。

加算器９６．９９，１０３と遅延回路１０フ。

１０９．１１２とにより、各段の積分器が構成されてし
）る。又入力信号Ｘが加えられる初段の一次ΣΔ変調器
の出力信号Ｙｌが加算器１０６に入力され、この一次Σ
Δ変調器の量子化器９１の入出力信号差が加算器９７に
より求められて、その出力の量子化雑音Ｑｌが次段の一
次ΣΔ変調器に入力され、その出力信号Ｙ２が加算器１
０１と遅延回路１１１とからなる一次差分の回路を介し
て加算器１０６に入力され、この一次ΣΔ変調器の量子
化器９２の入出力信号差が加算器１００により求められ
て、その出力の量子化雑音Ｑ２が次段の一次ΣΔ変調器
に入力され、その出力信号Ｙ３が加算器１０４，１０５
と遅延回路１１４，１１５からなる二次差分の回路を介
して、加算器１０６に入力され、この加算器１０６の出
力信号が間引きフィルタ９４に入力される。

この場合の伝達関数は、次のようにして求めることがで
きる。即ち、各ΣΔ変調器の出力信号Ｙ１、Ｙ２．Ｙ３
は、 Ｙ　１　＝Ｘ十Ｑ　ｌ　（１−Ｚ−）　　　　　　−（
２）Ｙ２＝−Ｑｌ＋Ｑ２　　（１−Ｚ−）　　　　　−
（３）Ｙ３＝−Ｑ２＋Ｑ３　（１−Ｚ−）　　　　−（
４）となり、（２）、　（３）、　（４）式からＱｌ、
Ｑ２を消去すると、 Ｙ＝Ｙ１＋Ｙ２　（１−Ｚ−） ＋Ｙ３　（（ｌ−Ｚ−１）！ ＝ｘ＋Ｑ３　（ｌ−Ｚ−２）　　　　　　　−（５）と
なる。

この（５）式から判るように、初段の出力信号Ｙ１と、
２段目の出力信号Ｙ２の一次差分をとった信号と、３段
目の出力信号Ｙ３の二次差分をとった信号とを加算する
ことにより、初段の量子化雑音Ｑ１と、２段目の量子化
雑音Ｑ２を打ち消すことができる。

又ノイズシェビング関数は（１−Ｚ−）”となり、三次
ΣΔ変調器と同様な量子化雑音の抑圧効果が得られると
共に、構成要素としては、一次ΣΔ変調器であるから、
動作が不安定となることはない。

〔発明が解決しようとする問題点〕

従来例のΣΔ変調器を用いたオーバーサンプリング型Ａ
Ｄ変換器に於いて、ΣΔ変調器を三次構成としてＳ／Ｎ
を改善しようとしても、前述のように、動作が不安定と
なるから、実用化できないものである。

これに対して、第１１図に示すオーバーサンプリング型
ＡＤ変換器は、一次ΣΔ変調器を用いるものであるから
、動作が不安定となることもなく、三次ノイズシェビン
グ特性を得ることができる。

しかし、３段構成の一次ΣΔ変調器に対応して３個の積
分器を必要とすることになり、回路規模が大きくなる欠
点があり、又後段のディジタルフィルタの回路規模も大
きくなる欠点がある。

本発明は、経済的な構成により安定に量子化雑音を抑圧
することを目的とするものである。

〔課題を解決するための手段〕

本発明のオーバーサンプリング型ＡＤ変換器は、一次Σ
Δ変澗器と二次ΣΔ変調器とを組合せて構成したもので
あり、第１図を参照して説明する。

ΣΔ変調部１とディジタルフィルタ２とを備えたオーバ
ーサンプリング型ＡＤ変換器に於いて、ΣΔ変調部ｌを
、任意数の一次ΣΔ変調器３と二次ΣΔ変調器４とを組
合せ、前段のΣΔ変調器の量子化雑音を後段のΣΔ変調
器に入力し、且つ入力信号が加えられる初段のΣΔ変調
器の出力信号と、差分回路６等により次段以降のΣΔ変
調器の出力信号を順次次数を増加して差分をとった信号
とを加算器５に加える構成としたものである。

又初段を一次ΣΔ変調器３とし、次段を二次Σ変調器４
として、その二次ΣΔ変調器４のノイズシェビング関数
を（１−αＺ−＋Ｚ−２）とし、係数αを２より小さい
値に設定したものである。

【作用〕

初段を一次ΣΔ変調器３とし、次段を二次ΣΔ変調器４
とした場合、初段の一次ΣΔ変調器３の出力信号Ｙ１は
、入力信号をＸとし、量子化雑音をＱｌとすると、Ｙ１
＝Ｘ＋Ｑ１　（１−Ｚ−）　となり、次段の二次ΣΔ変
調器４の出力信号Ｙ２は、Ｙ２＝−Ｑ１＋Ｑ２　（１−
Ｚ−）”　となる。コノ量子化雑音Ｑｌを消去すると、
Ｙ＝Ｙ　１　＋Ｙ２（１−Ｚ−）＝Ｘ＋Ｑ２　（１−Ｚ
−）　３となる。

即ち、２個のΣΔ変調器により三次のノイズシェビング
特性を得ることができる。又ディジタルフィルタ２によ
り折返成分の除去と間引き処理とを行うものである。

又二次ΣΔ変調器４のノイズシェビング関数を（ｌ−α
Ｚ−＋ｚ−２）とすると、Ｙ＝Ｙ１＋Ｙ２（１−Ｚ−）
＝Ｘ十Ｑ２　（１−Ｚ−）・（ｌ−αＺ−＋ｚ−２）と
なり、有極フィルタを構成することができる。

〔実施例〕

以下図面を参照して本発明の実施例について詳細に説明
する。

！　第２図は本発明の一実施例のブロック図であり、１
１は一次ΣΔ変調器、１２は二次ΣΔ変調器、１３は間
引きフィルタ、１４〜１６．２０〜２４゜２９は加算器
、１７．１８．２５〜２７．３０は！サンプル遅延回路
（Ｄ）、１９．２８は量子化器である。

一次ΣΔ変調器１１に於いては、加算器１６と遅延回路
１７とにより積分器が構成され、量子化器１９の出力信
号は加算器１４に入力される。又量子化器１９の人出力
信号が加算器２０に加えられ、その差分が量子化雑音Ｑ
１として二次ΣΔ変調器１２に入力される。この二次Σ
Δ変調器１２に於いては、加算器２２と遅延回路２５と
による積分器と、加算器２４と遅延回路２６とによる積
分器とが設けられており、量子化器２８の出力信号は、
加算器２９と遅延回路３０とからなる一次の差分回路を
介して加算器１４に入力される。

従って、前述のように、入力信号をＸ、加算器１４から
の出力信号をＹとすると、伝達関数は、前述のように、
Ｙ＝Ｙ１＋Ｙ２　（１−Ｚ−）＝Ｘ＋Ｑ２　（１−Ｚ−
）　となり、三次のノイズシェビング特性を得ることが
できる。

第３図はスイッチト・キャパシタ回路により構成した本
発明の一実施例の回路を示し、一次ΣΔ変調器は、演算
増幅器３１と比較器３２とラッチ回路３３とキャパシタ
０１〜Ｃ４とスイッチとにより構成されている。又二次
ΣΔ変調器は、演算増幅器３４．３５と比較器３６とラ
ッチ回路３７とキャパシタ０５〜Ｃ１２とスイッチとか
ら構成される装置 第２図に於ける加算器ｌ６と遅延回路ｌ７とからなる一
次ΣΔ変調器の積分器は、入力キャパシタＣＩと演算増
幅器３ｌと帰還キャパシタＣ２とにより構成され、遅延
回路ｌ８と加算器ｌ５とによる入力信号と予測信号との
差分をとる回路は、ラッチ回路３３とその出力信号Ｙｌ
によって制御されるスイッチとキャパシタＣ３，Ｃ４と
基準電圧＋Ｖｒ，−Ｖｒとにより構成されている。又量
子化器ｌ９は比較器３２により構成されている。

又二次ΣΔ変調器ｌ２に於ける加算器２２と遅延回路２
５とからなる積分器は、入力キャパシタＣ５と演算増幅
器３４と帰還キャパシタＣ６とにより構成され、加算器
２４と遅延回路２６とからなる積分器は、入力キャパシ
タＣ７と演算増幅器３５と帰還キャパシタＣ８とにより
構成され、量子化器２８は比較器３６により構成されて
いる。

又遅延回路２７と加算器２１、２３とからなる帰還回路
は、ラッチ回路３７の出力信号Ｙ２によって制御される
スイッチとキャパシタＣ９，ＣＩＯ。

Ｃ１３，Ｃｌ４と基準電圧＋Ｖｒ，−Ｖｒと、ラッチ回
路３３の出力信号Ｙｌにより制御されるスイッチとキャ
パシタＣｌ１．Ｃｌ２と基準電圧十Ｖｒ，−Ｖｒとによ
り構成されている。

積分器を構成するスイッチは、図示を省略したサンプリ
ングクロック信号に従って動作するものであり、又比較
器３２，３５は、例えば、積分器の出力信号がθより大
きい時にｌ”、小さい時に°Ｏ”の信号を出力し、ラッ
チ回路３３．３７にサンプリングクロック信号に従って
ラッチされる。キャパシタＣ３，Ｃ４，Ｃ９〜Ｃ１４に
充電する為の基準電圧は、ラッチ回路３３．３７の出力
信号が°°１”の時−Ｖｒ、０”の時＋Ｖｒ側にスイッ
チにより切替えられる。

又比較器３２の入力信号がキャパシタＣ５に転送され、
ラッチ回路３３の出力信号Ｙｌにより制御されるスイッ
チによってキャパシタＣｌｌ，Ｃｌ２に基準電圧が切替
えられて充電されることにより、第２図の加算器２０の
作用を行うことになり、一次ΣΔ変調器の量子化雑音Ｑ
１を二次Σ変調器へ入力することになる。

第４図は本発明の他の実施例の概略ブロック図であり、
４１は一次ΣΔ変調器、４２は二次ΣΔ変調器、４３は
間引きフィルタ、４４〜４６は加算器、４７．４８．５
５，５７．６０は１サンプル遅延回路（Ｄ）、４９．５
８は量子化器、５０。

５１、５９は加算器、６５は積分器と量子化器とを含む
回路、６６は係数器の係数回路である。

二次ΣΔ変調器４２に於けるノイズシェビング関数を、
ｌ−αＺ−＋ｚ−ｔとするもので、伝達関数は Ｙ＝Ｙ１＋Ｙ２　（１−Ｚ−） ＝Ｘ＋Ｑ２　（１−Ｚ−）（１−ｃｒＺ−十Ｚ−２）、
−（６） となる。この係数器を２より小さい値に選定するもので
あり、例えば、α＝１、９９４とすることができる。

第５図は第４図の更に詳細なブロック図であり、第４図
と同一符号は同一部分を示し、５２〜５４。

６３は加算器、５５，５６．６２は１サンプル遅延回路
、５８．６１は量子化器、６６−１、６６−２．６７−
１〜６７−５は係数器である。

係数器６６−１の係数をα−１、係数器６６−２の係数
を２−α、係数器６７−１〜６７−３の係数をＡ１〜Ａ
３、係数器６７−４の係数を２とし、α＝２とした場合
は、二次ΣΔ変調器４２は第２図に示す実施例に於ける
二次ΣΔ変調器ｌ２と同様な機能の構成となる．この実
施例に於いては、αく２とするもので、例えば、α＝１
、９９４に選定するものである。又係数器６７−１〜６
７−４の前述の係数Ａ１〜Ａ４を、０．５，０．５，１
。

０、５とし、量子化器４９．５８．６１に於ける比較器
値を、０，０．５，０．５とすることができる。

又係数Ａ１−Ａ４を、０．５，　０．５，　０．５，　
０．２５とし、量子化器４９，５８．６１に於ける比較
閾値を、０．０．２５．０．２５とすることができる。

なお、量子化器５８．６１の出力信号を、加算器６３に
より加算して出力することにより、その出力は、２．０
．−２の３値となる。

又スイッチト・キャパシタ回路で構成する場合は、第３
図に於ける比較器３６を２個設けて量子化器５８．６１
を構成すると共に、一方は正極性の基準電圧と比較し、
他方は負極性の基準電圧と比較する構成とし、又それら
の比較器からなる量子化器５８．６１の入力信号をスイ
ッチとキャパシタとを介して演算増幅器３４に入力する
構成とすれば良いことになる。

第６図は、本発明の一実施例の第２図に示す構成のオー
バーサンプリング型ＡＤ変換器のＡＤ変換出力信号スペ
クトル曲線図であり、入力信号として、周波数１０ＫＨ
ｚ、電圧１、ＯＶの正弦波信号を入力し、２５６０ＫＨ
ｚのオーバーサンプリング周波数でサンプリングしてデ
ィジタル信号に変換し、間引きフィルタで処理した後の
スペクトルを示す。

又第７図は本発明の他の実施例の第４図、第５図に示す
構成のオーバーサンプリング型ＡＤ変換器のＡＤ変換出
力信号スペクトル曲線図であり、入力信号は前述の場合
と同一としたもので、量子化雑音が更に低減し、又零周
波数の一次の減衰極と共に、３０ＫＨｚ付近にも大きな
減衰極が生じていることが判る。

第８図は、Ｓ／Ｎ特性曲線図であり、曲線ａは本発明の
一実施例、曲線すは本発明の他の実施例のそれぞれ信号
Ｎ対量子化雑音Ｎ、特性を示す。

二次ΣΔ変調器に於けるノイズシェビング関数の（ｌ−
αＺ−＋ｚ−２）のαを２より小さい値とすることによ
り、−６ｄ　Ｂ程度（１ビット相当）改善できることが
判る。

前述の実施例に於いては、初段を一次ΣΔ変調器、次段
を二次ΣΔ変調器とした場合を示すものであるが、更に
３段目に一次ΣΔ変調器或いは二次ΣΔ変調器を設ける
ように、一次ΣΔ変調器と二次Σ変調器とを任意数組合
せて、オーバーサンプリングＡＤ変換器を構成し、三次
以上のノイズシェビング関数を得るようにすることも可
能である。

〔発明の効果〕

以上説明したように、本発明は、任意数の一次ΣΔ変調
器３と二次ΣΔ変調器４とを組み合わせてΣΔ変調部ｌ
を構成したもので、比較的簡単な構成により三次以上の
ノイズシェビング特性を容易に得ることができ、経済的
な構成により安定に動作してＡＤ変換を行わせ、且つ量
子化雑音を低減させることができる。

更に、二次ΣΔ変調器４に於けるノイズシェビング関数
を（ｌ−αＺ−＋ｚ−ｔ）とし、αを２より小さい値と
することにより、量子化雑音を更に低減することが可能
となり、ＡＤ変換精度を向上させることができる利点が
ある。

【図面の簡単な説明】

第１図は本発明の原理説明図、第２図は本発明の一実施
例のブロック図、第３図は本発明の一実施例の回路図、
第４図は本発明の他の実施例の概略ブロック図、第５図
は本発明の他の実施例のブロック図、第６図及び第７図
はＡＤ変換出力信号スペクトル曲線図、第８図はＡＤ変
換出力信号Ｓ／Ｎ特性曲線図、第９図は一次ΣΔ変調器
を用いたＡＤ変換器のブロック図、第１０図は二次ΣΔ
変調器を用いたＡＤ変換器のブロック図、第１１図は従
来例のＡＤ変換器のブロック図である。 ｌはΣΔ変調部、２はディジタルフィルタ、３は一次Σ
Δ変調器、４は二次ΣΔ変調器、５は加算器、６は差分
回路である。

Claims (2)

【特許請求の範囲】
1. （１）、信号周波数の２倍以上の周波数である所定のサ
   ンプリングレートより高いサンプリング周波数で入力信
   号を処理するΣΔ変調部（１）と、該ΣΔ変調部（１）
   の出力信号を間引き処理して前記所定のサンプリングレ
   ートのディジタル信号とするディジタルフィルタ（２）
   とを備えたオーバーサンプリング型ＡＤ変換器に於いて
   、 前記ΣΔ変調部（１）を、任意数の一次ΣΔ変調器（３
   ）と二次ΣΔ変調器（４）とを組合せて、前段のΣΔ変
   調器の量子化雑音成分を後段のΣΔ変調器に入力し、且
   つ前記入力信号が加えられる初段のΣΔ変調器の出力信
   号と、次段以降のΣΔ変調器の出力信号を順次次数を増
   加して各段の出力信号を前段までの次数分の差分回路で
   差分を取った信号とを加算器（５）に加える構成とした
   ことを特徴とするオーバーサンプリング型ＡＤ変換器。
2. （２）、前記一次ΣΔ変調器（３）を初段とし、前記二
   次ΣΔ変調器（４）を次段として、該二次ΣΔ変調器（
   ４）のノイズシェビング関数を（１−αＺ＾−＾１＋Ｚ
   ＾−＾２）とし、前記係数αを２より小さい値に選定し
   たことを特徴とする請求項１記載のオーバーサンプリン
   グ型ＡＤ変換器。