JP4768187B2 - Ｎ分数周波数シンセサイザ用デルタ−シグマ変調器 - Google Patents

Description

【０００１】
（発明の属する技術分野）
本発明は、Ｎ分数周波数シンセサイザ（fraction-N frequency synthesizer）に関し、より詳しくは、このような周波数シンセサイザに使用されるデルタ−シグマ変調器に関する。
【０００２】
（発明の背景）
Ｎ分数周波数シンセサイザは、これらの一般的なカウンタパートである整数Ｎシンセサイザ（integer N synthesizer）に比べて多くの長所を有している。これらの長所として、数ある中で、高周波数分解能、高速チャネルスイッチング、低インバンド位相ノイズ、外部ＶＣＯでの位相ノイズ条件が厳格でないこと、および直接デジタル変調が可能なこと等がある。
【０００３】
基準周波数の非整数倍を達成する１つの方法として、ディバイダの分割比を種々の整数間で切り換えて、位相周波数検出器により見出された「平均」ディバイダ出力サイクルがＶＣＯ時間の非整数倍となるようにする方法がある。しかしながら、簡単なビットストリーム発生器を用いた場合には、スイッチング作用の結果として、ディバイダ出力の立上りエッジのディザリングにより、許容できないほど高い位相ノイズおよび側波帯がループ帯域幅内に引き起こされる。このため、低周波ノイズを高周波数にシフトできる高次デルタ−シグマ変調器が必要になる。シフトされた低周波ノイズは、次に、ループの低域通過応答によりフィルタされる。
【０００４】
残念なことに、このような高分解能デルタ−シグマ変調器は、大きなチップ面積および電力を消費する。このため、集積回路のコスト増大をもたらしかつ携帯機器の電池サイズを増大させるか電池寿命を短縮する。
【０００５】
大雑把にいえば、デジタルデルタ−シグマ変調器のハードウェアの量は、デルタ−シグマ変調器の分解能の次数にほぼ比例する。高次変調器は、ベースバンド量子化ノイズを低減させる良いノイズシェーピングが得られるので好ましいものである。送信器および受信器の位相ノイズ条件に適合させるため、小さい量子化ノイズがしばしば必要になる。高分解能はシンセサイザ出力に非常に低いステップサイズを可能にするので、高分解能も望ましいものである。この低いステップサイズは、製造時または野原で無線機器のトリミングを行なうのに有効である。これらの両特徴（高分解能および高次数）は、デジタルハードウェアの大型化という犠牲を払って得られるものである。
【０００６】
この問題を更に説明すると、パスカルの三角形（Pascals Triangle configuration）を実施するために、ＭＡＳＨ １−１−１−１形式の１０ビット４次デルタ−シグマ変調器は、少量の論理と一緒に４つの１０ビット累算器を必要とする。Wellsの米国特許第４，６０９，８８１号には、このような累算器が開示されている。かくして、４０個の単ビット累算器（ＳＢＡ）に匹敵するものとして、４つの１０ビット累算器を作ろうとするならば、Wellsの設計では上記三角形に求められる論理と共に４０個のＳＢＡが必要になる。
【０００７】
他のデルタ−シグマ変調器構成（例えば、Gaskelの米国特許第５，０７９，５２１号に開示されたもの）として、オーバヘッドをもつものもある。例えば、カスケード型第２段すなわち高次段からなるデルタ−シグマ変調器構成は、複雑さおよびサイズの点でパスカルの三角形再結合回路網と同様な再結合回路網を有している。
【０００８】
オーバヘッドの他の原因は、２以上の次数のデルタ−シグマ変調器に生じる。ここで、各累算器のビット数は、必要分解能より大きくなくてはならない。一例として、Heitalaの米国特許第５，０５３，８０２号の図１０は、２４ビットの２次デルタ−シグマ変調器用の２つの２７ビット累算器を示している。かくして、３ビット加算器および６つの特別なＳＢＡのオーバヘッド（１つの累算器につき３つの特別ＳＢＡ）が必要になる。
【０００９】
シンセサイジング可能な広い周波数範囲に適合させることを望む場合には、このオーバヘッドをより高くすることもできる。この一例が、Heitalaの上記米国特許の図１０に関連して示されている。必要オーバヘッドの量は、デルタ−シグマ変調器への入力に基いて定められる。入力が２４ビットバスに収容できる最大値に近い場合には、フィードバック論理のビット数または累算器のビット数は、入力が入力範囲の中間の値に近いときに必要とされる最小値より大きくしなければならない。
【００１０】
小型化されたデジタルハードウェアを必要とした場合には、任意の所与のデルタ−シグマ変調器構成の分解能または次数を小さくしなければならなかった。
【００１１】
従って、オーバヘッドハードウェアの減少および単ビット累算器の数に関する伝統的な拘束からの解放を可能にするデルタ−シグマ変調器が要望されている。このような変調器は、占有チップ面積および電力消費が小さく、従って電池寿命を長くしまたは小型電池を使用できる。
【００１２】
（発明の概要）
本発明は、デッドゾーンを備えた少なくとも１つの量子化器を使用する方法およびデルタ−シグマ変調器により従来技術の欠点を解消する。デッドゾーン量子化器は、その入力がデッドゾーン範囲内にあるときはゼロを出力する。また、デッドゾーン量子化器は、その入力がデッドゾーン範囲より上にあるときは所定値を出力する。また、デッドゾーン範囲より下にあるときは、量子化器は他の所定値を出力する。理想的には、量子化器のデッドゾーン閾値は、入力の上限閾値が下限閾値の正値となるように補完する。
【００１３】
また、累算器ビットを節約するため、デルタ−シグマ変調器は、異なる段で所定数の最上位ビットを選択する。
【００１４】
一実施形態において、本発明は、入力を受けるべく接続され、かつ入力を量子化した中間出力および量子化ノイズ信号である剰余出力を生成するプライマリ第１次デルタ−シグマ変調器と、剰余出力を受けるべく接続され、かつ剰余出力を量子化した第２出力を発生するセカンダリデルタ−シグマ変調器と、中間出力および第２出力を受けるべく接続され、かつ最終出力を発生する再結合器とを有し、前記セカンダリデルタ−シグマ変調器は、少なくとも２の次数を有する多段デルタ−シグマ変調器を提供する。
【００１５】
他の実施形態において、本発明は、多数の段および少なくとも１つの量子化器を有するデルタ−シグマ変調器の構成部品（components）を低減させる方法であって、量子化器の出力として、入力信号の所定数の最上位ビットを選択することにより入力信号を量子化することを含む方法を提供する。
【００１６】
更に別の実施形態において、本発明は、第１累算器と、第２累算器と、前記第１累算器および前記第２累算器間に接続された打切り（truncation）段とを有し、前記打切り段は、前記第１累算器のデジタル出力を受け、前記打切り段は、デジタル打切り出力を前記第２累算器に送信し、前記打切り段は、前記第１累算器のデジタル出力を打切って、前記打切り出力を生成し、そして、前記第１累算器のデジタル出力は、前記打切り出力より大きいディジット（digits）を有するデルタ−シグマ変調器を提供する。
【００１７】
本発明の他の実施形態は、量子化器と、前記量子化器により導入される量子化誤差がデジタル数で表されるように前記量子化誤差の量を計算する計算手段と、前記量子化誤差を表すデジタル数を打切る打切り手段と、を有し、前記量子化器は、前記計算手段に接続され、前記打切り手段は、前記計算手段に接続されているデルタ−シグマ変調器を提供する。
【００１８】
（発明を実施するための最良の形態）
添付図面に関連して述べる以下の記載を読むことにより、本発明のより良い理解が得られるであろう。
【００１９】
図１には、デルタ−シグマ変調器１０が示されている。変調器１０への入力２０は、Ｎ分数乗算器（fractional-N multiplier）の分数部分（fractional part）である。この入力２０は、１次デルタ−シグマ変調器３０に供給される。この１次プライマリ変調器３０の出力４０は、入力２０の量子化バージョンである。また、このプライマリ変調器３０により剰余信号５０が作られる。
【００２０】
プライマリ変調器出力４０は、再結合器６０に供給される。プライマリ変調器３０により導入された誤差に相当する剰余信号５０は、第２デルタ−シグマ変調器７０に供給される。この２次変調器すなわちセカンダリ変調器７０は、少なくとも１つの２次デルタ−シグマ変調器であるのが好ましい。
【００２１】
セカンダリ変調器７０は、より高い次数のノイズシェ−ピングにより剰余信号５０を量子化する。セカンダリ変調器７０のこの出力８０は、次に再結合器６０に送られる。再結合器６０は、プライマリ変調器３０により導入された剰余誤差が、その量子化された近似値、セカンダリ変調器出力８０により相殺されるように、セカンダリ変調器７０の出力８０とプライマリ変調器出力４０とを結合する。このセカンダリ変調器出力８０は、セカンダリ変調器７０の高い次数（少なくとも２次）のために、低いベースバンドの量子化ノイズを持つ。かくして、再結合器６０は最終出力９０を出力し、この最終出力９０は、量子化により導入された最小ノイズを伴う、入力２０の量子化である。
【００２２】
図２には、好ましいプライマリ第１次デルタ−シグマ変調器３０が示されている。この変調器３０は、加算器１００で入力２０を受ける。加算器１００は、この入力２０を有効な剰余信号５０に加算する。加算器１００の出力は、遅延ユニット１１０により受けられる。
【００２３】
遅延ユニット１１０の出力１１５は、量子化器１２０および第２加算器１３０により受けられる。量子化器１２０は、デッドゾーン量子化器である。すなわち、量子化器１２０の入力の或る値に対して、量子化器１２０はゼロを出力する。入力のこのデッドゾーン範囲内では、量子化器１２０はゼロ出力を持つ。量子化器１２０への入力がデッドゾーン範囲より上であると、量子化器は１を出力する。入力がデッドゾーン範囲より下であると、量子化器は−１を出力する。
【００２４】
量子化器１２０の出力４０は、プライマリ変調器出力４０である。この出力４０は、利得段１４０にも供給される。この利得段１４０の出力１５０は、第２加算器１３０により遅延ユニット出力１１５から減じられる。
【００２５】
遅延ユニット１１０は、レジスタとして機能できるＤフリップフロップにより実行される。量子化器１２０がそのデッドゾーン内にあるとき、すなわち出力４０がゼロであるときは、剰余信号５０は、遅延ユニット１１０により形成される有効レジスタのコンテンツに等しい。量子化器１２０が−１の出力を有する場合には、剰余信号５０は、遅延ユニット出力１１５（Ｄフリップフロップにより形成されるレジスタのコンテンツが有効である）と、利得出力１５０との合計である。図面において、利得出力が２¹⁹で、量子化器出力４０が１であるときは、遅延ユニット出力１１５から２¹⁹が減じられる。量子化器出力４０が−１であるときは、遅延ユニット出力１１５に２¹⁹が加えられる。
【００２６】
この用例では、加算器１００は２２ビット加算器である。しかしながら、遅延ユニット１１０（この場合もレジスタが有効である）のコンテンツへの２¹⁹の加算および減算は３つの最上位ビット（ＭＳＢ）に影響を与えるに過ぎないので、下位の１４ビット（１４ＬＳＢ）は影響を受けない。従って、下位の１４ビットを第２加算器１３０に通す必要はなく、直接剰余信号５０に進む。
【００２７】
ここで、第２加算器１３０および利得段１４０の機能を開示したが、これらの実行は、当業者にとって簡単に理解されよう。
【００２８】
図３には、第３次デルタ−シグマ変調器が示されている。この変調器は、図１に示したセカンダリ変調器７０として使用できる。しかしながら、セカンダリ変調器７０に、第２次デルタ−シグマ変調器すなわち高次のデルタ−シグマ変調器を使用できることに留意すべきである。
【００２９】
図３に示す第３次変調器は、セカンダリ第２次デルタ−シグマ変調器１６０と、セカンダリ第１次デルタ−シグマ変調器１７０とからなる。これらの両変調器１６０、１７０は、図１に示しかつ上述したデッドゾーン量子化器１２０と同様のデッドゾーン量子化器を使用している。
【００３０】
セカンダリ第２次変調器１６０は、剰余信号５０を受けて、剰余信号５０から、第１加算器２００を介して第１利得段１９０の出力１８０を減じる。この加算器２００の出力２１０は、第１累算器２２０により受けられる。第１累算器２２０の出力は、第１打切り段２４０に供給される。この第１打切り段２４０は、第１累算器２２０の出力２３０から最上位ビット（複数：ＭＳＢs）を選択する。かくして、第１累算器２２０は、２２ビット剰余信号５０を収容するのに２２ビットを必要としているが、第２累算器２５０は、第１打切り段２４０が存在するために１２ビットを必要とするに過ぎない。累算器２２０からの１０個のＬＳＢはこれ以上処理されない。ビットのこのような打切りによるノイズは無視できることが試験により証明されている。
【００３１】
第２累算器２５０の出力２６０は、次に、量子化器２７０に供給される。この量子化器２７０は機能の点で前述の量子化器１２０と同じである。
【００３２】
図３から理解されようが、量子化器２７０の出力２８０は、フィルタ２９０および第２利得段３００に供給される。フィルタ段２９０の出力３１０は、第１利得段１９０により受けられる。第２利得段３００の出力は、第２加算器３２０により受けられる。第２加算器３２０はまた、第２累算器２５０の出力２６０を受ける。
【００３３】
かくして、量子化器２７０が０の出力をもつとき（そのデッドゾーン内にあるとき）、剰余信号５０は直接第１累算器２２０に導かれる。また、第２加算器３２０の出力３３０は、第２累算器２５０のコンテンツである。一方、量子化器２７０が−１の出力をもつときは、第２加算器３２０により２¹⁹の利得が加算されて出力３３０を作る。また、この場合に、以前の量子化器出力が１であったときは、３×２¹⁹の利得も剰余信号５０に加算され、第１累算器２２０により受けられる。
【００３４】
第３の場合には、量子化器出力２８０が１で、以前の量子化器出力が−１であったときは、３×２¹⁹が加算器２００により剰余値５０から減じられ、かつ加算器３２０により第２累算器２５０の値から減じられる。
【００３５】
しかしながら、加算器３２０の出力３３０を受けるための第２打切り段３４０が配置されている。打切り段３４０は、出力３３０の６つのＭＳＢを選択する。出力３３０は、１２ビットをもつ累算器２５０のコンテンツと利得段３００（３つのＭＳＢのみに影響を与える）との合計/差であるので、出力３３０は１２ビットになる。打切り段３４０は、打切り出力３５０のための６ビットを残して、出力３３０の６つのＬＳＢを打切る。この打切り出力３５０は、次に、セカンダリ第１次デルタ−シグマ変調器１７０に供給される。
【００３６】
出力３３０が量子化器２７０により導入される量子化を表すという点で、出力３３０は剰余信号５０に似ていることに留意されたい。
【００３７】
このことから、セカンダリ変調器１７０に必要とされる最大幅の累算器または加算器は６ビット幅である。
【００３８】
セカンダリ変調器１６０の量子化器２７０と、変調器１２０の量子化器３６０との相互作用により、累算器出力２６０が変調器１７０の累算器３７０に到達する前であっても、累算器出力２６０が低減される。
【００３９】
量子化器２７０が１を出力しかつ量子化器３６０も１を出力するときは、累算器出力２６０が累算器３７０に到達する前であっても、２×２¹⁹の合計が累算器出力２６０から減じられる。これは、加算器３８０および利得段３９０が設けられていることによる。利得段３９０は、量子化器３６０から出力４００を受け、かつ出力４００に基いて、加算器３８０により出力３５０から２¹⁹が加算または減算される。しかしながら、加算器３２０および利得段３００が設けられているため、剰余２¹⁹は、累算器出力２６０から加算または減算できる。かくして、両量子化器２７０、３６０の出力が１であるときは、累算器出力２６０が打切り出力３５０に方向転換するときに、累算器出力２６０から２×２¹⁹が減じられる。
【００４０】
セカンダリ変調器１７０において、加算器３８０の出力４１０は累算器３７０により受けられる。この累算器３７０の出力４２０は、前述の量子化器と同様な量子化器３６０により受けられる。この量子化器３６０の出力４００は、フィルタ４３０、４４０により連続的に受けられる。
【００４１】
これらのフィルタの出力は、加算器４６０により量子化器出力２８０に加えられる信号４５０である。この加算器４６０はセカンダリ出力８０を発生する。
【００４２】
変調器１０の最後の構成部品は再結合器６０である。図４には、再結合器６０の２−変換図が示されている。再結合器６０はプライマリ変調器出力４０およびセカンダリ出力８０を受ける。フィルタ４７０は、セカンダリ出力８０が到達するまで変調器出力４０を遅延させる。フィルタ４８０は、加算器４９０により関連する変調器出力４０からセカンダリ出力８０を減じることができる。加算器４４０の出力は、最終出力９０である。
【００４３】
上記本発明を理解できる者であれば、ここに開示した原理を用いて他の設計が可能であろう。本願の特許請求の範囲に含まれるこのような全ての設計は、本発明の一部を構成するものと考えられる。
【図面の簡単な説明】
【図１】 本発明による変調器のブロック図である。
【図２】 本発明による第１次デルタ−シグマ変調器のブロック図のｚ−変換図である。
【図３】 本発明による第３次デルタ−シグマ変調器のｚ−変換図である。
【図４】 本発明による再結合器のｚ−変換図である。

Claims (7)

1. 多段デルタ−シグマ変調器であって、
   入力を受けるべく接続され、かつ入力を量子化した中間出力および量子化ノイズ信号である第１剰余出力を生成するプライマリデルタ−シグマ変調器と、
   前記第１剰余出力を受けるべく接続され、かつ前記第１剰余出力を量子化した第２出力を発生するセカンダリデルタ−シグマ変調器と、
   前記中間出力および前記第２出力を受けるべく接続され、かつ最終出力を発生する再結合器と
   を備え、
   前記セカンダリデルタ−シグマ変調器は、
   第１量子化器と、打切り段（truncation stage）と、を有し、前記第１剰余出力を受けるべく接続され、かつ第２剰余出力を生成する第１セカンダリデルタ−シグマ変調器と、
   第２量子化器を有し、前記第２剰余出力を受けるべく接続される第２セカンダリデルタ−シグマ変調器と
   を含み、
   前記打切り段は、
   前記第１セカンダリデルタ−シグマ変調器内の信号において、最下位から予め定められた数のビットを打ち切ることを特徴とする多段デルタ−シグマ変調器。
2. 請求項１に記載の多段デルタ−シグマ変調器であって、
   前記プライマリデルタ−シグマ変調器は、
   第１加算器と、
   第２加算器と、
   遅延ユニットと、
   デッドゾーンを備えかつ前記中間出力を発生する量子化器と、
   利得段と
   を有し、
   前記第１加算器は、前記多段デルタ−シグマ変調器への入力および前記第２加算器の出力を受け、かつ、これらを加算するように接続され、
   前記遅延ユニットは、前記第１加算器と前記量子化器との間に接続され、
   前記利得段は、前記量子化器からの前記中間出力を受けるように接続され、
   前記第２加算器は、前記遅延ユニットの出力および前記利得段の出力を受け、かつ、前記遅延ユニットの出力から前記利得段の出力を減算するように接続され、
   前記第１剰余出力は、前記第２加算器の出力であり、
   前記デッドゾーンは、前記量子化器への入力が予め定められた２つの値の間にあるときに、前記量子化器出力がゼロとなる入力範囲であることを特徴とする多段デルタ−シグマ変調器。
3. 請求項１に記載の多段デルタ−シグマ変調器であって、
   前記第１量子化器および第２量子化器は、デッドゾーンを備え、
   前記デッドゾーンは、前記量子化器への入力が予め定められた２つの値の間にあるときに、前記量子化器出力がゼロとなる入力範囲であることを特徴とする多段デルタ−シグマ変調器。
4. 請求項３に記載の多段デルタ−シグマ変調器であって、
   前記第１セカンダリデルタ−シグマ変調器は、
   前記第１剰余出力を受ける第１加算器と、
   第１累算器と、
   第２累算器と、
   第２加算器と、
   第１利得段と、
   第２利得段と、
   第１打切り（truncation stage）段と、
   第２打切り段と、
   第１フィルタブロックと、
   デッドゾーンを備えた第１量子化器と
   を有し、
   前記第１加算器は、前記第１剰余出力から前記第１利得段の出力を減算し、
   前記第１累算器は、前記第１加算器の出力を受け、
   前記第１打切り段は、前記第１累算器の出力を受け、
   前記第２累算器は、前記第１打切り段の出力を受け、
   前記第１量子化器は、前記第２累算器の出力を受け、
   前記第１量子化器の出力は、前記第１フィルタブロックおよび前記第２利得段により受けられ、
   前記第１フィルタブロックの出力は、前記第１利得段により受けられ、
   前記第２加算器は、前記第２累算器の出力から前記第２利得段の出力を減算し、
   前記第２打切り段は、前記第２加算器の出力を受け、かつ、前記第２剰余出力を生成することを特徴とする多段デルタ−シグマ変調器。
5. 請求項４に記載の多段デルタ−シグマ変調器であって、
   前記第２セカンダリデルタ−シグマ変調器は、
   第３加算器と、
   第３累算器と、
   デッドゾーンを備えた第２量子化器と、
   第３利得段と、
   第２フィルタブロックと、
   第３フィルタブロックと
   を有し、
   前記第３加算器は、前記第２剰余出力から前記第３利得段の出力を減算し、
   前記第３累算器は、前記第３加算器の出力を受け、
   前記第２量子化器は、前記第３累算器の出力を受け、
   前記第３利得段は、前記第２量子化器の出力を受け、
   前記第２フィルタブロックは、前記第２量子化器の出力を受け、
   前記第３フィルタブロックは、前記第２フィルタブロックの出力を受けることを特徴とする多段デルタ−シグマ変調器。
6. 請求項５に記載の多段デルタ−シグマ変調器であって、
   前記セカンダリデルタ−シグマ変調器は、
   前記第１量子化器の出力および前記第３フィルタブロックの出力を受けかつこれらを加算して、前記第２出力を生成する第４加算器をさらに有することを特徴とする多段デルタ−シグマ変調器。
7. 請求項１に記載の多段デルタ−シグマ変調器であって、
   前記打切り段は、
   前記第２セカンダリデルタ−シグマ変調器へ送信される第２剰余出力において、最上位から予め定められた数のビットを選択することを特徴とする多段デルタ−シグマ変調器。

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