JPH08107362A - ノイズシェーピング型再量子化器 - Google Patents
ノイズシェーピング型再量子化器Info
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- JPH08107362A JPH08107362A JP24277594A JP24277594A JPH08107362A JP H08107362 A JPH08107362 A JP H08107362A JP 24277594 A JP24277594 A JP 24277594A JP 24277594 A JP24277594 A JP 24277594A JP H08107362 A JPH08107362 A JP H08107362A
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Abstract
(57)【要約】
【目的】 （Ｎ−１）次ＭＡＳＨ型再量子化器（Ｎ≧
３）を用い、Ｎ次ノイズシェーピング特性を実現するこ
とで、回路規模の削減を図ることを目的とする。 【構成】 入力信号は第１の加算器により、１サンプリ
ング時間前の第１の再量子化誤差（−Ｖq1・Ｚ-1）と加
算され、第１の再量子化器により再量子化され、信号Ｙ
1として出力されると共に、積分器に第１の再量子化誤
差（−Ｖq1）が入力され、積分器出力信号Ｓinを得、第
２の再量子化器により再量子化され、４次微分特性と逆
相の第１の再量子化誤差（Ｖq1）の１次微分特性を含む
第２の微分器出力Ｙ2を得る。Ｙ1とＹ2は第６の加算器
で加算され、第１の再量子化誤差（Ｖq1）の１次微分特
性は打ち消され、出力Ｙは第２の再量子化誤差の４次微
分特性と入力信号を有する。このことにより従来の(Ｎ
−１)次ＭＡＳＨ型再量子化器を用いて、回路規模の小
さいＮ次のノイズシェーピング型再量子化器が実現でき
る。
３）を用い、Ｎ次ノイズシェーピング特性を実現するこ
とで、回路規模の削減を図ることを目的とする。 【構成】 入力信号は第１の加算器により、１サンプリ
ング時間前の第１の再量子化誤差（−Ｖq1・Ｚ-1）と加
算され、第１の再量子化器により再量子化され、信号Ｙ
1として出力されると共に、積分器に第１の再量子化誤
差（−Ｖq1）が入力され、積分器出力信号Ｓinを得、第
２の再量子化器により再量子化され、４次微分特性と逆
相の第１の再量子化誤差（Ｖq1）の１次微分特性を含む
第２の微分器出力Ｙ2を得る。Ｙ1とＹ2は第６の加算器
で加算され、第１の再量子化誤差（Ｖq1）の１次微分特
性は打ち消され、出力Ｙは第２の再量子化誤差の４次微
分特性と入力信号を有する。このことにより従来の(Ｎ
−１)次ＭＡＳＨ型再量子化器を用いて、回路規模の小
さいＮ次のノイズシェーピング型再量子化器が実現でき
る。
Description
【０００１】
【産業上の利用分野】本発明はノイズシェーピング型再
量子化器に関するものである。
量子化器に関するものである。
【０００２】
【従来の技術】近年ディジタルオーディオ機器の音質向
上のために、ΔΣ（デルタ・シグマ）変調方式を用いた
ノイズシェーピング技術が注目を集めており、そのノイ
ズシェーピング技術を応用した技術の１つにＭＡＳＨ方
式がある。
上のために、ΔΣ（デルタ・シグマ）変調方式を用いた
ノイズシェーピング技術が注目を集めており、そのノイ
ズシェーピング技術を応用した技術の１つにＭＡＳＨ方
式がある。
【０００３】ΔΣ変調器及び、ＭＡＳＨ方式の原理や技
術的な内容については、日経エレクトロニクス1988.8.8
(no.453) p.p.211 - p.p.221(これを資料１とする)、Ｊ
ＡＳｊｏｕｒｎａｌ1990 Vol.30 NO.12 p.p16 - p.p.21
（これを資料２とする）等に記述されている。従来、前
記資料１に記載されているように３次以上のノイズシェ
ーピング特性を有するノイズシェーピング型再量子化器
は、負帰還ループの発振のため実現は困難であった。そ
こで、前記資料２に記載されているように、１次又は２
次のノイズシェーピング型再量子化器を多段接続するこ
とにより、３次以上のノイズシェーピング特性を実現さ
せた。
術的な内容については、日経エレクトロニクス1988.8.8
(no.453) p.p.211 - p.p.221(これを資料１とする)、Ｊ
ＡＳｊｏｕｒｎａｌ1990 Vol.30 NO.12 p.p16 - p.p.21
（これを資料２とする）等に記述されている。従来、前
記資料１に記載されているように３次以上のノイズシェ
ーピング特性を有するノイズシェーピング型再量子化器
は、負帰還ループの発振のため実現は困難であった。そ
こで、前記資料２に記載されているように、１次又は２
次のノイズシェーピング型再量子化器を多段接続するこ
とにより、３次以上のノイズシェーピング特性を実現さ
せた。
【０００４】図６は、従来のＭＡＳＨ型ＡＤ／ＤＡ変換
装置に用いられている（１次＋２次）ノイズシェーピン
グ型再量子化器の構成を示すブロック図である。
装置に用いられている（１次＋２次）ノイズシェーピン
グ型再量子化器の構成を示すブロック図である。
【０００５】図６に於いて、Ｘは複数ビットのディジタ
ル入力信号であり、１６１は第１の加算器であり、ディ
ジタル入力信号Ｘと１サンプリング時間前の第１の再量
子化誤差（−Ｖq1・Ｚ-1）を加算する。１１１は第１の
再量子化器であり、第１の加算器１６１の出力を再量子
化し、Ｙ1信号を出力する。１６２は第２の加算器であ
り、第１の再量子化器１１１により再量子化する前の信
号と再量子化した後の信号の減算を行い、第１の再量子
化誤差（−Ｖq1）を出力する。１２１は第１の遅延器で
あり、第２の加算器１６２により出力された第１の再量
子化誤差を１サンプリング時間遅延し、第１の加算器１
６１の入力とする。以上の素子で１０１の第１のΔΣ変
調器を構成する。１６３は第３の加算器であり、第１の
ΔΣ変調器１０１の第１の再量子化誤差（−Ｖq1）か
ら、２サンプリング時間前の第２の再量子化誤差（−Ｖ
q2・Ｚ-2）を減算する。１５１は係数乗算器であり、１
サンプリング時間前の第２の再量子化誤差（−Ｖq2・Ｚ
-1）を２倍にする。１６４は第４の加算器であり、第３
の加算器１６３の出力と係数乗算器１５１の出力を加算
する。１１２は第２の再量子化器であり、第４の加算器
１６４の出力を再量子化する。１６５は第５の加算器で
あり、第２の再量子化器１１２により再量子化する前の
信号と再量子化した後の信号の減算を行い、再量子化誤
差（−Ｖq2）を出力する。１２３は第３の遅延器であ
り、第５の加算器１６５の出力である第２の再量子化誤
差（−Ｖq2）を１サンプリング時間だけ遅延する。１２
２は第２の遅延器であり、第３の遅延器１２３の出力を
１サンプリング時間遅延する。以上の素子で１０２の第
２のΔΣ変調器を構成する。１３１は第１の微分器であ
り、第２のΔΣ変調器１０２の出力を１回微分し、Ｙ2
信号を出力する。１６６は第６の加算器であり、第１の
ΔΣ変調器１０１の出力信号Ｙ1と第１の微分器１３１
の出力信号Ｙ2を加算し、本回路の出力信号Ｙを出力す
る。
ル入力信号であり、１６１は第１の加算器であり、ディ
ジタル入力信号Ｘと１サンプリング時間前の第１の再量
子化誤差（−Ｖq1・Ｚ-1）を加算する。１１１は第１の
再量子化器であり、第１の加算器１６１の出力を再量子
化し、Ｙ1信号を出力する。１６２は第２の加算器であ
り、第１の再量子化器１１１により再量子化する前の信
号と再量子化した後の信号の減算を行い、第１の再量子
化誤差（−Ｖq1）を出力する。１２１は第１の遅延器で
あり、第２の加算器１６２により出力された第１の再量
子化誤差を１サンプリング時間遅延し、第１の加算器１
６１の入力とする。以上の素子で１０１の第１のΔΣ変
調器を構成する。１６３は第３の加算器であり、第１の
ΔΣ変調器１０１の第１の再量子化誤差（−Ｖq1）か
ら、２サンプリング時間前の第２の再量子化誤差（−Ｖ
q2・Ｚ-2）を減算する。１５１は係数乗算器であり、１
サンプリング時間前の第２の再量子化誤差（−Ｖq2・Ｚ
-1）を２倍にする。１６４は第４の加算器であり、第３
の加算器１６３の出力と係数乗算器１５１の出力を加算
する。１１２は第２の再量子化器であり、第４の加算器
１６４の出力を再量子化する。１６５は第５の加算器で
あり、第２の再量子化器１１２により再量子化する前の
信号と再量子化した後の信号の減算を行い、再量子化誤
差（−Ｖq2）を出力する。１２３は第３の遅延器であ
り、第５の加算器１６５の出力である第２の再量子化誤
差（−Ｖq2）を１サンプリング時間だけ遅延する。１２
２は第２の遅延器であり、第３の遅延器１２３の出力を
１サンプリング時間遅延する。以上の素子で１０２の第
２のΔΣ変調器を構成する。１３１は第１の微分器であ
り、第２のΔΣ変調器１０２の出力を１回微分し、Ｙ2
信号を出力する。１６６は第６の加算器であり、第１の
ΔΣ変調器１０１の出力信号Ｙ1と第１の微分器１３１
の出力信号Ｙ2を加算し、本回路の出力信号Ｙを出力す
る。
【０００６】以上のように構成されたノイズシェーピン
グ型再量子化器について、以下その動作について説明す
る。
グ型再量子化器について、以下その動作について説明す
る。
【０００７】第１のΔΣ変調器１０１からは、ディジタ
ル入力信号Ｘと、第１の再量子化器１１１の第１の再量
子化誤差（Ｖq1）が１回微分された出力信号Ｙ1
ル入力信号Ｘと、第１の再量子化器１１１の第１の再量
子化誤差（Ｖq1）が１回微分された出力信号Ｙ1
【０００８】
【数１】
【０００９】が出力され、第１の微分器１３１からは、
第１の再量子化誤差（Ｖq1）が１回微分され極性が逆の
信号と、第２の再量子化器１１２の第２の再量子化誤差
（Ｖq2）が３回微分された出力信号Ｙ2
第１の再量子化誤差（Ｖq1）が１回微分され極性が逆の
信号と、第２の再量子化器１１２の第２の再量子化誤差
（Ｖq2）が３回微分された出力信号Ｙ2
【００１０】
【数２】
【００１１】が出力される。そして、出力信号Ｙ1と出
力信号Ｙ2が第６の加算器１６６で加算されると、第１
の再量子化誤差（Ｖq1）の１回微分された信号は打ち消
され、出力信号Ｙ
力信号Ｙ2が第６の加算器１６６で加算されると、第１
の再量子化誤差（Ｖq1）の１回微分された信号は打ち消
され、出力信号Ｙ
【００１２】
【数３】
【００１３】となり、ディジタル入力信号Ｘと第２の再
量子化誤差（Ｖq2）の３次微分特性を有する出力信号を
得る。このように、従来のＭＡＳＨ型ＡＤ／ＤＡ変換装
置に用いられているノイズシェーピング型再量子化器に
よる出力信号Ｙのノイズシェーピング特性は、ΔΣ変調
器の多段接続次数と同じ次数となる。
量子化誤差（Ｖq2）の３次微分特性を有する出力信号を
得る。このように、従来のＭＡＳＨ型ＡＤ／ＤＡ変換装
置に用いられているノイズシェーピング型再量子化器に
よる出力信号Ｙのノイズシェーピング特性は、ΔΣ変調
器の多段接続次数と同じ次数となる。
【００１４】
【発明が解決しようとする課題】しかしながら上記従来
の構成では、高次のノイズシェーピング型再量子化器を
構成しようとするとき、ΔΣ変調器の多段接続次数が高
次になると回路規模が大きくなるという問題があった。
の構成では、高次のノイズシェーピング型再量子化器を
構成しようとするとき、ΔΣ変調器の多段接続次数が高
次になると回路規模が大きくなるという問題があった。
【００１５】本発明は、上記従来の問題点を解決するも
ので、（Ｎ−１）次ノイズシェーピングＭＡＳＨ型ＡＤ
／ＤＡ変換装置（Ｎ≧３）を用いて、Ｎ次のノイズシェ
ーピング特性を持つ回路規模の小さいノイズシェーピン
グ型再量子化器を提供することを目的としている。
ので、（Ｎ−１）次ノイズシェーピングＭＡＳＨ型ＡＤ
／ＤＡ変換装置（Ｎ≧３）を用いて、Ｎ次のノイズシェ
ーピング特性を持つ回路規模の小さいノイズシェーピン
グ型再量子化器を提供することを目的としている。
【００１６】
【課題を解決するための手段】複数ビットのディジタル
入力信号に対してｎ次ΔΣ変調（ｎ≧１）を行う第１の
ΔΣ変調器と、第１のΔΣ変調器の再量子化誤差を入力
とし積分処理を行う積分器と、積分器の出力に対しｍ次
ΔΣ変調（ｍ≧１）を行う第２のΔΣ変調器と、第２の
ΔΣ変調器の出力に対し（ｎ＋１）回の微分処理を行う
微分器と、第１のΔΣ変調器の出力と微分器の出力に対
し加算処理を行う加算器により構成されている。
入力信号に対してｎ次ΔΣ変調（ｎ≧１）を行う第１の
ΔΣ変調器と、第１のΔΣ変調器の再量子化誤差を入力
とし積分処理を行う積分器と、積分器の出力に対しｍ次
ΔΣ変調（ｍ≧１）を行う第２のΔΣ変調器と、第２の
ΔΣ変調器の出力に対し（ｎ＋１）回の微分処理を行う
微分器と、第１のΔΣ変調器の出力と微分器の出力に対
し加算処理を行う加算器により構成されている。
【００１７】
【作用】第１のΔΣ変調器は、複数ビットのディジタル
信号が入力されるとディジタル入力信号とｎ次微分特性
（ｎ≧１）を有する第１の再量子化誤差を出力すると共
に、第１の再量子化誤差が積分器で積分される。第２の
ΔΣ変調器は積分器出力を入力とし、１重積分された逆
相の第１の再量子化誤差と、ｍ次微分特性（ｍ≧１）を
有する第２の再量子化誤差を出力する。第２のΔΣ変調
器出力は微分器群により（ｎ＋１）回微分処理され、逆
相のｎ次微分特性を有する第１の再量子化誤差成分と
（ｍ＋ｎ＋１）次微分特性を有する第２の再量子化誤差
を出力する。第１のΔΣ変調器の出力と微分器の出力を
加算器により加算することにより、本回路は、ディジタ
ル入力信号成分と（ｍ＋ｎ＋１）次微分特性を有する第
２の再量子化誤差を出力する。
信号が入力されるとディジタル入力信号とｎ次微分特性
（ｎ≧１）を有する第１の再量子化誤差を出力すると共
に、第１の再量子化誤差が積分器で積分される。第２の
ΔΣ変調器は積分器出力を入力とし、１重積分された逆
相の第１の再量子化誤差と、ｍ次微分特性（ｍ≧１）を
有する第２の再量子化誤差を出力する。第２のΔΣ変調
器出力は微分器群により（ｎ＋１）回微分処理され、逆
相のｎ次微分特性を有する第１の再量子化誤差成分と
（ｍ＋ｎ＋１）次微分特性を有する第２の再量子化誤差
を出力する。第１のΔΣ変調器の出力と微分器の出力を
加算器により加算することにより、本回路は、ディジタ
ル入力信号成分と（ｍ＋ｎ＋１）次微分特性を有する第
２の再量子化誤差を出力する。
【００１８】この構成によって、本発明のノイズシェー
ピング型再量子化器は、（Ｎ−１）次ノイズシェーピン
グＭＡＳＨ型ＡＤ／ＤＡ変換装置（Ｎ≧３）を用いて、
Ｎ次のノイズシェーピング特性を持つ回路規模の小さい
ノイズシェーピング型再量子化器を実現する。
ピング型再量子化器は、（Ｎ−１）次ノイズシェーピン
グＭＡＳＨ型ＡＤ／ＤＡ変換装置（Ｎ≧３）を用いて、
Ｎ次のノイズシェーピング特性を持つ回路規模の小さい
ノイズシェーピング型再量子化器を実現する。
【００１９】
【実施例】以下、本発明の一実施例について図面を参照
しながら説明する。
しながら説明する。
【００２０】図１は、本発明の第１の実施例のノイズシ
ェーピング型再量子化器の構成を示すブロック図であ
る。図１において、図６と同一の構成を有するものにつ
いては、同一の符号を付して詳細な説明を省略する。
ェーピング型再量子化器の構成を示すブロック図であ
る。図１において、図６と同一の構成を有するものにつ
いては、同一の符号を付して詳細な説明を省略する。
【００２１】図１に於いて、１４１は積分器であり、第
１のΔΣ変調器１０１から第１の再量子化誤差（−Ｖq
1）を入力とし、その信号を積分し、第２のΔΣ変調器
１０２の入力信号Ｓinとする。１３２は第２の微分器で
あり、第１の微分器１３１の出力を１回微分し、信号Ｙ
2を出力する。
１のΔΣ変調器１０１から第１の再量子化誤差（−Ｖq
1）を入力とし、その信号を積分し、第２のΔΣ変調器
１０２の入力信号Ｓinとする。１３２は第２の微分器で
あり、第１の微分器１３１の出力を１回微分し、信号Ｙ
2を出力する。
【００２２】以上のように構成されたノイズシェーピン
グ型再量子化器について、以下その動作について説明す
る。
グ型再量子化器について、以下その動作について説明す
る。
【００２３】ディジタル入力信号Ｘは第１の加算器１６
１を用いて、１サンプリング時間前の第１の再量子化誤
差（−Ｖq1・Ｚ-1）と加算される。そして第１の再量子
化器１１１により再量子化され、出力信号Ｙ1（（数
１）を参照）を出力すると共に、第２のΣ変調器１０２
では積分器１４１に第１の再量子化誤差（−Ｖq1）が入
力され、積分器出力信号Ｓin
１を用いて、１サンプリング時間前の第１の再量子化誤
差（−Ｖq1・Ｚ-1）と加算される。そして第１の再量子
化器１１１により再量子化され、出力信号Ｙ1（（数
１）を参照）を出力すると共に、第２のΣ変調器１０２
では積分器１４１に第１の再量子化誤差（−Ｖq1）が入
力され、積分器出力信号Ｓin
【００２４】
【数４】
【００２５】を得る。積分器出力信号Ｓinは第２のΔΣ
変調器１０２において、再量子化され第２のΔΣ変調器
出力
変調器１０２において、再量子化され第２のΔΣ変調器
出力
【００２６】
【数５】
【００２７】を得る。第１のΔΣ変調器出力Ｙ1に含ま
れるの第１の再量子化誤差（Ｖq1）の１回微分された信
号を打ち消すために、第２のΔΣ変調器出力信号Ｙ2
は、第２の再量子化器出力を２回微分する必要があり、
第１の微分器１３１と第２の微分器１３２を用いて微分
し出力信号Ｙ2
れるの第１の再量子化誤差（Ｖq1）の１回微分された信
号を打ち消すために、第２のΔΣ変調器出力信号Ｙ2
は、第２の再量子化器出力を２回微分する必要があり、
第１の微分器１３１と第２の微分器１３２を用いて微分
し出力信号Ｙ2
【００２８】
【数６】
【００２９】を得る。そして、第１のΔΣ変調器出力信
号Ｙ1と第２の微分器１３２の出力信号Ｙ2が第６の加算
器１６６で加算されると、第１の再量子化誤差（Ｖq1）
の１回微分された信号は打ち消され、出力信号Ｙ
号Ｙ1と第２の微分器１３２の出力信号Ｙ2が第６の加算
器１６６で加算されると、第１の再量子化誤差（Ｖq1）
の１回微分された信号は打ち消され、出力信号Ｙ
【００３０】
【数７】
【００３１】を得る。このように、第１の実施例によれ
ば、ノイズシェーピング型再量子化器の出力信号Ｙのノ
イズシェーピング特性は、従来のノイズシェーピング型
再量子化器によるその特性と比較すると、微分次数が１
次増加している。これにより、（Ｎ−１）次ノイズシェ
ーピングＭＡＳＨ型ＡＤ／ＤＡ変換装置（Ｎ≧３）を用
いて、Ｎ次のノイズシェーピング特性を実現することが
できる。
ば、ノイズシェーピング型再量子化器の出力信号Ｙのノ
イズシェーピング特性は、従来のノイズシェーピング型
再量子化器によるその特性と比較すると、微分次数が１
次増加している。これにより、（Ｎ−１）次ノイズシェ
ーピングＭＡＳＨ型ＡＤ／ＤＡ変換装置（Ｎ≧３）を用
いて、Ｎ次のノイズシェーピング特性を実現することが
できる。
【００３２】本発明の第２の実施例について説明する。
図２は、本発明の第２の実施例におけるノイズシェーピ
ング型再量子化器の構成を示すブロック図であり、図３
は、本発明の第２の実施例におけるノイズシェーピング
型再量子化器の積分器１４２の構成を示すブロック図で
ある。第１の実施例と第２の実施例の構成上の相違は、
積分器と第２のΔΣ変調器の内部構成が異なる点であ
る。積分器１４２は入力信号振幅を１／ｇ倍（ｇ＞１．
０）に変換し出力する。積分器１４２の出力は第２のΔ
Σ変調器１０３によりｍ次ΔΣ変調（ｍ≧１）が行われ
る。この際、第２のΔΣ変調器１０３の内部の再量子化
器は再量子化階調を増やすことで信号振幅をｇ倍に変換
し出力する。積分値を１／ｇ倍に変換する方法として
は、Ａ／Ｄ変換器では、抵抗分割やオペアンプを用いた
ものなどがあり、Ｄ／Ａ変換器では、ビットシフト等に
よる割り算がある。
図２は、本発明の第２の実施例におけるノイズシェーピ
ング型再量子化器の構成を示すブロック図であり、図３
は、本発明の第２の実施例におけるノイズシェーピング
型再量子化器の積分器１４２の構成を示すブロック図で
ある。第１の実施例と第２の実施例の構成上の相違は、
積分器と第２のΔΣ変調器の内部構成が異なる点であ
る。積分器１４２は入力信号振幅を１／ｇ倍（ｇ＞１．
０）に変換し出力する。積分器１４２の出力は第２のΔ
Σ変調器１０３によりｍ次ΔΣ変調（ｍ≧１）が行われ
る。この際、第２のΔΣ変調器１０３の内部の再量子化
器は再量子化階調を増やすことで信号振幅をｇ倍に変換
し出力する。積分値を１／ｇ倍に変換する方法として
は、Ａ／Ｄ変換器では、抵抗分割やオペアンプを用いた
ものなどがあり、Ｄ／Ａ変換器では、ビットシフト等に
よる割り算がある。
【００３３】このように、第２の実施例によれば、積分
器１４２及び第２のΔΣ変調器１０３の信号振幅変換機
能により、積分器１４２及び第２のΔΣ変調器１０３
は、オーバーフローしにくくなる。
器１４２及び第２のΔΣ変調器１０３の信号振幅変換機
能により、積分器１４２及び第２のΔΣ変調器１０３
は、オーバーフローしにくくなる。
【００３４】本発明の第３の実施例について説明する。
図４は、本発明の第３の実施例におけるノイズシェーピ
ング型再量子化器の構成を示すブロック図であり、図５
は、本発明の第３の実施例におけるノイズシェーピング
型再量子化器の積分器１４３の構成を示すブロック図で
ある。第１の実施例と第３の実施例の構成上の相違は、
積分器と、積分器から再量子化器（第１のΔΣ変調器１
０１と第２のΔΣ変調器１０２）へリセット信号を付加
した点である。
図４は、本発明の第３の実施例におけるノイズシェーピ
ング型再量子化器の構成を示すブロック図であり、図５
は、本発明の第３の実施例におけるノイズシェーピング
型再量子化器の積分器１４３の構成を示すブロック図で
ある。第１の実施例と第３の実施例の構成上の相違は、
積分器と、積分器から再量子化器（第１のΔΣ変調器１
０１と第２のΔΣ変調器１０２）へリセット信号を付加
した点である。
【００３５】図５に積分器１４３の構成を示す。積分器
１４３は積分値が信号振幅許容範囲を超えた時を検出す
ると共に、リセット信号を発生する。
１４３は積分値が信号振幅許容範囲を超えた時を検出す
ると共に、リセット信号を発生する。
【００３６】以上のように構成されたノイズシェーピン
グ型再量子化器について、以下その動作について説明す
る。
グ型再量子化器について、以下その動作について説明す
る。
【００３７】積分器１４３がオーバーフローを起こした
ときは、積分器１４３がオーバーフローを検出し、リセ
ット信号を発生する。そのリセット信号は本ノイズシェ
ーピング型再量子化器に対するリセット信号として使用
する。
ときは、積分器１４３がオーバーフローを検出し、リセ
ット信号を発生する。そのリセット信号は本ノイズシェ
ーピング型再量子化器に対するリセット信号として使用
する。
【００３８】このように、本発明の第３の実施例によれ
ば、積分器１４３がオーバーフローを起こした時、積分
器１４３の発生するリセット信号により、本ノイズシェ
ーピング型再量子化器は初期化モードにはいり、初期化
が終わると通常動作に復帰する。このことにより、積分
器１４３がオーバーフローし続ける状態を回避できる。
ば、積分器１４３がオーバーフローを起こした時、積分
器１４３の発生するリセット信号により、本ノイズシェ
ーピング型再量子化器は初期化モードにはいり、初期化
が終わると通常動作に復帰する。このことにより、積分
器１４３がオーバーフローし続ける状態を回避できる。
【００３９】さらに、上記の第１の実施例と上記の第２
の実施例と上記の第３の実施例を組み合わせることによ
り、本手法回路の更なる安定動作を実現する。
の実施例と上記の第３の実施例を組み合わせることによ
り、本手法回路の更なる安定動作を実現する。
【００４０】
【発明の効果】以上説明したように本発明では、従来の
（Ｎ−１）次ノイズシェーピングＭＡＳＨ型ＡＤ／ＤＡ
変換装置を用いて、安定に動作可能なＮ次のノイズシェ
ーピング特性を実現でき、回路規模の削減が図れる。
（Ｎ−１）次ノイズシェーピングＭＡＳＨ型ＡＤ／ＤＡ
変換装置を用いて、安定に動作可能なＮ次のノイズシェ
ーピング特性を実現でき、回路規模の削減が図れる。
【図１】本発明の第１の実施例のノイズシェーピング型
再量子化器の構成を示すブロック図
再量子化器の構成を示すブロック図
【図２】本発明の第２の実施例のノイズシェーピング型
再量子化器の構成を示すブロック図
再量子化器の構成を示すブロック図
【図３】本発明の第２の実施例におけるノイズシェーピ
ング型再量子化器の積分器１４２の構成を示すブロック
図
ング型再量子化器の積分器１４２の構成を示すブロック
図
【図４】本発明の第３の実施例のノイズシェーピング型
再量子化器の構成を示すブロック図
再量子化器の構成を示すブロック図
【図５】本発明の第３の実施例におけるノイズシェーピ
ング型再量子化器の積分器１４３の構成を示すブロック
図
ング型再量子化器の積分器１４３の構成を示すブロック
図
【図６】従来のノイズシェーピング型再量子化器の全体
構成を示すブロック図
構成を示すブロック図
【図７】１次微分器の構成を示すブロック図
【図８】１重積分器の構成を示すブロック図
Ｖq1 第１の再量子化誤差 Ｖq2 第２の再量子化誤差 １０１ 第１のΔΣ変調器 １０２ 第２のΔΣ変調器 １１１ 第１の再量子化器 １１２ 第２の再量子化器 １２１ 第１の遅延器 １２２ 第２の遅延器 １２３ 第３の遅延器 １３１ 第１の微分器 １３２ 第２の微分器 １４１ 積分器 １５１ 係数乗算器 １６１ 第１の加算器 １６２ 第２の加算器 １６３ 第３の加算器 １６４ 第４の加算器 １６５ 第５の加算器 １６６ 第６の加算器
フロントページの続き (72)発明者 谷 泰範 大阪府門真市大字門真1006番地 松下電器 産業株式会社内
Claims (3)
- 【請求項１】 複数ビットのディジタル入力信号に対し
てｎ次ΔΣ変調（ｎ≧１）を行う第１のΔΣ（デルタ・
シグマ）変調器と、前記第１のΔΣ変調器の再量子化誤
差を入力とし積分処理を行う積分器と、前記積分器の出
力に対しｍ次ΔΣ変調（ｍ≧１）を行う第２のΔΣ変調
器と、前記第２のΔΣ変調器の出力に対し（ｎ＋１）回
の微分処理を行う微分器と、前記第１のΔΣ変調器の出
力と前記微分器の出力に対し加算処理を行う加算器を備
えたことを特徴とするノイズシェーピング型再量子化
器。 - 【請求項２】 積分器が入力信号振幅を１／ｇ倍（ｇ＞
１．０）にする機能を備え、第２のΔΣ変調器が内部の
再量子化器の階調を増やすことで信号振幅をｇ倍にする
機能を備えたことを特徴とする請求項１記載のノイズシ
ェーピング型再量子化器。 - 【請求項３】 積分器が信号振幅許容範囲を超えたこと
を検出し、ノイズシェーピング型再量子化器のリセット
信号を発生する機能を備えたことを特徴とする請求項１
記載のノイズシェーピング型再量子化器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24277594A JPH08107362A (ja) | 1994-10-06 | 1994-10-06 | ノイズシェーピング型再量子化器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24277594A JPH08107362A (ja) | 1994-10-06 | 1994-10-06 | ノイズシェーピング型再量子化器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08107362A true JPH08107362A (ja) | 1996-04-23 |
Family
ID=17094102
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24277594A Pending JPH08107362A (ja) | 1994-10-06 | 1994-10-06 | ノイズシェーピング型再量子化器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08107362A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003519952A (ja) * | 2000-01-07 | 2003-06-24 | コネクサント システムズ、インコーポレイテッド | Ｎ分数周波数シンセサイザ用デルタ−シグマ変調器 |
| JPWO2008044725A1 (ja) * | 2006-10-13 | 2010-02-18 | パナソニック株式会社 | Δς型変調器を搭載する半導体装置及び半導体システム |
| JP2014112775A (ja) * | 2012-12-05 | 2014-06-19 | Asahi Kasei Electronics Co Ltd | カスケードδς変調器及びそのデジタル−アナログ変換器 |
-
1994
- 1994-10-06 JP JP24277594A patent/JPH08107362A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003519952A (ja) * | 2000-01-07 | 2003-06-24 | コネクサント システムズ、インコーポレイテッド | Ｎ分数周波数シンセサイザ用デルタ−シグマ変調器 |
| JP4768187B2 (ja) * | 2000-01-07 | 2011-09-07 | スカイワークス ソリューションズ インコーポレイテッド | Ｎ分数周波数シンセサイザ用デルタ−シグマ変調器 |
| JPWO2008044725A1 (ja) * | 2006-10-13 | 2010-02-18 | パナソニック株式会社 | Δς型変調器を搭載する半導体装置及び半導体システム |
| JP4680295B2 (ja) * | 2006-10-13 | 2011-05-11 | パナソニック株式会社 | Δς型変調器を搭載する半導体装置及び半導体システム |
| JP2014112775A (ja) * | 2012-12-05 | 2014-06-19 | Asahi Kasei Electronics Co Ltd | カスケードδς変調器及びそのデジタル−アナログ変換器 |
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