JP3812774B2 - １ビット信号処理装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、１ビット信号処理装置に関し、特に、ｎが少なくとも１であるｎ次デルタ−シグマ変調器を備えた１ビット信号処理装置に関する。なお、本発明の実施例では、音声信号処理装置について説明しているが、本発明は、音声信号処理装置に限定されるものではない。
【０００２】
【従来の技術】
アナログ信号を、ナイキスト周波数でサンプリングし、得られるサンプルの振幅をｍビットで量子化することによって、アナログ信号をディジタル信号に変換することが知られている。例えばｍ＝８のときは、サンプル値は、８ビットの精度で量子化される。一般的に、ｍは１以上とされる。
【０００３】
アナログ信号を１ビットのディジタル信号に量子化するアナログ／ディジタル変換器（以下、Ａ／Ｄ変換器という。）として、「シグマ−デルタＡ／Ｄ変換器」又は「デルタ−シグマＡ／Ｄ変換器」が知られている。ここでは、「デルタ−シグマ」の用語を用いる。そのようなデルタ−シグマＡ／Ｄ変換器は、例えば、クレイグ・マービン（Craig Marven）、ギリアン・イーワース（Gillian Ewers）著、１９９３年、テキサスインストルメント（Texas Instruments）出版の「ディジタル信号処理への簡単なアプローチ（A Simple Approach to Digital Signal Processing）」（ISBN 0-904.047-00-8）に記述されている。
【０００４】
デルタ−シグマＡ／Ｄ変換器では、図７に示すように、アナログ入力信号と、１ビットの出力信号の積分値（シグマ）との差分（デルタ）が加算器１０１によって求められ、１ビット量子化器１０２に供給される。出力信号は、論理０と論理１のビットよりなるが、論理０と論理１は、実際の値としては−１と＋１をそれぞれ表している。積分器１０３は、１ビットの出力信号を累積し、アナログ入力信号の値に追従する累積値を出力する。１ビット量子化器１０２は、生成するビット毎に、累積値を増加（＋１）又は減少（−１）させる。デルタ−シグマＡ／Ｄ変換器のサンプリング周波数は、累積値がアナログ入力信号に追従するような出力ビットストリームを生成することができるように、高い周波数とされる。
【０００５】
特許請求の範囲及び以下の説明で用いている「１ビット」信号の用語は、例えばデルタ−シグマＡ／Ｄ変換器によって生成され、１ディジタルビットの精度で量子化された信号を意味する。
【０００６】
デルタ−シグマ変調器（以下、ＤＳＭという。）は、１ビット信号を直接処理するｎ次のフィルタとして構成され、このｎ次のフィルタは、１９９３年１０月７日〜１０日に行われた第９５回ＡＥＳ（Audio Engineering Society）会議でエヌ・エム・ケーシー（N.M. Casey）、ジェームス・エ−・エス・アンガス（James A.S. Angus）によって発表された論文「音声信号の１ビットディジタル処理（One Bit Digital Processing of Audio Signals）」（信号処理・音声研究グループ、電気部門、ヨーク大学、ヘスリングトン、ヨークＹ０１ ５ＤＤ 英国（Signal Processing：Audio Research Group, The Electronics Department, The University of York, Heslington, York YO1 5DD England））で提案されたものである。図８は、ＤＳＭの３次（ｎ＝３）のフィルタ部分の構成を示すブロック図である。
【０００７】
ＤＳＭは、図８に示すように、１ビット信号が入力される入力端子１１１と、処理された１ビット信号を出力する出力端子１１７とを備える。１ビット信号の各ビットは、ＤＳＭ全体において所定のクロック（図示せず）に同期して処理される。出力ビット信号は、例えば閾値が０の比較器からなる１ビット量子化器１１５によって生成される。ＤＳＭは、入力端子１１１に接続された１ビット乗算器１１２１，１１２２，１１２３と、出力端子１１７に接続された１ビット乗算器１１６１，１１６２，１１６３と、３段の加算器１１３１，１１３２，１１３３と、積分器１１４１，１１４２，１１４３とを備えている。
【０００８】
１ビット乗算器１１２１〜１１２３は、入力端子１１１を介して供給される１ビット信号にｐビットからなる係数Ａ１〜Ａ３をそれぞれ乗算し、得られるｐビットの乗算値を加算器１１３１〜１１３３にそれぞれ供給し、１ビット乗算器１１６１〜１１６３は、出力信号にｐビットの係数Ｃ１〜Ｃ３をそれぞれ乗算し、得られるｐビットの乗算値を加算器１１３１〜１１３３にそれぞれ供給する。加算器１１３１〜１１３３は、それらの乗算値をそれぞれ加算し、得られる加算値を積分器１１４１〜１１４３に供給する。また、中間段の加算器１１３２，１１３３は、前段の積分器１１４１，１１４２の出力もそれぞれ加算する。最終段は、入力端子１１１に接続された１ビット乗算器１１２４と、加算器１１３４とを備え、１ビット乗算器１１２４は、入力１ビット信号にｐビットの係数Ａ４を乗算し、加算器１１３４は、この乗算値に前段の積分器１１４３の出力を加算する。そして、得られる加算値は、１ビット量子化器１１５に供給される。
【０００９】
ＤＳＭでは、正及び負のｐビットの数を表すために２の補数計算が用いられる。１ビット量子化器１１５は、正の値が入力されると、それを＋１（論理１）に量子化し、負の値が入力されると、それを−１（論理０）に量子化して出力する。
【００１０】
ケーシー及びアンガス著の論文には、「１ビットの処理装置は、雑音により許容できないほど不明瞭な音声信号を含む１ビットの出力信号を生成するので、・・・量子化雑音を適切に除去しなければならない。」との記載がある。音声信号を不明瞭にする雑音は、１ビット量子化器１１５によって発生する量子化雑音である。
【００１１】
１ビット量子化器１１５は、音声信号が供給される第１の入力端子と、音声信号と実質的に相関がないランダムビットストリーム（量子化雑音）が供給される第２の入力端子とを有する加算器と見なすことができる。このモデルでは、入力端子１１１を介して入力される音声信号は、１ビット乗算器１１２１〜１１２４によって出力端子１１７にフィードフォワードされるとともに、１ビット乗算器１１６１〜１１６３によってフィードバックされる。したがって、係数Ａ１〜Ａ４は、音声信号の伝達関数のｚ変換における零点を定め、係数Ｃ１〜Ｃ３は、伝達関数のｚ変換における極を定めている。
【００１２】
一方、雑音信号は、１ビット量子化器１１５から１ビット乗算器１１６１〜１１６３によってフィードバックされ、係数Ｃ１〜Ｃ３は、雑音信号の伝達関数の極を定めている。
【００１３】
係数Ａ１〜Ａ４，Ｃ１〜Ｃ３は、他の所望の特性の中で回路安定度が得られるように定められる。
【００１４】
係数Ｃ１〜Ｃ３は、例えば図９に実線１２０で示すように、音声帯域内における量子化雑音を除去して最小にするように定められる。
【００１５】
係数Ａ１〜Ａ４，Ｃ１〜Ｃ３は、また所望の音声信号特性が得られるように定められる。
【００１６】
係数Ａ１〜Ａ４，Ｃ１〜Ｃ３は、以下のようにして定めることができる。
【００１７】
ａ）例えば雑音除去機能を有する所望のフィルタ特性の伝達関数をｚ変換してＨ(ｚ)を求める。
【００１８】
ｂ）Ｈ(ｚ)を係数に変換する。
【００１９】
これは、オーディオ・エンジニアリング・ソサィティ・ジャーナル、３９巻、Ｎｏ．７／８、１９９１年、７月／８月、アール・ダブル・アダムス等著（Journal of Audio Engineering Society, Volume 39, no. 7/8, 1991 July/August by R.W Adams et al.）「５次のシグマ−デルタＡ／Ｄ変換器の理論と実践（Theory and Practical Implementation of a Fifth Order Sigma-Delta A/D Converter）」、及びアンガスとケーシーの上述した論文に記述されている方法を用いて、行うことができる。
【００２０】
ここで、係数を定める具体的な方法について説明する。
【００２１】
５次のＤＳＭを解析する過程と、所望のフィルタ特性が得られる係数を計算する過程とを概説する。
【００２２】
５次のＤＳＭは、図１０に示すように、係数ａ〜ｆの乗算器１２１１〜１２１６と、加算器１２２１〜１２２６と、積分器１２３１〜１２３５と、係数Ａ〜Ｅの乗算器１２５１〜１２５５とを備えている。積分器１２３１〜１２３５は、それぞれ単位遅延時間を有する。積分器１２３１〜１２３５は、それぞれ信号ｓ[ｎ]，ｔ[ｎ]，ｕ[ｎ]，ｖ[ｎ]，ｗ[ｎ]を出力する。ＤＳＭには、信号ｘ[ｎ]が入力される。ここで、[ｎ]は、クロックに同期した連続のサンプルにおける１つのサンプルを表している。量子化器１２４は、信号ｙ[ｎ]を出力し、この信号ｙ[ｎ]は、ＤＳＭの出力信号でもある。量子化器１２４を信号にランダム雑音を加える単なる加算器として動作すると見なしたモデルに基づいて解析する。したがって、量子化器１２４は、この解析では無視される。
【００２３】
サンプル[ｎ]における出力信号ｙ[ｎ]は、入力信号ｘ[ｎ]に係数ｆを乗算し、それに前段の積分器１２３５の出力信号ｗ[ｎ]を加算したものであり、例えばｙ[ｎ]＝ｆｘ[ｎ]＋ｗ[ｎ]で表される。
【００２４】
同じ原理を積分器１２３１〜１２３４の各出力信号に適用すると、下記式１が得られる。
【００２５】
ｙ[ｎ]＝ｆｘ[ｎ]＋ｗ[ｎ]
ｗ[ｎ]＝ｗ[ｎ−１]＋ｅｘ[ｎ−１]＋Ｅｙ[ｎ−１]＋ｖ[ｎ−１]
ｖ[ｎ]＝ｖ[ｎ−１]＋ｄｘ[ｎ−１]＋Ｄｙ[ｎ−１]＋ｕ[ｎ−１]
ｕ[ｎ]＝ｕ[ｎ−１]＋ｃｘ[ｎ−１]＋Ｃｙ[ｎ−１]＋ｔ[ｎ−１]
ｔ[ｎ]＝ｔ[ｎ−１]＋ｂｘ[ｎ−１]＋Ｂｙ[ｎ−１]＋ｓ[ｎ−１]
ｓ[ｎ]＝ｓ[ｎ−１]＋ａｘ[ｎ−１]＋Ａｙ[ｎ−１]
・・・式１
これらの式１をｚ変換すると、下記式２が得られる。
【００２６】
Ｙ(ｚ)＝ｆＸ(ｚ)＋Ｗ(ｚ)
Ｗ(ｚ)(１−ｚ−１)＝ｚ−１(ｅＸ(ｚ)＋ＥＹ(ｚ)＋Ｖ(ｚ))
Ｖ(ｚ)(１−ｚ−１)＝ｚ−１(ｄＸ(ｚ)＋ＤＹ(ｚ)＋Ｕ(ｚ))
Ｕ(ｚ)(１−ｚ−１)＝ｚ−１(ｃＸ(ｚ)＋ＣＹ(ｚ)＋Ｔ(ｚ))
Ｔ(ｚ)(１−ｚ−１)＝ｚ−１(ｂＸ(ｚ)＋ＢＹ(ｚ)＋Ｓ(ｚ))
Ｓ(ｚ)(１−ｚ−１)＝ｚ−１(ａＸ(ｚ)＋ＡＹ(ｚ))
・・・式２
ｚ変換式２において、Ｙ(ｚ)をＸ(ｚ)の単一関数として解くと、下記式３が得られる。
【００２７】
【数１】
【００２８】
ＤＳＭの伝達関数は、Ｙ(ｚ)／Ｘ(ｚ)であり、下記式４に示すように、ｚの級数で表される。この式４の右辺の１行目は、式３に基づいて２行目に示すように表すことができる。
【００２９】
【数２】
【００３０】
式４において、所望の伝達関数を満足するように係数αｎ，βｎを決め、係数α０〜α５から係数ｆ〜ａを、係数β０〜β５から係数Ｅ〜Ａを導く。
【００３１】
右辺の２行目の分子におけるｚ０の項はｆだけであり、したがって、ｆ＝α０である。
【００３２】
次に、右辺の１行目の分子からα０(１−ｚ−１)５を引くと、α０＋α１ｚ−１・・・＋・・・α５ｚ−５−α０(１−ｚ−１)５が得られる。
【００３３】
同様に、右辺の２行目の分子からｆ(１−ｚ−１)５を引く。このとき、ｚ−１の項はｅだけであり、このｅは、右辺の１行目の対応したα１と等しい。
【００３４】
以上の処理を、式４の分子の全ての項に対して繰り返して、係数ｄ〜ａを求める。また、この処理を式４の分母の全ての項に対して繰り返して、係数Ｅ〜Ａを求める。
【００３５】
【発明が解決しようとする課題】
以上のような１ビット信号処理装置では、信号帯域における雑音の発生が問題となる。
【００３６】
本発明は、雑音電力をより広い帯域に拡散し、信号帯域における信号対雑音（Ｓ／Ｎ）比を改善するした１ビット信号処理装置を提供することを目的とする。
【００３７】
【課題を解決する手段】
本発明に係る１ビット信号処理装置は、第１のサンプリング周波数の１ビット信号が供給される入力手段と、入力手段に接続され、供給される１ビット信号の第１のサンプリング周波数を第２のサンプリング周波数に高める第１のサンプリング周波数変換手段と、第１のサンプリング周波数変換手段に接続され、第２のサンプリング周波数と同じ周波数で動作し、第２のサンプリング周波数の１ビット信号を処理する縦続接続された複数の１ビットのｎ（≧１）次デルタ−シグマ変調手段と、複数の１ビットのｎ次デルタ−シグマ変調手段に接続され、複数の１ビットのｎ次デルタ−シグマ変調手段で処理された１ビット信号の第２のサンプリング周波数を第１のサンプリング周波数に低下させて１ビット信号を出力する第２のサンプリング周波数変換手段とを備える。第２のサンプリング周波数変換手段は、少なくとも２つの入力手段とビット遅延手段とを有するデルタ−シグマ変調手段を備え、ビット遅延手段は、複数の１ビットのｎ次デルタ−シグマ変調手段で処理された１ビット信号の各ビットを少なくとも２つの入力手段に同時に供給する。
【００３８】
そして、この１ビット信号処理装置では、サンプリング周波数を高くすることにより、量子化雑音電力をより広い帯域に拡散し、信号帯域内の雑音を低減する。
【００３９】
また、複数のｎ次デルタ−シグマ変調手段は、１つのシリコン集積回路に形成されている。サンプリング周波数を高めることにより、集積回路の周波数特性を良くし、量子化雑音電力をさらに拡散する。
【００４０】
１ビット信号は、＋１又は−１を表すサンプルよりなる。サンプリング周波数を高める手段、例えばアップコンバータは、ビットストリーム中にサンプル値を重複させて挿入したり、０のサンプル値を挿入することにより、サンプリング周波数を高くすることができる。例えば、サンプリング周波数を２倍にするときには、＋１を一回重複させて＋１，＋１とし、−１を重複させて−１，−１とする。あるいは、連続するサンプル間に０を挿入する。サンプル値を重複させることにより、所望の周波数特性を良好に近似するとともに、信号の電力を維持する。０の挿入は、周波数特性を近似することができるが、信号の電力が低下する。
【００４１】
サンプリング周波数を低下させる手段、例えばダウンコンバータは、様々な形態とすることができる。重要なことは、ダウンコンバータが量子化雑音を信号帯域にフィードバックさせないように動作することである。
【００４２】
ダウンコンバータは、例えば、信号帯域に雑音が侵入しないＦＩＲフィルタで構成することができる。あるいは、ダウンコンバータは、ダウンコンバータ及びフィルタとして機能するデルタ−シグマ変調器で構成することができる。
【００４３】
サンプリング周波数を１／２にするダウンコンバータの一つの例としては、関連出願（英国出願番号９６２４６７１．５）、（英国出願番号９６２４６７３．１）に記述されているデルタ−シグマ変調器がある。デルタ−シグマ変調器は、２つの信号入力端子を備え、ビットストリームの偶数サンプルと奇数サンプルが同時に供給される。
【００４４】
デルタ−シグマ変調器を用いる利点は、１ビット信号がデルタ−シグマ変調器に入力されると、１ビット信号がデルタ−シグマ変調器から出力されることである。
【００４５】
音声信号は、通常、ｍ（＞＞１）ビットの精度でディジタル化される前に、サンプリング周波数が４４．１ｋＨｚ又は４８ｋＨｚでサンプリングされる。１ビット信号は、例えば６４ｆs、すなわち約３ＭＨｚでサンプリングして得られる。実施例では、サンプリング周波数を、１２８ｆs又は例えばさらに高い２５６ｆsに変換している。
【００４６】
【発明の実施の形態】
以下、本発明に係る１ビット信号処理装置について図面を参照しながら説明する。
【００４７】
例えば４４．１ｋＨｚ又は４８ｋＨｚ等の標準の音声信号のサンプリング周波数をｆsとすると、図１に示すように、入力端子１１を介して供給される１ビット信号のサンプリング周波数は、例えば６４ｆsである。
【００４８】
アップコンバータ１２は、この実施例においては、入力される１ビット信号のサンプリング周波数を１２８ｆsに変換する。具体的には、アップコンバータ１２は、ビットストリーム中にサンプル値を重複させて挿入したり、０のサンプル値を挿入することにより、入力される１ビット信号のサンプリング周波数を１２８ｆsに変換する。
【００４９】
アップコンバートされた信号は、縦続接続されたデルタ−シグマ変調器（以下、ＤＳＭという。）１３，１４によって信号処理が施される。なお、図面には、２つのＤＳＭのみを示している。
【００５０】
アップコンバート処理は、雑音電力をより広い帯域に拡散し、信号帯域における信号対雑音比（Ｓ／Ｎ）を改善する。
【００５１】
ダウンコンバータ１５は、サンプリング周波数を６４ｆsに変換する。
【００５２】
この実施例において、縦続接続された少なくとも２つのＤＳＭ１３，１４は、１つのシリコン集積回路に形成されている。アップコンバート処理、すなわちサンプリング周波数を高めることにより、集積回路の周波数特性を良くすることができる。
【００５３】
アップコンバータ１２及び／又はダウンコンバータ１５も、その集積回路に形成するようにしてもよい。
【００５４】
ダウンコンバータ１５は、サンプリング周波数を所望の値、例えば６４ｆsに変換する。ダウンコンバータ１５は、信号帯域において、信号対雑音比をなるべく低下させずにサンプリング周波数を変換する。ダウンコンバータ１５は、帯域外雑音の信号帯域への折り返しを避ける。
【００５５】
ここで、ダウンコンバータ１５の具体的な構成について説明する。図２は、ダウンコンバータを１次のＦＩＲフィルタで構成したときの具体的な構成を示すブロック図である。例えば図１に示すＤＳＭ１４からの１ビット信号はスケーリング回路２１に供給され、このスケーリング回路２１は、サンプリング周波数が１２８ｆsの奇数サンプルと偶数サンプルの和を用いてサンプリング周波数が６４ｆsのサンプル値を補間するために、１ビット信号を１／２倍する。１／２倍された１ビット信号は、分割回路２２に供給され、この分割回路２２は、６４ｆsのサンプリング周波数で互いに対応した奇数サンプル、偶数サンプルを係数乗算器２３，２４に同時に供給することにより、サンプリング周波数を低域に変換する。係数乗算器２３，２４は、それぞれ所定の係数を奇数サンプル、偶数サンプルに乗算して、加算器２５に供給する。加算器２５は、係数がそれぞれ乗算された奇数サンプルと偶数サンプルを加算し、すなわち隣接した奇数サンプルと偶数サンプルを混合して得られるサンプルを、６４ｆsのサンプリング周波数で１ビット変換器２６に供給する。
【００５６】
スケーリング回路２１〜加算器２５から構成されるＦＩＲフィルタは、１ビット信号をｐ（＞１）ビットの信号に変換する。したがって、ＦＩＲフィルタの出力に１ビット変換器２６が設けられており、この１ビット変換器２６は、ｐビットの信号を１ビット信号に変換する。
【００５７】
ここで、ＤＳＭの具体的な構成について説明する。図３は、ダウンコンバータとして構成されたＤＳＭの構成を示すブロック図である。図３に示すＤＳＭは、関連出願（英国出願番号９６２４６７４．９）に記述されているＤＳＭを変形したものである。
【００５８】
すなわち、図３に示すＤＳＭは、図２に示す分割回路２２と、分割された１ビット信号が供給される線形の音声信号処理部４０と、線形の雑音除去部５０と、音声信号処理部４０の出力を濾波（フィルタリング）するローパスフィルタ（以下、ＬＰＦという。）３１と、ＬＰＦ３１の出力と雑音除去部５０の出力とを加算する加算器３２と、加算器３２の出力を１ビット信号に変換し、この１ビット信号をＤＳＭの出力端子３５を介して出力する量子化器３３とを備える。このＤＳＭは、クロック発生回路（図示せず。）によって制御される。
【００５９】
図３に示すＤＳＭは、例えば３次であり、音声信号処理部４０及び雑音除去部５０は、例えば３つの積分部をそれぞれ有する。音声信号処理部４０の積分部は、奇数サンプル及び偶数サンプルに所定の係数Ａ１，Ｂ１をそれぞれ乗算する少なくとも１組の１ビット係数乗算器４１１，４２１と、係数Ａ１，Ｂ１がそれぞれ乗算された奇数サンプルと偶数サンプルとを加算する加算器４３１と、加算器４３１の出力を累積する積分器４４１とを備える。積分部ではない最終段は、奇数サンプル及び偶数サンプルに所定の係数Ａ４，Ｂ４をそれぞれ乗算する１ビット係数乗算器４１４，４２４と、係数Ａ４，Ｂ４が乗算された奇数サンプル及び偶数サンプルと前段の積分器４４３の出力とを加算する加算器４３４とを備える。
【００６０】
また、雑音除去部５０の積分部は、少なくとも１つの１ビット係数乗算器５１１と、１ビット係数乗算器５１１の出力を累積する積分器５２１と、前段の積分器５２１の出力と現段の１ビット係数乗算器５１２の出力とを加算する加算器５３１とを備える。積分部でない最終段は、１ビット係数乗算器５１４と、１ビット係数乗算器５１４の出力と前段の積分器５２３の出力とを加算する加算器５３４とを備える。
【００６１】
図４は、積分器４４１〜４４３，５２１〜５２３の具体的な構成を示すブロック図である。これらの積分器４４１〜４４３，５２１〜５２３は、図４に示すように、加算器５５と、加算器５５の出力を単位時間遅延して加算器５５にフィードバックする遅延回路５６とからなる。そして、これらの積分器４４１〜４４３，５２１〜５２３は、供給される信号を累積して積分値を出力する。
【００６２】
また、図３に示す分割回路２２は、６４ｆsのサンプリング周波数で、偶数サンプル、奇数サンプルを、音声信号処理部４０の１ビット係数乗算器４１１〜４１４，４２１〜４２４に同時に供給する。なお、１ビット係数乗算器４２１〜４２４は、新たに追加されたものであり、加算器４３１〜４３４に接続されている。
【００６３】
また、音声信号処理部４０は、６４ｆsの周波数で動作し、ビットストリームの偶数サンプルと奇数サンプルを混合する。この音声信号処理部４０の出力信号はｐ（＞１）ビットからなる信号である。音声信号処理部４０の出力信号は、ローパスフィルタ３１においてフィルタリング処理が施された後、加算器３２を介して量子化器３３に供給される。量子化器３３は、加算器３２の出力信号を１ビット信号に量子化し、このＤＳＭの出力端子３５を介して出力する。また、この出力信号は、雑音除去部５０を介して加算器３２にフィードバックされる。
【００６４】
ローパスフィルタ３１は、図２に示すスケーリング回路２１〜加算器２５で構成されるＦＩＲフィルタと同様なＦＩＲフィルタである。
【００６５】
１ビット係数乗算器４１１〜４１４の係数Ａ１〜Ａ４、１ビット係数乗算器４２１〜４２４の係数Ｂ１〜Ｂ４、雑音除去部５０の１ビット係数乗算器５１１〜５１４の係数Ｃ１〜Ｃ４及びローパスフィルタ３１は、所望のフィルタ特性が得られるように定められる。係数Ａ１〜Ａ４，Ｂ１〜Ｂ４は、偶数サンプルと奇数サンプルが混合されたサンプルが単位の大きさを有するようにするための係数である。
【００６６】
このＤＳＭは、入力信号及び出力信号の両方ともが１ビット信号であるという利点を有する。
【００６７】
ここで、ＤＳＭの他の具体的な構成について説明する。図５は、ダウンコンバータとして構成されたＤＳＭの構成を示すブロック図である。図５に示すＤＳＭは、関連出願（英国出願番号９６２４６７３．１）に記述されているＤＳＭを変形したものである。
【００６８】
このＤＳＭは、図５に示すように５次のＤＳＭであり、分割回路２２と、５つの積分部と、最終段部と、出力端子６７とを備える。
【００６９】
１段目の積分部は、分割回路２２から出力される奇数サンプル及び偶数サンプルに所定の係数Ａ１，Ｂ１をそれぞれ乗算する１ビット係数乗算器６１１，６２１と、出力端子６７から出力される１ビット信号に所定の係数Ｃ１を乗算する１ビット係数乗算器６６１と、１ビット係数乗算器６１１，６２１，６６１の各出力を加算する加算器６３１と、加算器６３１の出力を累積する積分器６４１とを備える。１ビット係数乗算器６１１，６２１，６６１は、１ビット信号にＰビットからなる係数Ａ１，Ｂ１，Ｃ１をそれぞれ乗算する。
【００７０】
４つの中間段の各積分部は、分割回路２２から出力される奇数サンプル及び偶数サンプルに所定の係数Ａ２〜Ａ５，Ｂ２〜Ｂ５をそれぞれ乗算する１ビット係数乗算器６１２〜６１５，６２２〜６２５と、出力端子６７から出力される１ビット信号に所定の係数Ｃ２〜Ｃ５をそれぞれ乗算する１ビット係数乗算器６６２〜６６５と、加算器６３２〜６３５と、加算器６３２〜６３５の出力を累積する積分器６４２〜６４５とを備える。加算器６３２〜６３５には、各段の１ビット係数乗算器６１２〜６１５，６２２〜６２５，６６２〜６６５の各出力と前段の積分器６４１〜６４４の出力とがそれぞれ供給される。
【００７１】
最終段は、分割回路２２から出力される奇数サンプル及び偶数サンプルに係数Ａ６，Ｂ６をそれぞれ乗算する１ビット係数乗算器６１６，６２６と、１ビット係数乗算器６１６，６２６の各出力と前段の積分器６４５の出力とを加算する加算器６３６と、量子化器６５とを備える。この量子化器６５には、加算器６３６から、例えば正と負の両方の数を表す２の補数形式のｐビットの信号が供給される。量子化器６５は、例えば閾値が０の比較器からなり、ｐビットの信号を、正の信号が＋１に、負の信号が−１となるように量子化して、出力信号を生成する。
【００７２】
また、積分器６４１〜６４５は、図４を用いて説明したものと同様のものである。すなわち、積分器６４１〜６４５は、直列に接続された加算器と遅延回路とを備え、出力を単位時間遅延してフィードバックし、供給される信号を累積する。
【００７３】
分割回路２２は、偶数サンプル、奇数サンプルを１ビット係数乗算器６１１〜６１６，６２１〜６２６に同時に供給する。偶数サンプルと奇数サンプルは、６４ｆsのサンプリング周波数を有する。ＤＳＭは、６４ｆsの周波数で動作し、ビットストリームの偶数サンプルと奇数サンプルを混合する。
【００７４】
１ビット係数乗算器６１１〜６１６の係数Ａ１〜Ａ６、１ビット係数乗算器６２１〜６２６の係数Ｂ１〜Ｂ６及び１ビット係数乗算器６６１〜６６５の係数Ｃ１〜Ｃ５は、所望の周波数特性が得られるように定められる。また、係数Ａ１〜Ａ６，Ｂ１〜Ｂ６は、奇数サンプルと偶数サンプルが混合されたサンプルが単位の大きさを有するようにするための係数である。
【００７５】
勿論、係数は、回路の安定度が向上するように定められる。また、係数は、図６（ａ）に示すように、実線７１で示す雑音除去特性が得られるように定められる。これにより、入力信号の帯域における雑音（帯域内雑音）が減少する。
【００７６】
これらの係数は、さらに図６（ｂ）に示すように、入力信号及び雑音を６ｄＢ減衰させ、帯域外の雑音を減衰させたままで、入力信号（及び帯域内雑音）を例えば６ｄＢ増幅して補償する図６（ｃ）の実線７３に示すようなローパスフィルタ特性が得られるように定められる。
【００７７】
図６（ｃ）に示すように、ローパスフィルタ特性７３のロールオフ周波数において、雑音の一部は、上述した補償のための増幅により増幅される。図６（ａ）〜（ｃ）は、２次のローパスフィルタを３次のＤＳＭに組み込んだ設計原理に基づいたものである。２次と３次を組み合わせた結果の５次のＤＳＭでは、係数はＤＳＭの全体の中に分散される。
【００７８】
上述のように、図５に示すＤＳＭは、ｎ（≧３）次のＤＳＭであり、奇数サンプルと偶数サンプルが供給される。
【００７９】
量子化器６５は、ｐビットの信号を１ビット信号に再量子化し、このＤＳＭの出力端子６７を介して出力する。
【００８０】
このＤＳＭには、複数の積分部が設けられている。１ビット係数乗算器６１１，６２１，６６１、加算器６３１及び積分器６４１からなる第１段目の積分部は、奇数サンプルと第１の係数Ａ１の積、偶数サンプルと第２の係数Ｂ１の積、及び出力信号と第３の係数Ｃ１の積の加算値を積分して、積分値を生成する。中間段の少なくとも２つの積分部は、奇数サンプルと第１の係数Ａ２〜Ａ５の積、偶数サンプルと第２の係数Ｂ２〜Ｂ５の積、出力信号と第３の係数Ｃ２〜Ｃ５の積、及び前段の積分値の加算値を累積して、積分値を生成する。
【００８１】
１ビット係数乗算器６１６と加算器６３６からなる最終段は、奇数サンプルと第１の係数Ａ６の積、偶数サンプルと第２の係数Ｂ６の積、及び前段の積分値を加算して、上述したｐビットの信号を生成し、量子化器３３は、このｐビットの信号を再量子化する。
【００８２】
図５に示す５次のＤＳＭ上の２次のフィルタの部分は、物理的に、３次のデルタ−シグマ変調器の部分から分離することができないと見えるが、図４に示すＤＳＭは、２次のフィルタを備えた３次のデルタ−シグマ変調器と見なすことができる。
【００８３】
【発明の効果】
本発明に係る１ビット信号処理装置は、第１のサンプリング周波数の１ビット信号が供給される入力手段と、入力手段に接続され、第１のサンプリング周波数を第２のサンプリング周波数に高める第１のサンプリング周波数変換手段と、第２のサンプリング周波数と同じ周波数で信号を処理する縦続接続された複数の１ビットのｎ（≧１）次デルタ−シグマ変調手段と、１ビットのｎ（≧１）次デルタ−シグマ変調手段に接続され、処理された１ビット信号が供給され、サンプリング周波数を第１のサンプリング周波数に低下させて１ビット信号を出力する第２のサンプリング周波数変換手段とを備える。
【００８４】
これにより、雑音電力がより広い帯域に拡散され、信号帯域における信号対雑音（Ｓ／Ｎ）比を改善することができる。
【００８５】
また、第１のサンプリング周波数変換手段と、ｎ次デルタ−シグマ変調手段と、第２のサンプリング周波数変換手段とを１つの集積回路に形成し、サンプリング周波数を第１のサンプリング周波数変換手段により高めることにより、集積回路の周波数特性を向上することができる。
【図面の簡単な説明】
【図１】 本発明に係る１ビット信号処理装置の構成を示すブロック図である。
【図２】 ＦＩＲフィルタで構成されたダウンコンバータの構成を示すブロック図である。
【図３】 ＤＳＭとして構成されたダウンコンバータの構成を示すブロック図である。
【図４】 積分器の構成を示すブロック図である。
【図５】 他のＤＳＭとして構成されたダウンコンバータの構成を示すブロック図である。
【図６】 図５に示すＤＳＭの入力信号に対する効果を説明するための周波数特性図である。
【図７】 従来のデルタ−シグマ変調器の構成を示すブロック図である。
【図８】 ｎ次のフィルタとして構成されたデルタ−シグマ変調器の構成を示すブロック図である。
【図９】 雑音除去特性を示す図である。
【図１０】 ５次のＤＳＭの構成を示すブロック図である。
【符号の説明】
１２ アップコンバータ、１３，１４ デルタ−シグマ変調器、１５ ダウンコンバータ
【発明の属する技術分野】
本発明は、１ビット信号処理装置に関し、特に、ｎが少なくとも１であるｎ次デルタ−シグマ変調器を備えた１ビット信号処理装置に関する。なお、本発明の実施例では、音声信号処理装置について説明しているが、本発明は、音声信号処理装置に限定されるものではない。
【０００２】
【従来の技術】
アナログ信号を、ナイキスト周波数でサンプリングし、得られるサンプルの振幅をｍビットで量子化することによって、アナログ信号をディジタル信号に変換することが知られている。例えばｍ＝８のときは、サンプル値は、８ビットの精度で量子化される。一般的に、ｍは１以上とされる。
【０００３】
アナログ信号を１ビットのディジタル信号に量子化するアナログ／ディジタル変換器（以下、Ａ／Ｄ変換器という。）として、「シグマ−デルタＡ／Ｄ変換器」又は「デルタ−シグマＡ／Ｄ変換器」が知られている。ここでは、「デルタ−シグマ」の用語を用いる。そのようなデルタ−シグマＡ／Ｄ変換器は、例えば、クレイグ・マービン（Craig Marven）、ギリアン・イーワース（Gillian Ewers）著、１９９３年、テキサスインストルメント（Texas Instruments）出版の「ディジタル信号処理への簡単なアプローチ（A Simple Approach to Digital Signal Processing）」（ISBN 0-904.047-00-8）に記述されている。
【０００４】
デルタ−シグマＡ／Ｄ変換器では、図７に示すように、アナログ入力信号と、１ビットの出力信号の積分値（シグマ）との差分（デルタ）が加算器１０１によって求められ、１ビット量子化器１０２に供給される。出力信号は、論理０と論理１のビットよりなるが、論理０と論理１は、実際の値としては−１と＋１をそれぞれ表している。積分器１０３は、１ビットの出力信号を累積し、アナログ入力信号の値に追従する累積値を出力する。１ビット量子化器１０２は、生成するビット毎に、累積値を増加（＋１）又は減少（−１）させる。デルタ−シグマＡ／Ｄ変換器のサンプリング周波数は、累積値がアナログ入力信号に追従するような出力ビットストリームを生成することができるように、高い周波数とされる。
【０００５】
特許請求の範囲及び以下の説明で用いている「１ビット」信号の用語は、例えばデルタ−シグマＡ／Ｄ変換器によって生成され、１ディジタルビットの精度で量子化された信号を意味する。
【０００６】
デルタ−シグマ変調器（以下、ＤＳＭという。）は、１ビット信号を直接処理するｎ次のフィルタとして構成され、このｎ次のフィルタは、１９９３年１０月７日〜１０日に行われた第９５回ＡＥＳ（Audio Engineering Society）会議でエヌ・エム・ケーシー（N.M. Casey）、ジェームス・エ−・エス・アンガス（James A.S. Angus）によって発表された論文「音声信号の１ビットディジタル処理（One Bit Digital Processing of Audio Signals）」（信号処理・音声研究グループ、電気部門、ヨーク大学、ヘスリングトン、ヨークＹ０１ ５ＤＤ 英国（Signal Processing：Audio Research Group, The Electronics Department, The University of York, Heslington, York YO1 5DD England））で提案されたものである。図８は、ＤＳＭの３次（ｎ＝３）のフィルタ部分の構成を示すブロック図である。
【０００７】
ＤＳＭは、図８に示すように、１ビット信号が入力される入力端子１１１と、処理された１ビット信号を出力する出力端子１１７とを備える。１ビット信号の各ビットは、ＤＳＭ全体において所定のクロック（図示せず）に同期して処理される。出力ビット信号は、例えば閾値が０の比較器からなる１ビット量子化器１１５によって生成される。ＤＳＭは、入力端子１１１に接続された１ビット乗算器１１２１，１１２２，１１２３と、出力端子１１７に接続された１ビット乗算器１１６１，１１６２，１１６３と、３段の加算器１１３１，１１３２，１１３３と、積分器１１４１，１１４２，１１４３とを備えている。
【０００８】
１ビット乗算器１１２１〜１１２３は、入力端子１１１を介して供給される１ビット信号にｐビットからなる係数Ａ１〜Ａ３をそれぞれ乗算し、得られるｐビットの乗算値を加算器１１３１〜１１３３にそれぞれ供給し、１ビット乗算器１１６１〜１１６３は、出力信号にｐビットの係数Ｃ１〜Ｃ３をそれぞれ乗算し、得られるｐビットの乗算値を加算器１１３１〜１１３３にそれぞれ供給する。加算器１１３１〜１１３３は、それらの乗算値をそれぞれ加算し、得られる加算値を積分器１１４１〜１１４３に供給する。また、中間段の加算器１１３２，１１３３は、前段の積分器１１４１，１１４２の出力もそれぞれ加算する。最終段は、入力端子１１１に接続された１ビット乗算器１１２４と、加算器１１３４とを備え、１ビット乗算器１１２４は、入力１ビット信号にｐビットの係数Ａ４を乗算し、加算器１１３４は、この乗算値に前段の積分器１１４３の出力を加算する。そして、得られる加算値は、１ビット量子化器１１５に供給される。
【０００９】
ＤＳＭでは、正及び負のｐビットの数を表すために２の補数計算が用いられる。１ビット量子化器１１５は、正の値が入力されると、それを＋１（論理１）に量子化し、負の値が入力されると、それを−１（論理０）に量子化して出力する。
【００１０】
ケーシー及びアンガス著の論文には、「１ビットの処理装置は、雑音により許容できないほど不明瞭な音声信号を含む１ビットの出力信号を生成するので、・・・量子化雑音を適切に除去しなければならない。」との記載がある。音声信号を不明瞭にする雑音は、１ビット量子化器１１５によって発生する量子化雑音である。
【００１１】
１ビット量子化器１１５は、音声信号が供給される第１の入力端子と、音声信号と実質的に相関がないランダムビットストリーム（量子化雑音）が供給される第２の入力端子とを有する加算器と見なすことができる。このモデルでは、入力端子１１１を介して入力される音声信号は、１ビット乗算器１１２１〜１１２４によって出力端子１１７にフィードフォワードされるとともに、１ビット乗算器１１６１〜１１６３によってフィードバックされる。したがって、係数Ａ１〜Ａ４は、音声信号の伝達関数のｚ変換における零点を定め、係数Ｃ１〜Ｃ３は、伝達関数のｚ変換における極を定めている。
【００１２】
一方、雑音信号は、１ビット量子化器１１５から１ビット乗算器１１６１〜１１６３によってフィードバックされ、係数Ｃ１〜Ｃ３は、雑音信号の伝達関数の極を定めている。
【００１３】
係数Ａ１〜Ａ４，Ｃ１〜Ｃ３は、他の所望の特性の中で回路安定度が得られるように定められる。
【００１４】
係数Ｃ１〜Ｃ３は、例えば図９に実線１２０で示すように、音声帯域内における量子化雑音を除去して最小にするように定められる。
【００１５】
係数Ａ１〜Ａ４，Ｃ１〜Ｃ３は、また所望の音声信号特性が得られるように定められる。
【００１６】
係数Ａ１〜Ａ４，Ｃ１〜Ｃ３は、以下のようにして定めることができる。
【００１７】
ａ）例えば雑音除去機能を有する所望のフィルタ特性の伝達関数をｚ変換してＨ(ｚ)を求める。
【００１８】
ｂ）Ｈ(ｚ)を係数に変換する。
【００１９】
これは、オーディオ・エンジニアリング・ソサィティ・ジャーナル、３９巻、Ｎｏ．７／８、１９９１年、７月／８月、アール・ダブル・アダムス等著（Journal of Audio Engineering Society, Volume 39, no. 7/8, 1991 July/August by R.W Adams et al.）「５次のシグマ−デルタＡ／Ｄ変換器の理論と実践（Theory and Practical Implementation of a Fifth Order Sigma-Delta A/D Converter）」、及びアンガスとケーシーの上述した論文に記述されている方法を用いて、行うことができる。
【００２０】
ここで、係数を定める具体的な方法について説明する。
【００２１】
５次のＤＳＭを解析する過程と、所望のフィルタ特性が得られる係数を計算する過程とを概説する。
【００２２】
５次のＤＳＭは、図１０に示すように、係数ａ〜ｆの乗算器１２１１〜１２１６と、加算器１２２１〜１２２６と、積分器１２３１〜１２３５と、係数Ａ〜Ｅの乗算器１２５１〜１２５５とを備えている。積分器１２３１〜１２３５は、それぞれ単位遅延時間を有する。積分器１２３１〜１２３５は、それぞれ信号ｓ[ｎ]，ｔ[ｎ]，ｕ[ｎ]，ｖ[ｎ]，ｗ[ｎ]を出力する。ＤＳＭには、信号ｘ[ｎ]が入力される。ここで、[ｎ]は、クロックに同期した連続のサンプルにおける１つのサンプルを表している。量子化器１２４は、信号ｙ[ｎ]を出力し、この信号ｙ[ｎ]は、ＤＳＭの出力信号でもある。量子化器１２４を信号にランダム雑音を加える単なる加算器として動作すると見なしたモデルに基づいて解析する。したがって、量子化器１２４は、この解析では無視される。
【００２３】
サンプル[ｎ]における出力信号ｙ[ｎ]は、入力信号ｘ[ｎ]に係数ｆを乗算し、それに前段の積分器１２３５の出力信号ｗ[ｎ]を加算したものであり、例えばｙ[ｎ]＝ｆｘ[ｎ]＋ｗ[ｎ]で表される。
【００２４】
同じ原理を積分器１２３１〜１２３４の各出力信号に適用すると、下記式１が得られる。
【００２５】
ｙ[ｎ]＝ｆｘ[ｎ]＋ｗ[ｎ]
ｗ[ｎ]＝ｗ[ｎ−１]＋ｅｘ[ｎ−１]＋Ｅｙ[ｎ−１]＋ｖ[ｎ−１]
ｖ[ｎ]＝ｖ[ｎ−１]＋ｄｘ[ｎ−１]＋Ｄｙ[ｎ−１]＋ｕ[ｎ−１]
ｕ[ｎ]＝ｕ[ｎ−１]＋ｃｘ[ｎ−１]＋Ｃｙ[ｎ−１]＋ｔ[ｎ−１]
ｔ[ｎ]＝ｔ[ｎ−１]＋ｂｘ[ｎ−１]＋Ｂｙ[ｎ−１]＋ｓ[ｎ−１]
ｓ[ｎ]＝ｓ[ｎ−１]＋ａｘ[ｎ−１]＋Ａｙ[ｎ−１]
・・・式１
これらの式１をｚ変換すると、下記式２が得られる。
【００２６】
Ｙ(ｚ)＝ｆＸ(ｚ)＋Ｗ(ｚ)
Ｗ(ｚ)(１−ｚ−１)＝ｚ−１(ｅＸ(ｚ)＋ＥＹ(ｚ)＋Ｖ(ｚ))
Ｖ(ｚ)(１−ｚ−１)＝ｚ−１(ｄＸ(ｚ)＋ＤＹ(ｚ)＋Ｕ(ｚ))
Ｕ(ｚ)(１−ｚ−１)＝ｚ−１(ｃＸ(ｚ)＋ＣＹ(ｚ)＋Ｔ(ｚ))
Ｔ(ｚ)(１−ｚ−１)＝ｚ−１(ｂＸ(ｚ)＋ＢＹ(ｚ)＋Ｓ(ｚ))
Ｓ(ｚ)(１−ｚ−１)＝ｚ−１(ａＸ(ｚ)＋ＡＹ(ｚ))
・・・式２
ｚ変換式２において、Ｙ(ｚ)をＸ(ｚ)の単一関数として解くと、下記式３が得られる。
【００２７】
【数１】
ＤＳＭの伝達関数は、Ｙ(ｚ)／Ｘ(ｚ)であり、下記式４に示すように、ｚの級数で表される。この式４の右辺の１行目は、式３に基づいて２行目に示すように表すことができる。
【００２９】
【数２】
式４において、所望の伝達関数を満足するように係数αｎ，βｎを決め、係数α０〜α５から係数ｆ〜ａを、係数β０〜β５から係数Ｅ〜Ａを導く。
【００３１】
右辺の２行目の分子におけるｚ０の項はｆだけであり、したがって、ｆ＝α０である。
【００３２】
次に、右辺の１行目の分子からα０(１−ｚ−１)５を引くと、α０＋α１ｚ−１・・・＋・・・α５ｚ−５−α０(１−ｚ−１)５が得られる。
【００３３】
同様に、右辺の２行目の分子からｆ(１−ｚ−１)５を引く。このとき、ｚ−１の項はｅだけであり、このｅは、右辺の１行目の対応したα１と等しい。
【００３４】
以上の処理を、式４の分子の全ての項に対して繰り返して、係数ｄ〜ａを求める。また、この処理を式４の分母の全ての項に対して繰り返して、係数Ｅ〜Ａを求める。
【００３５】
【発明が解決しようとする課題】
以上のような１ビット信号処理装置では、信号帯域における雑音の発生が問題となる。
【００３６】
本発明は、雑音電力をより広い帯域に拡散し、信号帯域における信号対雑音（Ｓ／Ｎ）比を改善するした１ビット信号処理装置を提供することを目的とする。
【００３７】
【課題を解決する手段】
本発明に係る１ビット信号処理装置は、第１のサンプリング周波数の１ビット信号が供給される入力手段と、入力手段に接続され、供給される１ビット信号の第１のサンプリング周波数を第２のサンプリング周波数に高める第１のサンプリング周波数変換手段と、第１のサンプリング周波数変換手段に接続され、第２のサンプリング周波数と同じ周波数で動作し、第２のサンプリング周波数の１ビット信号を処理する縦続接続された複数の１ビットのｎ（≧１）次デルタ−シグマ変調手段と、複数の１ビットのｎ次デルタ−シグマ変調手段に接続され、複数の１ビットのｎ次デルタ−シグマ変調手段で処理された１ビット信号の第２のサンプリング周波数を第１のサンプリング周波数に低下させて１ビット信号を出力する第２のサンプリング周波数変換手段とを備える。第２のサンプリング周波数変換手段は、少なくとも２つの入力手段とビット遅延手段とを有するデルタ−シグマ変調手段を備え、ビット遅延手段は、複数の１ビットのｎ次デルタ−シグマ変調手段で処理された１ビット信号の各ビットを少なくとも２つの入力手段に同時に供給する。
【００３８】
そして、この１ビット信号処理装置では、サンプリング周波数を高くすることにより、量子化雑音電力をより広い帯域に拡散し、信号帯域内の雑音を低減する。
【００３９】
また、複数のｎ次デルタ−シグマ変調手段は、１つのシリコン集積回路に形成されている。サンプリング周波数を高めることにより、集積回路の周波数特性を良くし、量子化雑音電力をさらに拡散する。
【００４０】
１ビット信号は、＋１又は−１を表すサンプルよりなる。サンプリング周波数を高める手段、例えばアップコンバータは、ビットストリーム中にサンプル値を重複させて挿入したり、０のサンプル値を挿入することにより、サンプリング周波数を高くすることができる。例えば、サンプリング周波数を２倍にするときには、＋１を一回重複させて＋１，＋１とし、−１を重複させて−１，−１とする。あるいは、連続するサンプル間に０を挿入する。サンプル値を重複させることにより、所望の周波数特性を良好に近似するとともに、信号の電力を維持する。０の挿入は、周波数特性を近似することができるが、信号の電力が低下する。
【００４１】
サンプリング周波数を低下させる手段、例えばダウンコンバータは、様々な形態とすることができる。重要なことは、ダウンコンバータが量子化雑音を信号帯域にフィードバックさせないように動作することである。
【００４２】
ダウンコンバータは、例えば、信号帯域に雑音が侵入しないＦＩＲフィルタで構成することができる。あるいは、ダウンコンバータは、ダウンコンバータ及びフィルタとして機能するデルタ−シグマ変調器で構成することができる。
【００４３】
サンプリング周波数を１／２にするダウンコンバータの一つの例としては、関連出願（英国出願番号９６２４６７１．５）、（英国出願番号９６２４６７３．１）に記述されているデルタ−シグマ変調器がある。デルタ−シグマ変調器は、２つの信号入力端子を備え、ビットストリームの偶数サンプルと奇数サンプルが同時に供給される。
【００４４】
デルタ−シグマ変調器を用いる利点は、１ビット信号がデルタ−シグマ変調器に入力されると、１ビット信号がデルタ−シグマ変調器から出力されることである。
【００４５】
音声信号は、通常、ｍ（＞＞１）ビットの精度でディジタル化される前に、サンプリング周波数が４４．１ｋＨｚ又は４８ｋＨｚでサンプリングされる。１ビット信号は、例えば６４ｆs、すなわち約３ＭＨｚでサンプリングして得られる。実施例では、サンプリング周波数を、１２８ｆs又は例えばさらに高い２５６ｆsに変換している。
【００４６】
【発明の実施の形態】
以下、本発明に係る１ビット信号処理装置について図面を参照しながら説明する。
【００４７】
例えば４４．１ｋＨｚ又は４８ｋＨｚ等の標準の音声信号のサンプリング周波数をｆsとすると、図１に示すように、入力端子１１を介して供給される１ビット信号のサンプリング周波数は、例えば６４ｆsである。
【００４８】
アップコンバータ１２は、この実施例においては、入力される１ビット信号のサンプリング周波数を１２８ｆsに変換する。具体的には、アップコンバータ１２は、ビットストリーム中にサンプル値を重複させて挿入したり、０のサンプル値を挿入することにより、入力される１ビット信号のサンプリング周波数を１２８ｆsに変換する。
【００４９】
アップコンバートされた信号は、縦続接続されたデルタ−シグマ変調器（以下、ＤＳＭという。）１３，１４によって信号処理が施される。なお、図面には、２つのＤＳＭのみを示している。
【００５０】
アップコンバート処理は、雑音電力をより広い帯域に拡散し、信号帯域における信号対雑音比（Ｓ／Ｎ）を改善する。
【００５１】
ダウンコンバータ１５は、サンプリング周波数を６４ｆsに変換する。
【００５２】
この実施例において、縦続接続された少なくとも２つのＤＳＭ１３，１４は、１つのシリコン集積回路に形成されている。アップコンバート処理、すなわちサンプリング周波数を高めることにより、集積回路の周波数特性を良くすることができる。
【００５３】
アップコンバータ１２及び／又はダウンコンバータ１５も、その集積回路に形成するようにしてもよい。
【００５４】
ダウンコンバータ１５は、サンプリング周波数を所望の値、例えば６４ｆsに変換する。ダウンコンバータ１５は、信号帯域において、信号対雑音比をなるべく低下させずにサンプリング周波数を変換する。ダウンコンバータ１５は、帯域外雑音の信号帯域への折り返しを避ける。
【００５５】
ここで、ダウンコンバータ１５の具体的な構成について説明する。図２は、ダウンコンバータを１次のＦＩＲフィルタで構成したときの具体的な構成を示すブロック図である。例えば図１に示すＤＳＭ１４からの１ビット信号はスケーリング回路２１に供給され、このスケーリング回路２１は、サンプリング周波数が１２８ｆsの奇数サンプルと偶数サンプルの和を用いてサンプリング周波数が６４ｆsのサンプル値を補間するために、１ビット信号を１／２倍する。１／２倍された１ビット信号は、分割回路２２に供給され、この分割回路２２は、６４ｆsのサンプリング周波数で互いに対応した奇数サンプル、偶数サンプルを係数乗算器２３，２４に同時に供給することにより、サンプリング周波数を低域に変換する。係数乗算器２３，２４は、それぞれ所定の係数を奇数サンプル、偶数サンプルに乗算して、加算器２５に供給する。加算器２５は、係数がそれぞれ乗算された奇数サンプルと偶数サンプルを加算し、すなわち隣接した奇数サンプルと偶数サンプルを混合して得られるサンプルを、６４ｆsのサンプリング周波数で１ビット変換器２６に供給する。
【００５６】
スケーリング回路２１〜加算器２５から構成されるＦＩＲフィルタは、１ビット信号をｐ（＞１）ビットの信号に変換する。したがって、ＦＩＲフィルタの出力に１ビット変換器２６が設けられており、この１ビット変換器２６は、ｐビットの信号を１ビット信号に変換する。
【００５７】
ここで、ＤＳＭの具体的な構成について説明する。図３は、ダウンコンバータとして構成されたＤＳＭの構成を示すブロック図である。図３に示すＤＳＭは、関連出願（英国出願番号９６２４６７４．９）に記述されているＤＳＭを変形したものである。
【００５８】
すなわち、図３に示すＤＳＭは、図２に示す分割回路２２と、分割された１ビット信号が供給される線形の音声信号処理部４０と、線形の雑音除去部５０と、音声信号処理部４０の出力を濾波（フィルタリング）するローパスフィルタ（以下、ＬＰＦという。）３１と、ＬＰＦ３１の出力と雑音除去部５０の出力とを加算する加算器３２と、加算器３２の出力を１ビット信号に変換し、この１ビット信号をＤＳＭの出力端子３５を介して出力する量子化器３３とを備える。このＤＳＭは、クロック発生回路（図示せず。）によって制御される。
【００５９】
図３に示すＤＳＭは、例えば３次であり、音声信号処理部４０及び雑音除去部５０は、例えば３つの積分部をそれぞれ有する。音声信号処理部４０の積分部は、奇数サンプル及び偶数サンプルに所定の係数Ａ１，Ｂ１をそれぞれ乗算する少なくとも１組の１ビット係数乗算器４１１，４２１と、係数Ａ１，Ｂ１がそれぞれ乗算された奇数サンプルと偶数サンプルとを加算する加算器４３１と、加算器４３１の出力を累積する積分器４４１とを備える。積分部ではない最終段は、奇数サンプル及び偶数サンプルに所定の係数Ａ４，Ｂ４をそれぞれ乗算する１ビット係数乗算器４１４，４２４と、係数Ａ４，Ｂ４が乗算された奇数サンプル及び偶数サンプルと前段の積分器４４３の出力とを加算する加算器４３４とを備える。
【００６０】
また、雑音除去部５０の積分部は、少なくとも１つの１ビット係数乗算器５１１と、１ビット係数乗算器５１１の出力を累積する積分器５２１と、前段の積分器５２１の出力と現段の１ビット係数乗算器５１２の出力とを加算する加算器５３１とを備える。積分部でない最終段は、１ビット係数乗算器５１４と、１ビット係数乗算器５１４の出力と前段の積分器５２３の出力とを加算する加算器５３４とを備える。
【００６１】
図４は、積分器４４１〜４４３，５２１〜５２３の具体的な構成を示すブロック図である。これらの積分器４４１〜４４３，５２１〜５２３は、図４に示すように、加算器５５と、加算器５５の出力を単位時間遅延して加算器５５にフィードバックする遅延回路５６とからなる。そして、これらの積分器４４１〜４４３，５２１〜５２３は、供給される信号を累積して積分値を出力する。
【００６２】
また、図３に示す分割回路２２は、６４ｆsのサンプリング周波数で、偶数サンプル、奇数サンプルを、音声信号処理部４０の１ビット係数乗算器４１１〜４１４，４２１〜４２４に同時に供給する。なお、１ビット係数乗算器４２１〜４２４は、新たに追加されたものであり、加算器４３１〜４３４に接続されている。
【００６３】
また、音声信号処理部４０は、６４ｆsの周波数で動作し、ビットストリームの偶数サンプルと奇数サンプルを混合する。この音声信号処理部４０の出力信号はｐ（＞１）ビットからなる信号である。音声信号処理部４０の出力信号は、ローパスフィルタ３１においてフィルタリング処理が施された後、加算器３２を介して量子化器３３に供給される。量子化器３３は、加算器３２の出力信号を１ビット信号に量子化し、このＤＳＭの出力端子３５を介して出力する。また、この出力信号は、雑音除去部５０を介して加算器３２にフィードバックされる。
【００６４】
ローパスフィルタ３１は、図２に示すスケーリング回路２１〜加算器２５で構成されるＦＩＲフィルタと同様なＦＩＲフィルタである。
【００６５】
１ビット係数乗算器４１１〜４１４の係数Ａ１〜Ａ４、１ビット係数乗算器４２１〜４２４の係数Ｂ１〜Ｂ４、雑音除去部５０の１ビット係数乗算器５１１〜５１４の係数Ｃ１〜Ｃ４及びローパスフィルタ３１は、所望のフィルタ特性が得られるように定められる。係数Ａ１〜Ａ４，Ｂ１〜Ｂ４は、偶数サンプルと奇数サンプルが混合されたサンプルが単位の大きさを有するようにするための係数である。
【００６６】
このＤＳＭは、入力信号及び出力信号の両方ともが１ビット信号であるという利点を有する。
【００６７】
ここで、ＤＳＭの他の具体的な構成について説明する。図５は、ダウンコンバータとして構成されたＤＳＭの構成を示すブロック図である。図５に示すＤＳＭは、関連出願（英国出願番号９６２４６７３．１）に記述されているＤＳＭを変形したものである。
【００６８】
このＤＳＭは、図５に示すように５次のＤＳＭであり、分割回路２２と、５つの積分部と、最終段部と、出力端子６７とを備える。
【００６９】
１段目の積分部は、分割回路２２から出力される奇数サンプル及び偶数サンプルに所定の係数Ａ１，Ｂ１をそれぞれ乗算する１ビット係数乗算器６１１，６２１と、出力端子６７から出力される１ビット信号に所定の係数Ｃ１を乗算する１ビット係数乗算器６６１と、１ビット係数乗算器６１１，６２１，６６１の各出力を加算する加算器６３１と、加算器６３１の出力を累積する積分器６４１とを備える。１ビット係数乗算器６１１，６２１，６６１は、１ビット信号にＰビットからなる係数Ａ１，Ｂ１，Ｃ１をそれぞれ乗算する。
【００７０】
４つの中間段の各積分部は、分割回路２２から出力される奇数サンプル及び偶数サンプルに所定の係数Ａ２〜Ａ５，Ｂ２〜Ｂ５をそれぞれ乗算する１ビット係数乗算器６１２〜６１５，６２２〜６２５と、出力端子６７から出力される１ビット信号に所定の係数Ｃ２〜Ｃ５をそれぞれ乗算する１ビット係数乗算器６６２〜６６５と、加算器６３２〜６３５と、加算器６３２〜６３５の出力を累積する積分器６４２〜６４５とを備える。加算器６３２〜６３５には、各段の１ビット係数乗算器６１２〜６１５，６２２〜６２５，６６２〜６６５の各出力と前段の積分器６４１〜６４４の出力とがそれぞれ供給される。
【００７１】
最終段は、分割回路２２から出力される奇数サンプル及び偶数サンプルに係数Ａ６，Ｂ６をそれぞれ乗算する１ビット係数乗算器６１６，６２６と、１ビット係数乗算器６１６，６２６の各出力と前段の積分器６４５の出力とを加算する加算器６３６と、量子化器６５とを備える。この量子化器６５には、加算器６３６から、例えば正と負の両方の数を表す２の補数形式のｐビットの信号が供給される。量子化器６５は、例えば閾値が０の比較器からなり、ｐビットの信号を、正の信号が＋１に、負の信号が−１となるように量子化して、出力信号を生成する。
【００７２】
また、積分器６４１〜６４５は、図４を用いて説明したものと同様のものである。すなわち、積分器６４１〜６４５は、直列に接続された加算器と遅延回路とを備え、出力を単位時間遅延してフィードバックし、供給される信号を累積する。
【００７３】
分割回路２２は、偶数サンプル、奇数サンプルを１ビット係数乗算器６１１〜６１６，６２１〜６２６に同時に供給する。偶数サンプルと奇数サンプルは、６４ｆsのサンプリング周波数を有する。ＤＳＭは、６４ｆsの周波数で動作し、ビットストリームの偶数サンプルと奇数サンプルを混合する。
【００７４】
１ビット係数乗算器６１１〜６１６の係数Ａ１〜Ａ６、１ビット係数乗算器６２１〜６２６の係数Ｂ１〜Ｂ６及び１ビット係数乗算器６６１〜６６５の係数Ｃ１〜Ｃ５は、所望の周波数特性が得られるように定められる。また、係数Ａ１〜Ａ６，Ｂ１〜Ｂ６は、奇数サンプルと偶数サンプルが混合されたサンプルが単位の大きさを有するようにするための係数である。
【００７５】
勿論、係数は、回路の安定度が向上するように定められる。また、係数は、図６（ａ）に示すように、実線７１で示す雑音除去特性が得られるように定められる。これにより、入力信号の帯域における雑音（帯域内雑音）が減少する。
【００７６】
これらの係数は、さらに図６（ｂ）に示すように、入力信号及び雑音を６ｄＢ減衰させ、帯域外の雑音を減衰させたままで、入力信号（及び帯域内雑音）を例えば６ｄＢ増幅して補償する図６（ｃ）の実線７３に示すようなローパスフィルタ特性が得られるように定められる。
【００７７】
図６（ｃ）に示すように、ローパスフィルタ特性７３のロールオフ周波数において、雑音の一部は、上述した補償のための増幅により増幅される。図６（ａ）〜（ｃ）は、２次のローパスフィルタを３次のＤＳＭに組み込んだ設計原理に基づいたものである。２次と３次を組み合わせた結果の５次のＤＳＭでは、係数はＤＳＭの全体の中に分散される。
【００７８】
上述のように、図５に示すＤＳＭは、ｎ（≧３）次のＤＳＭであり、奇数サンプルと偶数サンプルが供給される。
【００７９】
量子化器６５は、ｐビットの信号を１ビット信号に再量子化し、このＤＳＭの出力端子６７を介して出力する。
【００８０】
このＤＳＭには、複数の積分部が設けられている。１ビット係数乗算器６１１，６２１，６６１、加算器６３１及び積分器６４１からなる第１段目の積分部は、奇数サンプルと第１の係数Ａ１の積、偶数サンプルと第２の係数Ｂ１の積、及び出力信号と第３の係数Ｃ１の積の加算値を積分して、積分値を生成する。中間段の少なくとも２つの積分部は、奇数サンプルと第１の係数Ａ２〜Ａ５の積、偶数サンプルと第２の係数Ｂ２〜Ｂ５の積、出力信号と第３の係数Ｃ２〜Ｃ５の積、及び前段の積分値の加算値を累積して、積分値を生成する。
【００８１】
１ビット係数乗算器６１６と加算器６３６からなる最終段は、奇数サンプルと第１の係数Ａ６の積、偶数サンプルと第２の係数Ｂ６の積、及び前段の積分値を加算して、上述したｐビットの信号を生成し、量子化器３３は、このｐビットの信号を再量子化する。
【００８２】
図５に示す５次のＤＳＭ上の２次のフィルタの部分は、物理的に、３次のデルタ−シグマ変調器の部分から分離することができないと見えるが、図４に示すＤＳＭは、２次のフィルタを備えた３次のデルタ−シグマ変調器と見なすことができる。
【００８３】
【発明の効果】
本発明に係る１ビット信号処理装置は、第１のサンプリング周波数の１ビット信号が供給される入力手段と、入力手段に接続され、第１のサンプリング周波数を第２のサンプリング周波数に高める第１のサンプリング周波数変換手段と、第２のサンプリング周波数と同じ周波数で信号を処理する縦続接続された複数の１ビットのｎ（≧１）次デルタ−シグマ変調手段と、１ビットのｎ（≧１）次デルタ−シグマ変調手段に接続され、処理された１ビット信号が供給され、サンプリング周波数を第１のサンプリング周波数に低下させて１ビット信号を出力する第２のサンプリング周波数変換手段とを備える。
【００８４】
これにより、雑音電力がより広い帯域に拡散され、信号帯域における信号対雑音（Ｓ／Ｎ）比を改善することができる。
【００８５】
また、第１のサンプリング周波数変換手段と、ｎ次デルタ−シグマ変調手段と、第２のサンプリング周波数変換手段とを１つの集積回路に形成し、サンプリング周波数を第１のサンプリング周波数変換手段により高めることにより、集積回路の周波数特性を向上することができる。
【図面の簡単な説明】
【図１】 本発明に係る１ビット信号処理装置の構成を示すブロック図である。
【図２】 ＦＩＲフィルタで構成されたダウンコンバータの構成を示すブロック図である。
【図３】 ＤＳＭとして構成されたダウンコンバータの構成を示すブロック図である。
【図４】 積分器の構成を示すブロック図である。
【図５】 他のＤＳＭとして構成されたダウンコンバータの構成を示すブロック図である。
【図６】 図５に示すＤＳＭの入力信号に対する効果を説明するための周波数特性図である。
【図７】 従来のデルタ−シグマ変調器の構成を示すブロック図である。
【図８】 ｎ次のフィルタとして構成されたデルタ−シグマ変調器の構成を示すブロック図である。
【図９】 雑音除去特性を示す図である。
【図１０】 ５次のＤＳＭの構成を示すブロック図である。
【符号の説明】
１２ アップコンバータ、１３，１４ デルタ−シグマ変調器、１５ ダウンコンバータ
Claims (8)
- 第１のサンプリング周波数の１ビット信号が供給される入力手段と、
上記入力手段に接続され、上記供給される１ビット信号の第１のサンプリング周波数を第２のサンプリング周波数に高める第１のサンプリング周波数変換手段と、
上記第１のサンプリング周波数変換手段に接続され、上記第２のサンプリング周波数と同じ周波数で動作し、上記第２のサンプリング周波数の１ビット信号を処理する縦続接続された複数の１ビットのｎ（≧１）次デルタ−シグマ変調手段と、
上記複数の１ビットのｎ次デルタ−シグマ変調手段に接続され、該複数の１ビットのｎ次デルタ−シグマ変調手段で処理された１ビット信号の第２のサンプリング周波数を上記第１のサンプリング周波数に低下させて１ビット信号を出力する第２のサンプリング周波数変換手段とを備え、
上記第２のサンプリング周波数変換手段は、少なくとも２つの入力手段とビット遅延手段とを有するデルタ−シグマ変調手段を備え、該ビット遅延手段は、上記複数の１ビットのｎ次デルタ−シグマ変調手段で処理された１ビット信号の各ビットを該少なくとも２つの入力手段に同時に供給することを特徴とする１ビット信号処理装置。 - 上記複数の１ビットのｎ次デルタ−シグマ変調手段は、１つの集積回路に形成されていることを特徴とする請求項１記載の１ビット信号処理装置。
- 上記第１のサンプリング周波数変換手段は、上記集積回路に形成されていることを特徴とする請求項２記載の１ビット信号処理装置。
- 上記第２のサンプリング周波数変換手段は、上記集積回路に形成されていることを特徴とする請求項２又は３記載の１ビット信号処理装置。
- 上記第２のサンプリング周波数変換手段は、ＦＩＲフィルタからなることを特徴とする請求項１乃至４のいずれか１項記載の１ビット信号処理装置。
- 上記デルタ−シグマ変調手段は、
上記複数の１ビットのｎ次デルタ−シグマ変調手段からの１ビット信号の奇数サンプルが供給される第１の入力手段と、
上記複数の１ビットのｎ次デルタ−シグマ変調手段からの１ビット信号の偶数サンプルが供給される第２の入力手段と、
上記１ビット信号の奇数サンプルと偶数サンプルを混合して、ｐビットの信号を生成する線形信号処理手段と、
上記線形信号処理手段からのｐビットの信号をフィルタリングするフィルタリング手段と、
当該デルタ−シグマ変調手段の出力信号を、上記フィルタリング手段の出力に設けられた加算手段に戻して、上記フィルタリング手段からのｐビットの信号に加算する雑音除去手段と、
上記加算器加算手段で加算された信号を、当該デルタ−シグマ変調手段の出力信号である１ビット信号に変換する量子化手段とを備えることを特徴とする請求項１記載の１ビット信号処理装置。 - 上記デルタ−シグマ変調手段は、ｎ（≧３）次のデルタ−シグマ変調手段からなり、該ｎ次デルタ−シグマ変調手段は、
上記複数の１ビットのｎ次デルタ−シグマ変調手段からの奇数サンプルが供給される第１の入力手段と、
上記複数の１ビットのｎ次デルタ−シグマ変調手段からの偶数サンプルが供給される第２の入力手段と、
Ｐビットの信号を１ビット信号に再量子化し、再量子化された１ビット信号を、当該１ビット信号処理装置の出力信号として出力する量子化手段と、
上記奇数サンプルと第１の係数の積、上記偶数サンプルと第２の係数の積、及び上記出力信号と第３の係数の積の加算値の積分値を生成する第１段目の混合手段と、上記奇数サンプルと第１の係数の積、上記偶数サンプルと第２の係数の積、上記出力信号と第３の係数の積、及び前段の積分値の加算値の積分値を生成する少なくとも２つの中間段の混合手段とを含む複数の混合手段と、
上記奇数サンプルと第１の係数の積、上記偶数サンプルと第２の係数の積、及び前段の積分値の加算値の積分値を生成し、上記ｐビットの信号として量子化手段に供給する最終段の混合手段とを備えることを特徴とする請求項６記載の１ビット信号処理装置。 - 上記１ビット信号は、音声信号からなることを特徴とする請求項１乃至７のいずれか１項記載の１ビット信号処理装置。
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