JPH10313252A - １ビット信号処理装置 - Google Patents

Abstract

(57)【要約】 【課題】 【解決手段】 １ビット信号処理装置は、ｎ（≧２）次
のデルタシグマ変調器を備える。ｎ次のデルタシグマ変
調器は、第１の１ビット信号が供給される第１の入力端
子１１ａと、第２の１ビット信号が供給される第２の入
力端子１１ｂとを有する。量子化器１７は、ｐビット信
号を１ビット信号に再量子化して、当該１ビット信号処
理装置の出力信号として出力する。１ビット信号処理装
置は、複数の信号混合器を有する。第１段目の信号混合
器（１３₁，１４₁，１５₁，１６₁，１８₁)は、第１及び
第２の１ビット信号、出力信号と係数Ａ₁，Ｂ₁，Ｃ₁と
の各積の加算値の積分値を求める。少なくとも１つの中
間段の信号混合器は、第１及び第２の１ビット信号、出
力信号と係数Ａ₂，Ｂ₂，Ｃ₂の各積と前段の積分値との
加算値の積分値を求める。最終段の信号混合器は、第１
及び第２の１ビット信号と係数Ａ₄，Ｂ₄の積と前段の積
分値との加算値を求めて、量子化器１７で再量子化され
るｐビット信号を生成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、１ビット信号処理
装置に関し、特に、ｎが２以上であるｎ次のデルタ−シ
グマ変調器を備えた１ビット信号処理装置に関する。な
お、本発明の実施例では、音声信号処理装置について説
明しているが、本発明は、音声信号処理装置に限定され
るものではない。

【０００２】

【従来の技術】アナログ信号を、ナイキスト周波数以上
の周波数でサンプリングし、得られるサンプルの振幅を
ｍビットで量子化することによって、アナログ信号をデ
ィジタル信号に変換することが知られている。例えばｍ
＝８のときは、サンプル値は、８ビットの精度で量子化
される。一般的に、ｍは１以上とされる。

【０００３】アナログ信号を１ビットのディジタル信号
に量子化するアナログ／ディジタル変換器（以下、Ａ／
Ｄ変換器という。）として、「シグマ−デルタＡ／Ｄ変
換器」又は「デルタ−シグマＡ／Ｄ変換器」が知られて
いる。ここでは、「デルタ−シグマ」の用語を用いる。
そのようなデルタ−シグマＡ／Ｄ変換器は、例えば、ク
レイグ・マービン（Craig Marven）、ギリアン・イーワ
ース（Gillian Ewers)著、１９９３年、テキサスインス
トルメント（Texas Instruments)出版の「ディジタル信
号処理への簡単なアプローチ（A Simple Approach to D
igital SignalProcessing）」（ISBN 0-904.047-00-8)
に記述されている。

【０００４】デルタ−シグマＡ／Ｄ変換器では、図１０
に示すように、アナログ入力信号と、１ビットの出力信
号の積分値（シグマ）との差分（デルタ）が加算器１０
１によって求められ、１ビット量子化器１０２に供給さ
れる。出力信号は、論理０と論理１のビットよりなる
が、論理０と論理１は、実際の値としては−１と＋１を
それぞれ表している。積分器１０３は、１ビットの出力
信号を累積し、アナログ入力信号の値に追従する累積値
を出力する。１ビット量子化器１０２は、生成するビッ
ト毎に、累積値を増加（＋１）又は減少（−１）させ
る。デルタ−シグマＡ／Ｄ変換器のサンプリング周波数
は、累積値がアナログ入力信号に追従するような出力ビ
ットストリームを生成することができるように、高い周
波数とされる。

【０００５】特許請求の範囲及び以下の説明で用いてい
る「１ビット」信号の用語は、例えばデルタ−シグマＡ
／Ｄ変換器によって生成され、１ディジタルビットの精
度で量子化された信号を意味する。

【０００６】デルタ−シグマ変調器（以下、ＤＳＭとい
う。）は、１ビット信号を直接処理するｎ次のフィルタ
として構成され、このｎ次のフィルタは、１９９３年１
０月７日〜１０日に行われた第９５回ＡＥＳ（Audio En
gineering Society)会議でエヌ．エム．ケーシー（N.M.
Casey）、ジェームス エー．エス．アンガス（James
A.S. Angus）によって発表された論文「音声信号の１ビ
ットディジタル処理（One Bit Digital Processing of
Audio Signals）」−信号処理：音声研究グループ、電
気部門、ヨーク大学、ヘスリングトン、ヨークＹ０１
５ＤＤ 英国（Signal Processing : Audio Research G
roup, The Electronics Department, The University o
f York, Heslington, York YO1 5DD England）で提案さ
れたものである。図１１は、ＤＳＭの３（ｎ＝３）次の
フィルタ部分の構成を示すブロック図である。

【０００７】ＤＳＭは、図１１に示すように、１ビット
信号が入力される入力端子１１１と、処理された１ビッ
ト信号を出力する出力端子１１７とを備える。１ビット
信号の各ビットは、ＤＳＭ全体において所定のクロック
（図示せず）に同期して処理される。出力ビット信号
は、例えば閾値が０の比較器からなる１ビット量子化器
１１５によって生成される。ＤＳＭは、入力端子１１１
に接続された１ビット乗算器１１２₁，１１２₂，１１２
₃と、出力端子１１７に接続された１ビット乗算器１１
６₁，１１６₂，１１６₃と、加算器１１３₁，１１３₂，
１１３₃と、積分器１１４₁，１１４₂，１１４₃とを備え
ている。

【０００８】１ビット乗算器１１２₁〜１１２₃は、入力
端子１１１を介して供給される１ビット信号にｐビット
からなる係数Ａ₁〜Ａ₃をそれぞれ乗算し、得られるｐビ
ットの乗算値を加算器１１３₁〜１１３₃にそれぞれ供給
し、１ビット乗算器１１６_１〜１１６_３は、出力信号に
ｐビットの係数Ｃ₁〜Ｃ₃をそれぞれ乗算し、得られるｐ
ビットの乗算値を加算器１１３₁〜１１３₃にそれぞれ供
給する。加算器１１３₁〜１１３₃は、それらの乗算値を
それぞれ加算し、得られる加算値を積分器１１４₁〜１
１４₃に供給する。また、中間段の加算器１１３₂，１１
３₃は、前段の積分器１１４₁，１１４₂の出力もそれぞ
れ加算する。最終段は、入力端子１１１に接続された１
ビット乗算器１１２₄と、加算器１１３₄とを備え、１ビ
ット乗算器１１２₄は、入力１ビット信号にｐビットの
係数Ａ₄を乗算し、加算器１１３₄は、この乗算値に前段
の積分器１１４₃の出力を加算する。そして、得られる
加算値は、１ビット量子化器１１５に供給される。

【０００９】ＤＳＭでは、正及び負のｐビットの数を表
すために２の補数計算が用いられる。１ビット量子化器
１１５は、正の値が入力されると、それを＋１（論理
１）に量子化し、負の値が入力されると、それを−１
（論理０）に量子化して出力する。

【００１０】ケーシー及びアンガス著の論文には、「１
ビットの処理装置は、雑音により許容できないほど不明
瞭な音声信号を含む１ビットの出力信号を生成するの
で、・・・量子化雑音を適切に除去しなければならな
い。」との記載がある。音声信号を不明瞭にする雑音
は、１ビット量子化器１１５によって発生する量子化雑
音である。

【００１１】１ビット量子化器１１５は、音声信号が供
給される第１の入力端子と、音声信号と実質的に相関が
ないランダムビットストリーム（量子化雑音）が供給さ
れる第２の入力端子とを有する加算器と見なすことがで
きる。このモデルでは、入力端子１１１を介して入力さ
れる音声信号は、１ビット乗算器１１２₁〜１１２₄によ
って出力端子１１７にフィードフォワードされるととも
に、１ビット乗算器１１６₁〜１１６₃によってフィード
バックされる。したがって、フィードフォワードパスに
おける係数Ａ₁〜Ａ₄は、音声信号の伝達関数のｚ変換に
おける零点を定め、フィードバックパスにおける係数Ｃ
₁〜Ｃ₃は、伝達関数のｚ変換における極を定めている。

【００１２】一方、雑音信号は、１ビット量子化器１１
５から１ビット乗算器１１６₁〜１１６₃によってフィー
ドバックされ、係数Ｃ₁〜Ｃ₃は、雑音信号の伝達関数の
極を定めている。雑音信号の伝達関数は、入力信号の伝
達関数とは異なっている。

【００１３】係数Ａ₁〜Ａ₄，Ｃ₁〜Ｃ₃は、他の所望の特
性の中で回路安定度が得られるように定められる。

【００１４】係数Ｃ₁〜Ｃ₃は、例えば図１２に実線１２
０で示すように、音声帯域内における量子化雑音を除去
して最小にするように定められる。

【００１５】係数Ａ₁〜Ａ₄，Ｃ₁〜Ｃ₃は、また所望の音
声信号特性が得られるように定められる。

【００１６】係数Ａ₁〜Ａ₄，Ｃ₁〜Ｃ₃は、以下のように
して定めることができる。

【００１７】ａ）例えば雑音除去機能を有する所望のフ
ィルタ特性の伝達関数をｚ変換してＨ(ｚ)を求める。

【００１８】ｂ）Ｈ(ｚ)を係数に変換する。

【００１９】これは、「５次のシグマ−デルタＡ／Ｄ変
換器の理論と実践（Theory and Practical Implementat
ion of a Fifth Order Sigma-Delta A/D Converte
r）」、オーディオ・エンジニアリング・ソサィティ・
ジャーナル、３９巻、Ｎｏ．７／８、１９９１年、７月
／８月、アール．ダブル．アダムス等著（Journal of A
udioEngineering Society, Volume 39, no. 7/8, 1991
July/August by R.W Adamset al.）、及びアンガスとケ
ーシーの上述した論文に記述されている方法を用いて、
行うことができる。

【００２０】ここで、係数を定める具体的な方法につい
て説明する。

【００２１】５次のＤＳＭを解析する過程と、所望のフ
ィルタ特性が得られる係数を計算する過程とを概説す
る。

【００２２】５次のＤＳＭは、図１３に示すように、係
数ａ〜ｆの乗算器１２１₁〜１２１₆と、加算器１２２₁
〜１２２₅と、積分器１２３₁〜１２３₅と、係数Ａ〜Ｅ
の乗算器１２５₁〜１２５₅とを備えている。積分器１２
３₁〜１２３₅は、それぞれ単位遅延時間を有する。積分
器１２３₁〜１２３₅は、それぞれ信号ｓ[ｎ]，ｔ[ｎ]，
ｕ[ｎ]，ｖ[ｎ]，ｗ[ｎ]を出力する。ＤＳＭには、信号
ｘ[ｎ]が入力される。ここで、[ｎ]は、クロックに同期
した連続のサンプルにおける１つのサンプルを表してい
る。量子化器１２４は、信号ｙ[ｎ]を出力し、この信号
ｙ[ｎ]は、ＤＳＭの出力信号でもある。量子化器１２４
を信号にランダム雑音を加える単なる加算器として動作
すると見なしたモデルに基づいて解析する。したがっ
て、量子化器１２４は、この解析では無視される。

【００２３】サンプル[ｎ]における出力信号ｙ[ｎ]は、
入力信号ｘ[ｎ]に係数ｆを乗算し、それに前段の積分器
１２３₅の出力信号ｗ[ｎ]を加算したものであり、例え
ばｙ[ｎ]＝ｆｘ[ｎ]＋ｗ[ｎ]で表される。

【００２４】同じ原理を積分器１２３₁〜１２３₄の各出
力信号に適用すると、下記式１が得られる。

【００２５】 ｙ[ｎ]＝ｆｘ[ｎ]＋ｗ[ｎ] ｗ[ｎ]＝ｗ[ｎ−１]＋ｅｘ[ｎ−１]＋Ｅｙ[ｎ−１]＋ｖ[ｎ−１] ｖ[ｎ]＝ｖ[ｎ−１]＋ｄｘ[ｎ−１]＋Ｄｙ[ｎ−１]＋ｕ[ｎ−１] ｕ[ｎ]＝ｕ[ｎ−１]＋ｃｘ[ｎ−１]＋Ｃｙ[ｎ−１]＋ｔ[ｎ−１] ｔ[ｎ]＝ｔ[ｎ−１]＋ｂｘ[ｎ−１]＋Ｂｙ[ｎ−１]＋ｓ[ｎ−１] ｓ[ｎ]＝ｓ[ｎ−１]＋ａｘ[ｎ−１]＋Ａｙ[ｎ−１] ・・・式１ これらの式１をｚ変換すると、下記式２が得られる。

【００２６】 Ｙ(ｚ)＝ｆＸ(ｚ)＋Ｗ(ｚ) Ｗ(ｚ)(１−ｚ^-1)＝ｚ^-1(ｅＸ(ｚ)＋ＥＹ(ｚ)＋Ｖ(ｚ)) Ｖ(ｚ)(１−ｚ^-1)＝ｚ^-1(ｄＸ(ｚ)＋ＤＹ(ｚ)＋Ｕ(ｚ)) Ｕ(ｚ)(１−ｚ^-1)＝ｚ^-1(ｃＸ(ｚ)＋ＣＹ(ｚ)＋Ｔ(ｚ)) Ｔ(ｚ)(１−ｚ^-1)＝ｚ^-1(ｂＸ(ｚ)＋ＢＹ(ｚ)＋Ｓ(ｚ)) Ｓ(ｚ)(１−ｚ^-1)＝ｚ^-1(ａＸ(ｚ)＋ＡＹ(ｚ)) ・・・式２ ｚ変換式２において、Ｙ(ｚ)をＸ(ｚ)の単一関数として
解くと、下記式３が得られる。

【００２７】

【数１】

【００２８】ＤＳＭの伝達関数は、Ｙ(ｚ)／Ｘ(ｚ)であ
り、下記式４に示すように、ｚの級数で表される。この
式４の右辺の１行目は、式３に基づいて２行目に示すよ
うに表すことができる。

【００２９】

【数２】

【００３０】式４において、所望の伝達関数を満足する
ように係数α_n，β_nを決め、係数α₀〜α₅から係数ｆ〜
ａを、係数β₀〜β₅から係数Ｅ〜Ａを導く。

【００３１】右辺の２行目の分子におけるｚ⁰の項はｆ
だけであり、したがって、ｆ＝α₀である。

【００３２】次に、右辺の１行目の分子からα₀(１−ｚ
^-1)⁵を引くと、α₀＋α₁ｚ^-1・・・＋・・・α₅ｚ^-5−
α₀(１−ｚ^-1)⁵が得られる。

【００３３】同様に、右辺の２行目の分子からｆ(１−
ｚ^-1)⁵を引く。このとき、ｚ^-1の項はｅだけであり、こ
のｅは、右辺の１行目の対応したα₁と等しい。

【００３４】以上の処理を、式４の分子の全ての項に対
して繰り返して、係数ｄ〜ａを求める。また、この処理
を式４の分母の全ての項に対して繰り返して、係数Ｅ〜
Ａを求める。

【００３５】

【発明が解決しようとする課題】上述の論文では、ｎ次
のフィルタについてしか考慮がなされていない。

【００３６】本発明は、上述した実情を鑑みてなされた
ものであり、本発明の目的は、ｎ次のＤＳＭの用途を他
の信号処理にも適用できるように拡大し、他の信号処理
においても１ビット信号で信号処理を行うことができる
１ビット信号処理装置を提供することを目的とする。

【００３７】

【課題を解決するための手段】本発明に係る１ビット信
号処理装置は、ｎ（≧２）次のデルタシグマ変調手段を
備え、このｎ次のデルタシグマ変調手段は、第１の１ビ
ット信号が供給される第１の入力手段と、第２の１ビッ
ト信号が供給される第２の入力手段と、ｐビット信号を
１ビット信号に再量子化して、当該１ビット信号処理装
置の出力信号として出力する量子化手段と、複数の信号
混合手段とを有する。これらの複数の信号混合手段は、
第１の１ビット信号と第１の係数の積、第２の１ビット
信号と第２の係数の積、及び出力信号と第３の係数の積
の加算値の積分値を求める第１段目の信号混合手段と、
第１の１ビット信号と第１の係数の積、第２の１ビット
信号と第２の係数の積、出力信号と第３の係数の積、及
び前段の積分値の加算値の積分値を求める少なくとも１
つの中間段の信号混合手段と、第１の１ビット信号と第
１の係数の積、第２の１ビット信号と第２の係数の積、
及び前段の積分値の加算値を求めて、量子化手段で再量
子化されるｐビット信号を生成する最終段の信号混合手
段とからなる。

【００３８】したがって、１ビット信号処理装置は、第
１の１ビット信号と第２の１ビット信号を混合する。上
述した信号混合手段は、１ビット信号で動作し、係数乗
算は１ビットの乗算として行われるため、不経済なｐビ
ットの乗算を必要としない。

【００３９】さらに、デルタ−シグマ変調手段は、雑音
除去も行う。

【００４０】第１の１ビット信号と第２の１ビット信号
に乗算される第１の係数と第２の係数が固定のときは、
デルタ−シグマ変調手段は、第１の１ビット信号と第２
の１ビット信号を、係数によって決定される比率で加算
する加算器として機能する。

【００４１】第１の１ビット信号と第２の１ビット信号
に乗算される第１の係数と第２の係数が可変のときは、
デルタ−シグマ変調手段は、ＤＳＭはミキサ又はフェー
ダとして機能する。

【００４２】第１の係数及び第２の係数は、入力信号の
伝達関数の零点を定めており、固定又は可変とされる。
一方、第３の係数は、入力信号の伝達関数の極を定めて
おり、固定とされる。

【００４３】同期がとれていない信号源からそれぞれ第
１の１ビット信号と第２の１ビット信号がデルタ−シグ
マ変調手段に供給されるときは、同期手段が必要とさ
れ、信号の各ビットは、位相の同期がとられてデルタ−
シグマ変調手段に供給される。

【００４４】

【発明の実施の形態】以下、本発明に係る１ビット信号
処理装置について、図面を参照しながら説明する。

【００４５】本発明を適用した１ビット信号処理装置
は、例えば図１に示すように、ｎ（≧２）次のデルタ−
シグマ変調器（以下、ＤＳＭという。）を備える。図１
には、３（ｎ＝３）次のＤＳＭの例が示されているが、
ｎは、３以上であってもよい。

【００４６】ＤＳＭの次数は、積分部の数によって定義
される。本発明を適用した図１に示すＤＳＭでは、各積
分部は、３つの入力を有する加算器１５₁，１５₂，１５
₃と、加算器１５₁〜１５₃の各出力端子にそれぞれ接続
された積分器１６₁，１６₂，１６₃と、加算器１５₁〜１
５₃の第１の入力端子に接続され、第１の１ビット信号
に係数Ａ₁，Ａ₂，Ａ₃を乗算する第１の係数乗算器１
３₁、１３₂，１３₃と、加算器１５₁〜１５₃の第２の入
力端子に接続され、第２の１ビット信号に係数Ｂ₁，
Ｂ₂，Ｂ₃を乗算する第２の係数乗算器１４₁、１４₂，１
４₃と、加算器１５₁〜１５₃の第３の入力端子に接続さ
れ、このＤＳＭの出力信号に係数Ｃ₁，Ｃ₂，Ｃ₃を乗算
する第３の係数乗算器１８₁、１８₂，１８₃とを備え
る。

【００４７】ＤＳＭの最終段は、３つの入力を有する加
算器１５₄と、加算器１５₄の第１の入力端子に接続さ
れ、第１の１ビット信号に第１の係数Ａ₄を乗算する第
１の係数乗算器１３₄と、加算器１５₄の第２の入力端子
に接続され、第２の１ビット信号に第２の係数Ｂ₄を乗
算する第２の係数乗算器１４₄とを備え、前段の積分器
１６₃の出力端子に接続されている。加算器１５₄の出力
端子は、量子化器１７に接続されている。

【００４８】中間段の加算器１５₂，１５₃は、それぞれ
第４の入力端子を有し、この入力端子を介して前段の積
分器１６₁，１６₂からの出力が供給される。

【００４９】係数乗算器１３₁〜１３₄，１４₁〜１４₄，
１８₁〜１８₄は、全て１ビットの乗数器であり、供給さ
れる１ビット信号にｐビットからなる係数を乗算して、
ｐビットの乗算値を生成する。

【００５０】加算器１５₁〜１５₄及び積分器１６₁〜１
６₃は、ｐビットで動作する。

【００５１】ｐビットの信号は、例えば正数と負数を表
す２の補数表現となっている。

【００５２】量子化器１７は、閾値が０の比較器を備
え、負の入力を−１（論理０）に、正の入力を＋１（論
理１）にエンコードして、１ビットの出力信号を出力端
子１９を介して出力する。

【００５３】同期回路１２は、入力端子１１ａ，１１ｂ
を介して第１の１ビット信号と第２の１ビット信号が供
給され、これらの第１及び第２の１ビット信号を、クロ
ック発生回路１から供給される局部クロックに同期させ
る。この同期回路１２は、２つの入力１ビット信号を、
別々に同期させる場合もある。クロック発生回路１は、
ＤＳＭのクロッキング制御も行う。

【００５４】係数Ａ₁〜Ａ₄，Ｂ₁〜Ｂ₄，Ｃ₁〜Ｃ₃は、上
述の論文に述べられた方法を用いて、下記条件を満足す
るように決定される。

【００５５】ａ）回路安定度 ｂ）雑音除去 係数Ｃ₁〜Ｃ₃は、雑音除去のために固定の値とされる。

【００５６】係数Ａ₁〜Ａ₄，Ｂ₁〜Ｂ₄は、入力１ビット
信号の伝達関数の零点を定義しており、したがって入力
１ビット信号のゲインを制御するものである。

【００５７】本発明に係る一実施例では、例えば、係数
Ａ₁〜Ａ₄，Ｂ₁〜Ｂ₄は、係数の値で決定される固定の比
率で第１の１ビット信号と第２の１ビット信号が加算さ
れるように定められる。したがって、係数Ａ₁〜Ａ₄と係
数Ｂ₁〜Ｂ₄は異なる値としてもよいし、それぞれが等し
い値としてもよい。

【００５８】本発明に係る他の実施例では、例えば、係
数Ａ₁〜Ａ₄，Ｂ₁〜Ｂ₄は、第１の１ビット信号と第２の
１ビット信号の混合比を変えることができるように、可
変とされる。これらの可変係数Ａ₁〜Ａ₄，Ｂ₁〜Ｂ₄は、
係数発生器２から供給される。例えば、係数発生器２
は、係数の組を予め記憶した係数メモリからなり、制御
信号ＣＳに応じた種々なアドレスによって係数Ａ₁〜
Ａ₄，Ｂ₁〜Ｂ₄を読み出して、係数乗算器１３₁〜１
３₄，１４₁〜１４₄に供給する。

【００５９】あるいは、係数発生器２を、制御信号ＣＳ
に対応した係数を発生するマイクロコンピュータで構成
するようにしてもよい。

【００６０】図１に示すＤＳＭは、例えば音声信号を処
理するために用いることができる。例えば図２に示すよ
うに、音声信号ミキサは、２つの入力信号を混合する混
合器２１，２２，２３，２４を備え、これらの混合器２
１〜２４は、可変係数を発生する係数発生器２を有する
図１に示すＤＳＭからなる。混合器２１，２２の出力対
は、加算器２５に供給され、混合器２３，２４の出力対
は加算器２６に供給される。これらの加算器２５，２６
は、固定の係数Ａ₁〜Ａ₄，Ｂ₁〜Ｂ₄を有する図１のＤＳ
Ｍからなる。最終の加算器２７は、加算器２５，２６と
同様に、固定の係数を有するＤＳＭからなる。

【００６１】例えば図２に示すように、ＤＳＭを縦続接
続するときは、ＤＳＭの安定度に影響を及ぼしかねない
雑音の蓄積（累積）を防止するために、内部にフィルタ
を具備する必要がある。内部フィルタについては、関連
出願（英国出願番号９６２４６７４．９又は９６２４６
７３．１）に記載されている。

【００６２】すなわち、内部フィルタを有するｎ次のＤ
ＳＭは、図３に示すように、１ビット信号が供給される
線形の音声信号処理部３０と、線形の雑音除去部４０
と、音声信号処理部３０の出力を濾波（フィルタリン
グ）するローパスフィルタ（以下、ＬＰＦという。）５
１と、ＬＰＦ５１の出力と雑音除去部４０の出力を加算
する加算器５２と、加算器５２の出力信号を１ビット信
号に変換し、この１ビット信号をＤＳＭの出力端子５４
を介して出力する量子化器５３とを備える。このＤＳＭ
は、クロック発生回路（図示せず）によって制御され
る。

【００６３】ＤＳＭは、例えば３次であり、音声信号処
理部３０及び雑音除去部４０は、３つの積分部をそれぞ
れ有する（なお、図３には２つの積分部を示してい
る）。音声信号処理部３０と雑音除去部４０の第１段目
の積分部は、少なくとも１つの１ビット係数乗算器３１
₁，４１₁と、積分器３２₁，４２₁とを備える。第１段目
の積分部以外の例えば第２段目の積分部は、少なくとも
１つの１ビット係数乗算器３１₂，４１₂と、積分器３２
₂，４２₂と、前段の積分器３２₁，４２₁の出力と現段の
１ビット係数乗算器３１₂，４１₂の出力を加算する加算
器３３₂，４３₂とを備える。積分部ではない最終段は、
図３に示すように、少なくとも１つの１ビット係数乗算
器３１₄，４１₄と、前段の積分器３２₃，４２₃の出力と
現段の１ビット係数乗算器３１₄，４１₄の出力を加算す
る加算器３３₄，４３₄とを備える。

【００６４】図４は、ＬＰＦ５１の具体的な構成を示す
ブロック図である。ＬＰＦ５１は、縦続接続された２つ
の遅延回路５１ａ，５１ｂと、加算器５１ｃと、係数乗
算器５１ｄとを備える。加算器５１ｃは、３つの信号の
サンプル値を加算し、乗算器５１ｄは、その加算値に単
一の係数Ｋを乗算する。加算器５１ｃに供給されるサン
プル値は、音声信号処理部３０の加算器３３₄からのｐ
ビットのサンプル値である。乗算器５１ｄは、このサン
プル値に係数Ｋを乗算して積を生成し、積を加算器５２
に供給する。加算器５２は、この積に雑音除去部４０の
出力を加算して量子化器５３に供給する。量子化器５３
は、例えば比較器からなり、加算器５２の出力を再量子
化して、１ビット信号を生成する。

【００６５】ＬＰＦ５１は、例えば図５に破線５５で示
す周波数特性を有する。音声帯域における量子化雑音
（帯域内雑音）は、低減されるが、除去されない。しか
し、縦続接続されたＤＳＭ中の前段のＤＳＭからの音声
帯域外の雑音（帯域外雑音）は、除去されるか、少なく
ともかなり低減される。帯域内であれ、帯域外であれ、
あらゆる雑音の累積は、回路の安定度を下げるので、帯
域外雑音の除去又は低減は、縦続接続されたＤＳＭの安
定度を維持するのに有効である。

【００６６】図１の係数Ａ₁〜Ａ₄，Ｂ₁〜Ｂ₄，Ｃ₁〜Ｃ₄
が固定のときは、ＤＳＭの各段における乗算係数器１３
_i，１４_i，１８_i及び加算器１５_i（ｉ＝１，２，・・
・）は、ルックアップテーブルを記憶したＲＯＭで構成
することができる。具体的には、１ビット信号に係数Ａ
_i，Ｂ_i，Ｃ_iを乗算して得られる積は、それぞれ２つの
＋Ａ_i，−Ａ_i，＋Ｂ_i，−Ｂ_i，＋Ｃ_i，−Ｃ_iとなる。こ
れらの積の様々加算の組合を、ＲＯＭに記憶しておき、
１ビット信号をアドレスとしてＲＯＭから単に演算結果
を読み出すようにする。

【００６７】係数が可変の１ビット信号処理装置につい
ては、関連出願（英国出願番号９６２４６４３．４）に
記述されている。

【００６８】すなわち、可変係数の１ビット信号処理装
置は、図６に示すように、機能的には、図１に示すＤＳ
Ｍの各積分部に対応している。図１に示す入力端子１１
ａ，１１ｂを介して供給される１ビット信号に相当する
１ビット信号Ａ，Ｂは、入力端子６１，６２を介して演
算回路６０に供給される。演算回路６０は、１ビット信
号Ａにｐビットからなる係数Ｘを乗算する第１の１ビッ
ト乗数器６３と、１ビット信号Ｂにｐビットの係数Ｙを
乗算する第２の１ビット乗数器６４と、乗算値（積）Ａ
Ｘと乗算値ＢＹの和（加算値）を求める加算器６５とを
備える。

【００６９】加算値ＡＸ＋ＢＹは、積分器７０に供給さ
れる。積分器７０は、加算器７１と、単位遅延時間を有
する遅延回路７２とからなる。

【００７０】遅延回路７２の出力は、ＡＸ＋ＢＹの積分
値を算出する加算器７１にフィードバックされる。

【００７１】一方、可変係数Ｘ，Ｙは、例えば図７に示
すように、係数発生器８１により発生され、プロセッサ
８２に供給される。プロセッサ８２は、１ビット信号
Ａ，Ｂの４つの各状態に対するｐビットの加算値ＡＸ＋
ＢＹを算出する。４つの状態の各ｐビットの加算値ＡＸ
＋ＢＹは、真理値表を構成する。真理値表は、図６に示
す演算回路６０に対応したメモリ８３に記憶される。真
理値表は、１ビット信号Ａ，Ｂをアドレスとし、ルック
アップテーブルとして記憶される。メモリ８３に１ビッ
ト信号Ａ，Ｂをアドレスとして入力し、真理値表から適
切なｐビットの加算値ＡＸ＋ＢＹを選択して読み出し、
この加算値ＡＸ＋ＢＹをＤＳＭの積分器７０に供給す
る。

【００７２】ここで、演算回路の他の実施例について説
明する。この実施例では、演算回路は、例えば図８に示
すように、少なくとも２つのメモリ９１，９２を備え
る。係数Ｘ，Ｙが変化すると、次の真理値表がプロセッ
サ９３で算出されて、交互にメモり９１，９２に記憶さ
れる。１ビット信号Ａ，Ｂは、入力マルチプレクサ９４
を介して交互にメモリ９１，９２に供給され、メモリ９
１，９２から読み出された加算値ＡＸ＋ＢＹは、出力マ
ルチプレクサ９５を交互に介して出力される。これらの
メモリ９１，９２は、制御プロセッサ９６により、真理
値表の書込及び１ビット信号Ａ，Ｂに応じた加算値ＡＸ
＋ＢＹの読出が許可される。

【００７３】例えば記憶装置９２から入力ビット信号
Ａ，Ｂをアドレスとして加算値ＡＸ＋ＢＹを読み出して
いる最中に、もう一方のメモリ９１に新たな真理値表を
記憶する。

【００７４】１ビット信号Ａ，Ｂをアドレスとしてメモ
リ９１から加算値ＡＸ＋ＢＹを読み出している最中に、
次の値の係数Ｘ，Ｙに対する真理値表を算出してメモリ
９２記憶し、そして、１ビット信号Ａ，Ｂをアドレスと
して新たな加算値ＡＸ＋ＢＹを読み出す。メモリ９１と
メモリ９２を交互に切り換えることにより、様々な値の
係数Ｘ，Ｙに対する加算値ＡＸ＋ＢＹを迅速に算出する
ことができる。

【００７５】つぎに、図１に示す積分器１６₁〜１６₃の
具体的な構成について説明する。１６₁〜１６₃は、例え
ば図９に示すように、加算器９７と、遅延回路９８とか
ら構成される。遅延回路９８の出力は、加算器９７に供
給され、加算器１５_iの出力が累積されて、積分結果が
得られる。各段の加算器１５₁〜１５₃は、ルックアップ
テーブルを用いる場合を除いて、加算器９７としても用
いることができる。

【００７６】

【発明の効果】 【図面の簡単な説明】

【図１】本発明に係る１ビット信号処理装置の具体的な
構成を示すブロック図である。

【図２】図１に示す１ビット信号処理装置を用いたミキ
サの具体的な構成を示すブロック図である。

【図３】内部フィルタを有するｎ次のＤＳＭの具体的な
構成を示すブロック図である。

【図４】内部フィルタの具体的な構成を示すブロック図
である。

【図５】内部フィルタの周波数特性を示す図である。

【図６】可変係数の１ビット信号処理装置の具体的な構
成を示すブロック図である。

【図７】演算回路の具体的な構成を示すブロック図であ
る。

【図８】演算回路の他の具体的な構成を示すブロック図
である。

【図９】積分器の具体的な構成を示すブロック図であ
る。

【図１０】従来のデルタ−シグマ変調器の構成を示すブ
ロック図である。

【図１１】ｎ次のフィルタとして構成されたデルタ−シ
グマ変調器の構成を示すブロック図である。

【図１２】雑音除去特性を示す図である。

【図１３】５次のデルタ−シグマ変調器の構成を示すブ
ロック図である。

【符号の説明】

１１ａ、１１ｂ 入力端子、１２ 同期回路、１３₁〜
１３₄，１４₁〜１４₄，１８₁〜１８₃ 係数乗算器、１
５₁〜１５₄ 加算器、１６₁〜１６₃ 積分器、１７量子
化器

───────────────────────────────────────────────────── フロントページの続き (31)優先権主張番号 ９６２４６４３．４ (32)優先日 1996年11月27日 (33)優先権主張国 イギリス（ＧＢ） (72)発明者 イースティ ピーター チャールズ イギリス国 ケーティー13 ０エックスダ ブリュー サリー ウェイブリッジ ブル ックランズ ザ ハイツ（番地なし） ソ ニー ユナイテッド キングダム リミテ ッド 内 (72)発明者 スライト クリストファー イギリス国 ケーティー13 ０エックスダ ブリュー サリー ウェイブリッジ ブル ックランズ ザ ハイツ（番地なし） ソ ニー ユナイテッド キングダム リミテ ッド 内 (72)発明者 ソープ ピーター ダミアン イギリス国 ケーティー13 ０エックスダ ブリュー サリー ウェイブリッジ ブル ックランズ ザ ハイツ（番地なし） ソ ニー ユナイテッド キングダム リミテ ッド 内

Claims (12)

【特許請求の範囲】
1. 【請求項１】 ｎ（≧２）次のデルタシグマ変調手段を
   備え、 上記ｎ次のデルタシグマ変調手段は、 第１の１ビット信号が供給される第１の入力手段と、 第２の１ビット信号が供給される第２の入力手段と、 ｐビット信号を１ビット信号に再量子化して、当該１ビ
   ット信号処理装置の出力信号として出力する量子化手段
   と、 複数の信号混合手段とを有し、 上記複数の信号混合手段は、 上記第１の１ビット信号と第１の係数の積と、上記第２
   の１ビット信号と第２の係数の積と、上記出力信号と第
   ３の係数の積との加算値の積分値を求める第１段目の信
   号混合手段と、上記第１の１ビット信号と第１の係数の
   積と、上記第２の１ビット信号と第２の係数の積と、上
   記出力信号と第３の係数の積と、前段の積分値との加算
   値の積分値を求める少なくとも１つの中間段の信号混合
   手段と、上記第１の１ビット信号と第１の係数の積と、
   上記第２の１ビット信号と第２の係数の積と、前段の積
   分値との加算値を求めて、上記量子化手段で再量子化さ
   れる上記ｐビット信号を生成する最終段の信号混合手段
   とからなる、ことを特徴とする１ビット信号処理装置。
2. 【請求項２】 上記第１の係数及び第２の係数は、上記
   第１の１ビット信号と第２の１ビット信号が第１の係数
   と第２の係数で定義される比率で混合されるように定め
   られる、 ことを特徴とする請求項１記載の１ビット信号処理装
   置。
3. 【請求項３】 上記第３の係数は、雑音が除去されるよ
   うに定められる、 ことを特徴とする請求項１又は２記載の１ビット信号処
   理装置。
4. 【請求項４】 上記第１の係数は、可変である、 ことを特徴とする請求項１乃至３のいずれか１項記載の
   １ビット信号処理装置。
5. 【請求項５】 上記第２の係数は、可変である、 ことを特徴とする請求項１乃至４のいずれか１項記載の
   １ビット信号処理装置。
6. 【請求項６】 更に、可変係数発生手段を備える、 ことを特徴とする請求項４又は５記載の１ビット信号処
   理装置。
7. 【請求項７】 上記第１の係数及び第２の係数は、固定
   である、 ことを特徴とする請求項１乃至３のいずれか１項記載の
   １ビット信号処理装置。
8. 【請求項８】 上記複数の信号混合手段のそれぞれの第
   １の係数は異なる、 ことを特徴とする請求項１乃至７のいずれか１項記載の
   １ビット信号処理装置。
9. 【請求項９】 上記複数の信号混合手段のそれぞれの第
   ２の係数は異なる、 ことを特徴とする請求項１乃至８のいずれか１項記載の
   １ビット信号処理装置。
10. 【請求項１０】 上記信号混合手段が、ルックアップテ
    ーブルからなる、 ことを特徴とする請求項７記載の１ビット信号処理装
    置。
11. 【請求項１１】 上記第１の入力手段及び第２の入力手
    段を介して供給される第１の１ビット信号及び第２の１
    ビット信号を、上記デルタ−シグマ変調手段のクロック
    を制御する局部クロックに同期させる同期手段を備え
    る、 ことを特徴とする請求項１乃至１０のいずれか１項記載
    の１ビット信号処理装置。
12. 【請求項１２】 上記第１の１ビット信号及び第２の１
    ビット信号が、音声信号からなる、 ことを特徴とする請求項１乃至１１のいずれか１項記載
    の１ビット信号処理装置。