KR100499963B1 - 신호처리기 - Google Patents

신호처리기 Download PDF

Info

Publication number
KR100499963B1
KR100499963B1 KR1019970063291A KR19970063291A KR100499963B1 KR 100499963 B1 KR100499963 B1 KR 100499963B1 KR 1019970063291 A KR1019970063291 A KR 1019970063291A KR 19970063291 A KR19970063291 A KR 19970063291A KR 100499963 B1 KR100499963 B1 KR 100499963B1
Authority
KR
South Korea
Prior art keywords
signal
bit
output
bit signal
filter
Prior art date
Application number
KR1019970063291A
Other languages
English (en)
Other versions
KR19980042807A (ko
Inventor
제임스 앤드류 스코트 앵거스
피터 대미언 토프
피터 찰스 이스티
크리스토퍼 슬레이트
Original Assignee
소니 유나이티드 킹덤 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 소니 유나이티드 킹덤 리미티드 filed Critical 소니 유나이티드 킹덤 리미티드
Publication of KR19980042807A publication Critical patent/KR19980042807A/ko
Application granted granted Critical
Publication of KR100499963B1 publication Critical patent/KR100499963B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M3/00—Conversion of analogue values to or from differential modulation
    • H03M3/02—Delta modulation, i.e. one-bit differential modulation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
    • H03M7/30—Compression; Expansion; Suppression of unnecessary data, e.g. redundancy reduction
    • H03M7/3002—Conversion to or from differential modulation
    • H03M7/3004—Digital delta-sigma modulation
    • H03M7/3006—Compensating for, or preventing of, undesired influence of physical parameters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
    • H03M7/30—Compression; Expansion; Suppression of unnecessary data, e.g. redundancy reduction
    • H03M7/3002—Conversion to or from differential modulation
    • H03M7/3004—Digital delta-sigma modulation
    • H03M7/3015—Structural details of digital delta-sigma modulators
    • H03M7/3031—Structural details of digital delta-sigma modulators characterised by the order of the loop filter, e.g. having a first order loop filter in the feedforward path
    • H03M7/3042—Structural details of digital delta-sigma modulators characterised by the order of the loop filter, e.g. having a first order loop filter in the feedforward path the modulator being of the error feedback type, i.e. having loop filter stages in the feedback path only

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Compression, Expansion, Code Conversion, And Decoders (AREA)

Abstract

1 비트 n차 델타 시그마 변조기(여기서, n은 적어도 1임)는 1 비트 신호를 처리하여 p 비트 출력을 생성하는 선형 신호 처리부(50)와, p 비트 신호를 필터링하는 필터(52)와, 가산기(53)와, 이 가산기(53)의 출력에 연결되며 p 비트 신호를 1 비트 출력 신호로 양자화하는 양자화기(Q)와, 1 비트 출력 신호를 가산기(53)로 다시 피드백시키는 잡음 정형부(51)를 포함한다.

Description

신호 처리기
본 발명은 n차 델타 시그마(Delta-Sigma) 변조기(여기서, n은 적어도 1임)를 구비하는 1 비트 신호 처리기에 관한 것이다. 본 발명의 바람직한 실시예들은 오디오 신호들을 처리하는 것에 관한 것이지만, 본 발명은 오디오 신호 처리기들에 한정되지 않는다.
이제, 첨부된 도 1, 도 2 및 도 3을 참조하여 본 발명의 배경에 대해 예를 들어 설명할 것이며, 여기서 도 1은 기존의 델타 시그마 ADC의 블록도이고, 도 2는 n차 필터부로 구성된 이전에 제안된 델타 시그마 변조기의 블록도이며, 도 3은 잡음 정형 특성을 도시한 도면이다.
최소한의 나이퀴스트 레이트(Nyquist rate)로 아날로그 신호를 샘플링하고, m 비트 수로 샘플들의 진폭들을 인코딩하여 아날로그 신호를 디지털 형태로 변환하는 기술은 공지되어 있다. 요컨대, m = 8이면, 샘플은 8비트의 정밀도로 양자화된다고 말한다. 일반적으로, m은 1 이상의 복수의 비트일 수 있다.
단지 1 비트로 양자화하기 위하여, 아날로그/디지털 컨버터(ADC)로서 "시그마 델타 ADC" 또는 "델타 시그마 ADC"가 알려져 있다. 본 명세서에서는 용어 "델타 시그마"를 사용한다. 이러한 ADC에 대해서는, 예컨대 크레이그 마빈(Craig Marven)과 길리언 에워즈(Gillian Ewers) 공저의 문헌 "간단한 디지털 신호 처리 방법"(ISBN 0-904.047-00-8, 텍사스 인스트루먼츠, 1993)에 설명되어 있다.
이러한 ADC의 일예인 도 1을 참조하면, 아날로그 입력 신호와 1 비트 출력 신호의 적분(2)(시그마)의 차(1)(델타)가 1 비트 양자화기(3)에 공급된다. 출력 신호는 논리값 0과 1로 이루어진 비트들을 포함하고 있지만, 이 두 논리값은 각각 실제값 -1과 +1을 나타낸다. 적분기(2)는 1 비트 출력을 누적하므로, 적분기내에 저장된 값은 아날로그 신호의 값을 따르는 경향이 있다. 양자화기(3)는 각 비트가 생성될 때 누적된 값을 1 비트씩 증가(+1) 또는 감소(-1)시킨다. ADC는 출력 비트 스트림의 생성을 가능하게 하기 위해 매우 높은 샘플링 레이트를 필요로 하며, 이때, 그 누적된 값은 아날로그 신호를 따른다.
이하의 설명에서 그리고 특허 청구의 범위에서 사용된 용어 "1 비트" 신호는 델타 시그마 ADC에 의해 생성된, 1 디지탈 비트의 정밀도로 양자화된 신호를 의미한다.
1 비트 신호를 직접 처리하기 위한 n차 필터부로서 구성된 델타 시그마 변조기(DSM)는 엔. 엠. 캐세이(N. M. Casey)와 제임스 에이. 에스. 앵거스(James A. S. Angus)에 의해, 제95차 AES 회의(1993년 10월 7∼10일, 미국, 뉴욕)에서 제시된, "One Bit Digital Processing of Audio Signals(오디오 신호의 1 비트 디지털 처리)" - (신호 처리: 잉글랜드, 요크 YO1 5DD, 헤스링톤, 요크 대학교, 전자부, 오디오 연구 그룹)라는 표제가 붙은, 논문에 제안되었다. 도 2에는 이러한 DSM 필터부의 3차(n=3) 버전이 도시된다.
도 2를 참조하면, DSM은 1 비트 오디오 신호를 위한 입력(4)과, 처리된 1 비트 신호가 생성되는 출력(5)을 갖는다. 1 비트 신호의 비트들은 DSM을 통해 도시되지 않은 공지된 클럭킹 배열들에 의해 클럭킹된다. 출력 1 비트 신호는 예컨대, 제로의 임계 레벨을 갖는 비교기인 1 비트 양자화기(Q)에 의해 생성된다. DSM은 입력(4)에 접속된 제 1의 1 비트 승산기(a1, a2, a3)와, 출력(5)에 접속된 제 2의 1 비트 승산기(c1, c2, c3)와, 가산기(61, 62, 63)와, 적분기(71, 72, 73)를 각각 포함하는 3개의 단들을 갖는다.
1 비트 승산기들은 수신된 1 비트 신호를 p 비트 계수들(A1, A2, A3, C1, C2, C3)로 곱하며, p 비트 곱들이 생성되어 가산기들(61, 62, 63)에 의해 가산되고, 그 합들은 적분기들(7)에 전달된다. 중간 단들에서, 가산기들(62, 63)는 또한 전단의 적분기의 출력을 합산한다. 최종단은 입력에 접속되어 입력 신호를 p 비트 계수(A4)로 곱하는 다른 1 비트 승산기(A4)와, 전단의 적분기(73)의 출력에 곱을 가산하는 가산기(64)를 구비한다. 그 합은 양자화기(Q)에 전달된다.
DSM내에서, 양 및 음의 p 비트 수를 나타내는데 2의 보수 연산이 사용될 수 있다. 양자화기(Q)로의 입력은 출력에서 +1(논리 1)로서 양자화되거나, 출력에서 -1(논리 0)로서 양자화될 수 있다.
캐세이(Casey)와 앵거스(Angus)에 의해 관찰된 바와 같이, "1 비트 처리기.. 는 허용할 수 없는 레벨까지 잡음에 의해 불명료해 진 오디오 신호를 포함하고 있는 1 비트 출력을 생성하게 되므로, 양자화 잡음이 적절하게 정형화될 필요가 있다". 오디오 신호를 불명료하게 하는 잡음은 양자화기(Q)에 의해 생성된 양자화 잡음이다.
양자화기(Q)는 오디오 신호를 수신하는 제 1 입력과, 오디오 신호와 실질적으로 상관을 갖지 않는 랜덤 비트 스트림(양자화 잡음)을 수신하는 제 2 입력을 갖는 가산기로서 모델링될 수 있다. 이를 기초로 모델링하면, 입력(4)에서 수신된 오디오 신호는 승산기들(a1, a2, a3, a4)에 의해 출력(5)으로 피드 포워드되고, 출력(5)에서 승산기(c1, c2, c3)에 의해 피드백된다. 이와 같이, 피드 포워드 경로의 계수들(A1∼A4)은 오디오 신호의 Z 변환 전달 함수의 제로들을 규정하고, 피드백 경로의 계수들(C1∼C3)은 오디오 신호의 전달 함수의 폴들(poles)을 규정한다.
하지만, 잡음 신호는 계수들(C1∼C3)이 잡음 신호의 전달 함수의 폴들을 규정하도록, 승산기들(c1, c2, c3)에 의해 양자화기로부터 피드백된다. 잡음 신호의 전달 함수는 입력 신호의 전달 함수와 동일하지 않다.
계수들(A1~A4, C1~C3)은 다른 원하는 특성들 중 회로 안정성을 제공하기 위해 선택된다.
계수들(C1∼C3)은 예컨대 실선(31)으로 도 3에 도시된 바와 같이, 오디오 대역의 양자화 잡음을 최소화하기 위해 잡음 정형을 제공하도록 선택된다.
계수들(A1∼A4, C1∼C3)은 또한 원하는 오디오 신호 처리 특성을 위해 선택된다.
계수들(A1∼A4, C1∼C3)은 a) 예컨대 잡음 정형 함수인 원하는 필터 특성의 Z 변환(H(z))을 구하고, b) H(z)를 계수들로 변환함으로써 선택될 수 있다.
이는 "Theory and Practical Implementation of a Fifth Order Sigma-Delta A/D Converter(5차 시그마 델타 A/D 컨버터의 이론 및 실제 구현)(알. 더블유. 아담스(R. W. Adams) 등의 공저, 오디오 엔지니어링 협회의 저널, Volume 39, no.7/8, 1991년 7월/8월)"에 설명된 방법과, 당업자의 지식을 이용하여, 앵거스(Angus)와 캐세이(Casey) 공저의 상술된 논문에서 설명된 방법에 의해 행해질 수 있다. 계수들을 계산하는 한가지 방법이 첨부한 부록에 요약되어 있다.
본 명세서에는 1 비트 신호들을 처리하기 위해 직렬 또는 종속 접속되어 있는 복수의 DSM들을 구비할 수 있는 신호 처리기가 제안되어 있다. 상술된 논문들에는 이러한 제안이 공지되어 있지 않다.
DSM들간에 신호 필터링을 제공하고, 또한 DSM들간에서 1 비트 신호 스트림을 유지하는 것이 바람직하다. 이러한 필터링은 예컨대 연속적인 DSM들에서 원치 않는 양자화 잡음 형성을 방지하는데 필요할 수 있다. 하지만, 적절한 디지탈 필터들은 적어도 그 스트림의 비트들을 합산하여 멀티-비트 수를 얻으며, 및/또는 비트 스트림과 하나 이상의 p 비트 계수들을 곱한다. 그 다음 이러한 필터의 DSM 다운 스트림의 모든 계수 승산기들은 p 비트 신호를 수신하며, 비경제적인 p 비트 승산기들을 필요로 한다.
본 발명의 한 양태에 따라, 신호 처리기가 제공되며, 이 신호 처리기는 상호단(inter stage) 필터링을 갖는 1 비트 n차 델타 시그마 변조기 단들의 직렬 배열로서, 각 단은 1 비트 신호를 수신하기 위한 입력과, 처리된 1 비트 신호를 출력하기 위한 출력과, 입력된 1 비트 신호에 응답하여 p 비트 신호를 생성하는 1 비트 승산기를 포함하는 선형 신호 처리부를 포함하는, 상기 직렬 배열과, 원하는 상호 단 필터 특성을 제공하고 상기 p 비트 신호에 대해 동작하는 필터부와, 필터링된 신호와의 합산을 위해 필터부의 출력에서, 처리된 1 비트 신호를 합산기에 피드백시키는 잡음 정형부와, 상기 출력에서, 합산된 신호를 처리된 1 비트 신호로 변환하는 양자화기를 포함한다.
본 발명의 다른 양태에 따라, 종속 접속된 복수의 델타 시그마 변조기 단들을 갖는 신호 처리기용의 1 비트 n차(여기서, n은 1 이상임) 델타 시그마 변조기 단이 제공되며, 이 단은, 1 비트 신호를 수신하기 위한 입력과, 처리된 1 비트 신호를 출력하기 위한 출력과, 입력된 1 비트 신호에 응답하여 p 비트 신호를 생성하는 1 비트 승산기를 포함하는 선형 신호 처리부와, 원하는 상호 단 필터 특성을 제공하고 상기 p 비트 신호에 대해 동작하는 필터부와, 필터링된 신호와의 합산을 위해 필터부의 출력에서, 처리된 1 비트 신호를 합산기에 피드백시키는 잡음 정형부와, 상기 출력에서, 합산된 신호를 처리된 1 비트 신호로 변환하는 양자화기를 갖는다.
본 발명에 따라, 상호 단 필터는 DSM내에 제공되며, 이 DSM내에서 p 비트 신호들(여기서, p > 1)에 대해 동작하며, 이에 따라 DSM 그리고 임의의 후속 DSM의 p 비트 승산기들의 개수가 최소로 될 수 있다(임의의 경우).
바람직한 실시예에서, 상기 단 필터는 필터의 임의의 DSM 다운스트림의 안정성이 유지되도록 원하는 신호 대역 밖의 잡음을 감소시키는 저역 통과 필터이다.
저역 통과 필터는 지연 소자들과, 지연된 비트들을 합산하기 위한 가산기를 구비할 수 있다. 저역 통과 필터는 또한 하나 이상의 계수 승산기들을 구비할 수 있다. 그 승산기 또는 각각의 승산기가 p 비트 계수를 위해 p 비트 수를 생성하지만, 1 비트 형태가 후속하는 비선형부에 의해 복원된다. 이와 같이, 임의의 다운스트림 DSM으로의 입력 신호는 1 비트 형태이다.
본 발명의 보다 양호한 이해를 위해, 이제, 첨부한 도면들 중 도 4 내지 도 6을 예로서 참조할 것이다.
도 4를 참조하면, 1 비트 신호들에 대해 동작하는 오디오 신호 처리기는 직렬로 종속 접속된 델타 시그마 변조기들(DSM)(40∼43)의 형태인 복수의 1 비트 신호 처리 단들을 구비할 수 있다. DSM들은 혼합기들과 페이더들(faders)에 사용될 수 있다. 이러한 오디오 신호 처리기의 일예는, 함께 출원된 영국 특허 출원 제9624671.5호의 "Signal Processor(신호 처리기)"(대리인 관리 번호 I-96-24, P/1509.GB)(함께 출원된 유럽 특허 출원 제 호))에 기재되어 있으나, 본 발명은 이러한 오디오 신호 처리기에 한정되지 않는다.
도 4의 DSM들 중 적어도 하나는 본 발명에 따른 DSM의 예를 도시한 도 5에 도시되어 있다.
도 5의 n차 DSM은 입력(4)에서 1 비트 신호를 수신하는 선형 오디오 신호 처리부(50)와, 선형 잡음 정형부(51)와, 오디오 신호 처리부(50)의 출력을 필터링하는 저역 통과 필터(52)와, 이 저역 통과 필터(52)의 출력과 잡음 정형부(51)의 출력을 합산하는 합산기(53)와, 합산기(53)의 출력 신호를 1 비트 형태로 변환하고 이 1 비트 신호를 DSM의 출력(5)에 공급하는 양자화기(Q)를 구비하고 있다. DSM은 기존의 방법으로 클럭 회로(도시되지 않음)에 의해 제어된다.
DSM(50)은 바람직하게 오디오 신호 처리부(50)에 그리고 잡음 정형부(51)에서 3개의 적분 단들(2개의 적분 단만이 도시되어 있음)을 가지고 있는 3차(즉, n=3) DSM이다. 각 적분 단은 적어도 1 비트 계수 승산기(a1, a2, c1, c2)와 적분기(71, 71', 72, 72')를 구비하고 있다. 제 1 적분 단(a1, 61, 71)이외의 적분 단들(a2, 62, 72)은 또한 전단의 적분기(71)로부터의 출력과 현단의 1 비트 승산기(a2)의 출력을 합산하기 위한 가산기(62)를 구비하고 있다. 도 5에 도시된 바와 같이, 1 비트 승산기(a4, c4)와 가산기(64, 64')를 구비하고 있는 최종 비적분 단(a4, 64, C4, 64)이 제공되어 있다.
적분기(71, 72, 71', 72')의 일예가 도 7에 도시되어 있다. 이는 지연 소자(76)와 가산기(75)와 이 지연 소자의 출력으로부터 가산기까지의 피드백 접속부를 구비하고 있다. 가산기는 인가된 신호들의 적분을 누적한다.
하나의 적분 단, 예컨대 a2, 62, 72에 가산기(75)와 가산기(62)가 제공되는 것이 필수적인 것은 아니다. 이들 두 가산기들은 단일 가산기로 대체될 수 있다.
계수들(A1∼A4, C1∼C4)은 도 2를 참조하여 앞에서 설명한 방법과 동일한 방법으로 산출된다.
저역 통과 필터(52)의 일예가 도 6에 도시되어 있다. 이 필터는 직렬 접속된 두 지연 소자(510, 511)과 가산기(512)와 계수 승산기(513)를 구비하고 있다. 가산기(512)는 3개의 신호 샘플들을 더하고, 승산기(513)는 그 합에 단일 계수(K)를 곱한다. 가산기에 공급된 샘플들은 오디오 신호 처리기의 가산기(64)로부터의 p 비트 샘플들이다. 승산기(K)는 계수를 곱하여 곱 신호를 생성하며, 이 곱 신호는 가산기(53)에서 잡음 정형부(57)의 출력과 합산된다. 그 결과 얻어진 합은 비교기 또는 양자화기(Q)에 의해 1 비트 형태로 다시 양자화된다.
도 3을 참조하면, 저역 통과 필터는 점선(31)에 의해 도시된 바와 같은 필터 특성을 제공한다. 오디오 대역내의 양자화 잡음(대역내 잡음)은 줄어들지만 제거되지는 않는다. 하지만, 직렬 접속된 전단의 DSM으로부터의 오디오 대역 밖의 잡음(대역외 잡음)은 제거되거나 적어도 상당히 감소된다. 잡음의 임의의 누적은 대역내이든지 또는 대역외이든지에 관계없이 안정성을 저하시키는 것으로 알려져 있기 때문에 후속하는 DSM들의 안정성을 유지함에 있어서 유리하다.
도 6에 도시된 저역 통과 필터(52)는, 고가인, 회로부(50, 51)의 출력들과 양자화기(Q)의 입력 사이에 배치된, 멀티-비트 승산기(6)를 가지고 있지만, 승산기들(a1∼a4, c1∼c4)은 1 비트 승산기들로서 유지된다. 저역 통과 필터(52)가 DSM의 입력(4)의 업스트림에 배치되면, 승산기들(a1∼a4, c1∼c4)는 바람직하지 않은 멀티-비트 승산기들을 필요로 한다.
안정성을 위해 회로부(50)에 의해 제공된 제로들이 회로부(51)에 의해 제공된 폴들을 보상해 주기 때문에, 두 회로부들(50, 51)의 분리는 불안정을 유발할 수 있다고 생각할 수 있다. 실제로, 불안정은 예컨대 적분기들 중 하나의 적분기에서 큰 적분 값을 누적한 롱 런의 논리 '1'에 의해 생길 수 있다. DSM의 실제 예에서는, 2의 보수 계산이 이용되며, 적분기들내의 가산기들은 "랩 라운드(wrap round)"한다. 즉, 가산기(75)의 최대치에 일단 도달하면, 추가적인 증가에 의해 그 값은 제로로 되고, 다시 증가하기 시작한다. 이는 분리로 인한 불안정을 방지한다.
본 발명에는 1 비트 신호들을 처리하기 위해 직렬 또는 종속 접속되어 있는 복수의 DSM들을 구비할 수 있는 신호 처리기가 제안되어 있다.
부 록
계수들 계산
이 부록은 5차 DSM을 분석하여 원하는 필터 특성 계수를 산출하기 위한 절차를 요약한 것이다.
계수들(a∼f, A∼E)와, 가산기들(6)과, 적분기들(7)을 갖는 5차 DSM이 도 8에 도시된다. 적분기들(7)은 단위 지연을 각각 제공한다. 적분기들의 출력은 좌측에서 우측으로 s∼w로 표기되어 있다. DSM으로의 입력은 신호 x[n]이며, 여기서 [n]은 클럭 시퀀스의 샘플들에서 샘플을 표기한 것이다. 양자화기(Q)로의 입력은 y[n]으로 표기되어 있고, 이는 또한 DSM의 출력 신호이다. 분석은 양자화기(Q)가 단순히, 처리된 신호에 랜덤 잡음을 더하는 가산기라는 가정 하에 이루어진 동작 모델을 기초로 하고 있다. 그러므로, 양자화기는 이 분석에서 무시된다.
신호 y[n] = fx[n] + w[n], 즉, 샘플 [n]의 출력 신호 y[n]는 계수(f)가 곱해진 입력 신호 x[n] 플러스 선행 적분기(7)의 출력w[n]이다.
적분기(7)들의 각 출력 신호에 동일한 원리들을 적용하면, 수학식 1이 얻어진다.
Figure pat00009
이들 수학식들은 기술 분야에서 잘 알려진 z 변환식으로 변환되며, 다음과 같이 수학식 2가 얻어진다.
Figure pat00010
X(z)의 단일 함수로서 Y(z)(수학식 3)를 도출하기 위해 z 변환식을 풀 수 있다.
Figure pat00011
이는 다음의 수학식, 즉 수학식 4의 우변에 나타낸 바와 같이 다시 표현될 수 있다. DSM의 원하는 전달 함수는 직렬 방식으로 표시된다.
Figure pat00012
이것은 수학식 4의 좌변에 주어지며, 수학식 4의 우변과 동일하다.
Figure pat00013
계수들(α0∼α5)로부터 계수들(f∼a)를 도출하고, 계수들(β0∼β5)로부터 계수들(E∼A)을 도출하기 위해 수학식 4를 풀 수 있으며, 계수들(αn, βn)은 공지된 방법으로 원하는 전달 함수를 제공하기 위해 선택된다.
f는 분자에서 Z0항만으로 된다. 그러므로, f = α0 이다.
그 다음, 항 α0(1-z-1)5이 좌변의 분자에서 감산되어 재산출된 α0 + α1Z-1... +... α5Z-5 - α0(1-Z-1)5 가 얻어진다.
유사하게, f(1-z-1)5가 우변의 분자에서 감산된다. 그 다음, e는 z-1 항만으로 되며, 재산출된 좌변의 분자에서 대응하는 α1과 동일할 수 있다.
이 처리는 분자의 모든 항에 대해 반복된다.
이 처리는 분모의 모든 항에 대해 반복된다.
도 1은 기존의 델타 시그마 ADC의 블록도.
도 2는 n차 필터부로 구성된 이전에 제안된 델타 시그마 변조기의 블록도.
도 3은 잡음 정형 특성을 도시한 도면.
도 4는 직렬 접속된 복수의 n차 DSM들을 갖는 오디오 신호 처리기의 개략적인 블록도.
도 5는 도 4의 처리기의 n차 DSM의 개략적인 블록도.
도 6은 도 5의 DSM의 저역 통과 필터의 일예에 대한 개략적인 블록도.
도 7은 도 5의 DSM의 적분기의 개략적인 블록도.
도 8은 5차 DSM의 블록도.
* 도면의 주요 부분에 대한 부호의 설명 *
50 : 선형 오디오 신호 처리부 51 : 선형 잡음 정형부
52 : 저역 통과 필터 53 : 합산기
Q : 양자화기

Claims (7)

  1. 신호 처리기에 있어서,
    상호 단 필터링을 갖는 1 비트 n차(여기서, n은 1 이상임) 델타 시그마 변조기 단들의 직렬 배열로서, 각 단은 1 비트 신호를 수신하기 위한 입력과, 처리된 1 비트 신호를 출력하기 위한 출력과, 입력된 1 비트 신호에 응답하여 p 비트 신호를 생성하는 선형 신호 처리부를 갖는, 상기 직렬 배열과,
    원하는 상호 단 필터 특성을 제공하고 상기 p 비트 신호에 대해 동작하는 필터부와,
    필터링된 신호와의 합산을 위해 필터부의 출력에서, 처리된 1 비트 신호를 합산기에 피드백시키는 잡음 정형부와,
    상기 출력에서, 합산된 신호를 처리된 1 비트 신호로 변환하는 양자화기를 포함하는, 신호 처리기.
  2. 제 1 항에 있어서, 상기 필터부는 선행 단에서의 양자화 잡음을 감소시키는 저역 통과 필터인, 신호 처리기.
  3. 제 1 항 또는 제 2 항에 있어서, n=3인, 신호 처리기.
  4. 종속 접속된 복수의 델타 시그마 변조기 단들을 갖는 신호 처리기용의 1 비트 n차(여기서, n은 1 이상임) 델타 시그마 변조기 단에 있어서,
    상기 단은, 1 비트 신호를 수신하기 위한 입력과, 처리된 1 비트 신호를 출력하기 위한 출력과, 입력된 1 비트 신호에 응답하여 p 비트 신호를 생성하는 선형 신호 처리부와,
    원하는 상호 단 필터 특성을 제공하고 상기 p 비트 신호에 대해 동작하는 필터부와,
    필터링된 신호와의 합산을 위해 필터부의 출력에서, 처리된 1 비트 신호를 합산기에 피드백시키는 잡음 정형부와,
    상기 출력에서, 합산된 신호를 처리된 1 비트 신호로 변환하는 양자화기를 갖는, 1 비트 n차 델타 시그마 변조기 단.
  5. 제 4 항에 있어서, n은 3 이상인, 1 비트 n차 델타 시그마 변조기 단.
  6. 제 4 항 또는 제 5 항에 있어서, 상기 필터부는 저역 통과 필터인, 1 비트 n차 델타 시그마 변조기 단.
  7. 1 비트 n차(여기서, n은 1 이상임) 델타 시그마 변조기 단에 있어서,
    1 비트 신호를 수신하기 위한 입력과, 처리된 1 비트 신호를 출력하기 위한 출력과, 입력된 1 비트 신호에 응답하여 p 비트 신호를 생성하는 선형 신호 처리부와,
    원하는 필터 특성을 제공하고 상기 p 비트 신호에 대해 동작하는 필터부와,
    필터링된 신호와의 합산을 위해 필터부의 출력에서, 처리된 1 비트 신호를 합산기에 피드백시키는 잡음 정형부와,
    상기 출력에서, 합산된 신호를 처리된 1 비트 신호로 변환하는 양자화기를 갖는, 1 비트 n차 델타 시그마 변조기 단.
KR1019970063291A 1996-11-27 1997-11-27 신호처리기 KR100499963B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
GB9624674A GB2319933B (en) 1996-11-27 1996-11-27 Signal processors
GB9624674.9 1996-11-27

Publications (2)

Publication Number Publication Date
KR19980042807A KR19980042807A (ko) 1998-08-17
KR100499963B1 true KR100499963B1 (ko) 2005-09-30

Family

ID=10803570

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970063291A KR100499963B1 (ko) 1996-11-27 1997-11-27 신호처리기

Country Status (4)

Country Link
US (1) US6286020B1 (ko)
KR (1) KR100499963B1 (ko)
CN (1) CN1166064C (ko)
GB (1) GB2319933B (ko)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3830924B2 (ja) * 2003-07-04 2006-10-11 松下電器産業株式会社 縦続型デルタシグマ変調器
CN1855727B (zh) * 2005-04-28 2010-06-16 瑞昱半导体股份有限公司 具噪声整形功能的电路
DE102005041455A1 (de) * 2005-08-31 2007-03-15 Abb Patent Gmbh Automatisierungstechnische Einrichtung
DE102005043485A1 (de) 2005-09-13 2007-03-15 Abb Patent Gmbh Automatisierungstechnische Einrichtung
DE102005043478A1 (de) * 2005-09-13 2007-03-15 Abb Patent Gmbh Automatisierungstechnische Einrichtung
DE102005043482A1 (de) * 2005-09-13 2007-03-15 Abb Patent Gmbh Automatisierungstechnische Einrichtung
DE102005043481A1 (de) * 2005-09-13 2007-03-15 Abb Patent Gmbh Automatisierungstechnische Einrichtung
CN102256193B (zh) * 2011-06-22 2013-06-26 天地融科技股份有限公司 一种音频信号接收装置，音频信号传输系统
US10742231B2 (en) 2016-05-24 2020-08-11 Sony Corporation Compression/encoding apparatus and method, decoding apparatus and method, and program
CN117526957B (zh) * 2024-01-04 2024-03-19 秦玄汉(苏州)信息科技有限公司 一种最优量化位数的模数转换器

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3881883T2 (de) * 1988-08-30 1993-12-23 Ibm Digitales Filter für einen Sigma-Delta-Dekoder.
US5181033A (en) * 1992-03-02 1993-01-19 General Electric Company Digital filter for filtering and decimating delta sigma modulator output signals
JPH05304475A (ja) * 1992-04-10 1993-11-16 Nec Corp ノイズシェイパ
US5768316A (en) * 1993-02-22 1998-06-16 Yamaha Corporation Mixing circuit utilizing N inputs and a number of decimation filters that is less than N
US5446460A (en) * 1993-11-03 1995-08-29 Advanced Micro Devices, Inc. Fourth-order cascaded sigma-delta modulator
US5561660A (en) * 1995-04-05 1996-10-01 Silicon Systems, Inc. Offset and phase correction for delta-sigma modulators
JP3465455B2 (ja) * 1995-12-28 2003-11-10 ソニー株式会社 信号伝送装置

Also Published As

Publication number Publication date
GB9624674D0 (en) 1997-01-15
KR19980042807A (ko) 1998-08-17
GB2319933A8 (en) 2000-11-16
CN1195234A (zh) 1998-10-07
CN1166064C (zh) 2004-09-08
GB2319933A (en) 1998-06-03
US6286020B1 (en) 2001-09-04
GB2319933B (en) 2001-07-25

Similar Documents

Publication Publication Date Title
KR100499963B1 (ko) 신호처리기
KR100503687B1 (ko) 신호처리기
KR100620764B1 (ko) 신호처리기
KR100542960B1 (ko) 신호프로세서
JP4058175B2 (ja) 音声信号処理装置
KR100514702B1 (ko) 신호처리기
JP2004274606A (ja) モジュレータ
KR100499962B1 (ko) 신호처리기
KR100499964B1 (ko) 신호처리기
JP3812775B2 (ja) １ビット信号処理装置及びデルタ−シグマ変調装置
JP3799146B2 (ja) １ビット信号処理装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20090527

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee