KR100620764B1 - 신호처리기 - Google Patents

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Abstract

차동 마이크로폰(50)은 차동 아날로그 증폭기(52)에 의해 제공되는 차동 출력 신호 쌍을 생성한다. 증폭된 차동 신호는 한 쌍의 아날로그 디지털 변환기(54, 55)에 의해 1-비트 형태로 변환되고 1-비트 델타 시그마 변조기에서 결합된다.

Description

신호 처리기
발명의 분야
본 발명은 1-비트 신호 처리기에 관한 것이다.
종래 기술의 설명
델타 시그마 변조기(Delta Sigma Modulators)로 1-비트 신호를 처리하는 것이 제안되어 있다. 1-비트 신호는 오디오 신호일 수 있는데, 본 발명은 본원에서 오디오 신호를 참조한 실시예를 통해 설명될 것이다.
이제, 첨부된 도 1, 도 2 및 도 3을 참조하여 본 발명의 배경에 대해 예를 들어 설명할 것이며, 여기서 도 1은 기존의 델타 시그마 변조기의 블록도이고, 도 2는 n차 필터부로 구성된 이전에 제안된 델타 시그마 변조기의 블록도이며, 도 3은 잡음 정형 특성을 도시한 도면이다.
최소한의 나이퀴스트 레이트(Nyquist rate)로 아날로그 신호를 샘플링하고, m 비트 수로 샘플들의 진폭들을 인코딩하여 아날로그 신호를 디지털 형태로 변환하는 기술은 공지되어 있다. 요컨대, m = 8이면, 샘플은 8 비트의 정밀도로 양자화된다고 말한다. 일반적으로, m은 1 이상의 복수의 비트일 수 있다.
단지 1 비트로 양자화하기 위하여, 아날로그 디지털 컨버터(ADC)로서 "시그마 델타 ADC" 또는 "델타 시그마 ADC"가 알려져 있다. 본 명세서에서는 용어 "델타 시그마"를 사용한다. 이러한 ADC에 대해서는, 예컨대 크레이그 마빈(Craig Marven)과 길리언 에워즈(Gillian Ewers) 공저의 문헌 "간단한 디지털 신호 처리 방법"(ISBN 0-904.047-00-8, 텍사스 인스트루먼츠, 1993)에 설명되어 있다.
이러한 ADC의 일예인 도 1을 참조하면, 아날로그 입력 신호와 1 비트 출력 신호의 적분(2)(시그마)의 차(1)(델타)가 1 비트 양자화기(3)에 공급된다. 출력 신호는 논리값 0과 1로 이루어진 비트들을 포함하고 있지만, 이 두 논리값은 각각 실제값 -1과 +1을 나타낸다. 적분기(2)는 1 비트 출력을 누적하므로, 적분기내에 저장된 값은 아날로그 신호의 값을 따르는 경향이 있다. 양자화기(3)는 각 비트가 생성될 때 누적된 값을 1 비트씩 증가(+1) 또는 감소(-1)시킨다. ADC는 출력 비트 스트림의 생성을 가능하게 하기 위해 매우 높은 샘플링 레이트를 필요로 하며, 이 때, 그 누적된 값은 아날로그 신호를 따른다.
이하의 설명에서 그리고 특허청구의 범위에서 사용된 용어 "1 비트" 신호는 델타 시그마 ADC에 의해 생성된, 1 디지털 비트의 정밀도로 양자화된 신호를 의미한다.
1 비트 신호를 직접 처리하기 위한 n차 필터부로서 구성된 델타 시그마 변조기(DSM)는 엔. 엠. 캐세이(N. M. Casey)와 제임스 에이. 에스. 앵거스(James A. S. Angus)에 의해, 제95차 AES 회의(1993년 10월 7~10일, 미국, 뉴욕)에서 제시된, "One Bit Digital Processing of Audio Signals(오디오 신호의 1 비트 디지털 처리)" - (신호 처리: 잉글랜드, 요크 YO1 5DD, 헤스링톤, 요크 대학교, 전자부, 오디오 연구 그룹)라는 표제가 붙은, 논문에 제안되었다. 도 2에는 이러한 DSM 필터부의 3차(n=3) 버전 이 도시된다.
도 2를 참조하면, DSM은 1 비트 오디오 신호를 위한 입력(4)과, 처리된 1 비트 신호가 생성되는 출력(5)을 갖는다. 1 비트 신호의 비트들은 DSM을 통해 도시되지 않은 공지된 클럭킹 배열들에 의해 클럭킹된다. 출력 1 비트 신호는 예컨대, 제로의 임계 레벨을 갖는 비교기인 1 비트 양자화기(Q)에 의해 생성된다. DSM은 입력(4)에 접속된 제 1의 1 비트 승산기(a1, a2, a3)와, 출력(5)에 접속된 제 2의 1 비트 승산기(c1, c2, c3)와, 가산기(61, 62, 63)와, 적분기(71, 72, 73)를 각각 포함하는 3개의 단들을 갖는다.
1 비트 승산기들는 수신된 1 비트 신호를 p 비트 계수들(A1, A2, A3, C1, C2, C3)로 곱하며, p 비트 곱들이 생성되어 가산기들(61, 62, 63)에 의해 가산되고, 그 합들은 적분기들(7)에 전달된다. 중간 단들에서, 가산기들(62, 63)은 또한 이전 단의 적분기의 출력을 합산한다. 최종단은 입력에 접속되어 입력 신호를 p 비트 계수(A4)로 곱하는 다른 1 비트 승산기(A4)와, 이전 단의 적분기(73)의 출력에 곱을 가산하는 가산기(64)를 구비한다. 그 합은 양자화기(Q)에 전달된다.
DSM내에서는, 양 및 음의 p 비트 수를 나타내는데 2의 보수 연산이 사용될 수 있다. 양자화기(Q)로의 입력은 출력에서 +1(논리 1)로서 양자화되거나, 출력에서 -1(논리 0)로서 양자화될 수 있다.
캐세이(Casey)와 앵거스(Angus)에 의해 관찰된 바와 같이, "1 비트 처리기는.. 허용할 수 없는 레벨까지 잡음에 의해 불명료해진 오디오 신호를 포함하고 있는 1 비트 출력을 생성하게 되므로, 양자화 잡음이 적절하게 정형화될 필요가 있다". 오디오 신호를 불명료하게 하는 잡음은 양자화기(Q)에 의해 생성된 양자화 잡음이다.
양자화기(Q)는 오디오 신호를 수신하는 제 1 입력과, 오디오 신호와 실질적으로 상관을 갖지 않는 랜던 비트 스트림(양자화 잡음)을 수신하는 제 2 입력을 갖는 가산기로서 모델링될 수 있다. 이를 기초로 모델링하면, 입력(4)에서 수신된 오디오 신호는 승산기들(a1, a2, a3, a4)에 의해 출력(5)으로 피드 포워드되고, 출력(5)에서 승산기(c1, c2, c3)에 의해 피드백된다. 이와 같이, 피드 포워드 경로의 계수들(A1~A4)은 오디오 신호의 Z 변환 전달 함수의 제로들을 규정하고, 피드백 경로의 계수들(C1~C3)은 오디오 신호의 전달 함수의 폴들(poles)을 규정한다.
잡음 신호는, 계수들(C1-C3)이 잡음 신호의 전달 함수의 폴들을 규정하도록, 승산기들(c1, c2, c3)에 의해 양자화기로부터 피드백된다. 잡음 신호의 전달 함수는 입력 신호의 전달 함수와 동일하지 않다.
계수들(A1~A4, C1~C3)은 다른 원하는 특성들 중 회로 안정성을 제공하기 위해 선택된다.
계수들(C1~C3)은 예컨대 실선(31)으로 도 3에 도시된 바와 같이, 오디오 대역의 양자화 잡음을 최소화하기 위해 잡음 정형을 제공하도록 선택된다.
계수들(A1~A4, C1~C3)은 또한 원하는 오디오 신호 처리 특성을 위해 선택된다.
계수들(A1~A4, C1~C3)은 a) 예컨대 잡음 정형 함수인 원하는 필터 특성의 Z 변환(H(z))을 구하고, b) H(z)를 계수들로 변환함으로써 선택될 수 있다.
이는 "Theory and Practical Implementation of a Fifth Order Sigma-Delta A/D Converter(5차 시그마 델타 A/D 컨버터의 이론 및 실제 구현)(알. 더블유. 아담스(R. W. Adams) 등의 공저, 오디오 엔지니어링 협회의 저널, Volume 39, no.7/8, 1991년 7월/8월)"에서 설명된 방법과, 당업자의 지식을 이용하여, 앵거스(Angus)와 캐세이(Casey) 공저의 상술된 논문에서 설명된 방법에 의해 행해질 수 있다. 계수들을 계산하는 한가지 방법이 첨부한 부록에 요약되어 있다.
본 명세서에 기술된 각종 논문들은 n차 필터부들만을 고려한 것이다.
고품질 오디오 기록을 위해서 차동 또는 더블엔드 아날로그 출력(double-ended analogue output)을 갖는 마이크로폰을 사용하는 것이 일반적이다. DSM들을 포함하는 제안된 1-비트 신호 처리기는 비차동 또는 싱글엔드 신호(single-ended signals)를 필요로 한다. 차동 신호를 비차동 신호로 변환하기 위한 한 제안은 아날로그 가산기를 사용하여 마이크로폰에 의해 생성된 아날로그 차동 신호를 가산하고 그 결과로 얻어진 비차동 신호를 1-비트 디지털 형태로 변환시키는 것이다.
본 발명에 따르면 차동 신호 쌍인 제 1 및 제 2 아날로그 신호를 수신하기 위한 입력 쌍을 갖는 신호 처리기가 제공되는데, 이 신호 처리기는,
각 입력들에 연결되며 상기 제 1 및 제 2 신호들을 1-비트 디지털 형태로 변환하는 한 쌍의 1-비트 아날로그 디지털 변환기와,
각각의 제 1 및 제 2의 1-비트 신호들을 수신하도록 연결된 한 쌍의 입력들을 가지며 상기 차동 쌍을 조합하여 비차동 1-비트 신호를 형성하는 델타 시그마 변조기를 포함한다.
본 발명의 양호한 실시예에서, 상기 입력 신호 쌍은 차동 마이크로폰(differential microphone)과 같은 오디오 신호원에 의해 생성된다. 상기 마이크로폰의 두 차동 아날로그 출력을 대응하는 1-비트 신호로 변환하고, 그 다음 두 1-비트 신호를 DSM에서 조합함으로써, 신호 대 잡음비는 (상기 상술된 종래 기술과 비교해서) 향상된다. 이러한 향상은 차동 아날로그 신호에서의 잡음과 아날로그 디지털 변환기에서 생성되는 양자화 잡음 둘 다가 서로 상관되지 않아, 두 형태의 잡음이 DSM 조합기에서의 신호에 대해 감소되기 때문이다.
본 발명이 양호한 실시예에서, 델타 시그마 변조기는 n차(여기서 n은 1보다 크거나 같다) 델타 시그마 변조기를 포함하며, 그 n차 델타 시그마 변조기는 제 1의 1 비트 신호를 수신하는 제 1 입력과, 제 2의 1 비트 신호를 수신하는 제 2 입력과, p 비트 신호를 1 비트 형태로 재양자화하는 양자화기로서, 상기 재양자화된 신호는 처리기의 출력 신호인, 상기 양자화기와, 복수의 신호 조합기들을 가지며, 상기 복수의 신호 조합기들은 제 1 신호와 제 1 계수의 곱, 제 2 신호와 제 2 계수의 곱, 및 출력 신호와 제 3 계수의 곱의 가산 조합의 적분을 형성하는 제 1 조합기와, 제 1 신호와 제 1 계수의 곱, 제 2 신호와 제 2 계수의 곱, 출력 신호와 제 3 계수의 곱, 및 이전 단의 적분의 가산 조합의 적분을 형성하는 적어도 하나의 중간 조합기와, 양자화기에 의해 재양자화되는 p 비트 신호를 형성하기 위해, 제 1 신호와 제 1 계수의 곱, 제 2 신호와 제 2 계수의 곱, 및 이전 단의 적분의 가산 조합을 형성하는 최종 조합기를 포함한다.
따라서, DSM은 제 1 및 제 2 신호를 조합한다. 상기 조합기의 계수 승산은 1 비트 신호들에 대해 동작하고, 따라서 계수 승산은 1 비트 승산으로서 행해지므로 비경제적인 p 비트 승산기들은 필요하지 않다.
게다가 DSM은 또한 잡음 정형을 제공한다.
제 1 및 제 2 신호들에 인가된 상기 제 1 및 제 2 계수들은 고정될 수 있으며, 이 경우에 DSM은 상기 계수들에 의해 규정된 고정 비율로 제 1 및 제 2 신호들을 가산하는 가산기로서 역할을 한다.
제 1 및 제 2 신호들에 인가된 상기 제 1 및 제 2 계수들은 변동될 수 있으며, 이 경우에 DSM은 혼합기(mixer) 및/또는 페이더(fader)로서 역할을 한다.
제 1 및 제 2 계수들은 입력 신호 전달 함수의 제로들을 규정하고 고정 또는 변동될 수 있지만, 제 3 계수들은 입력 신호 전달 함수의 폴들(poles)을 규정하고 고정된다.
본 발명의 상기 및 다른 목적, 특징, 및 이점은 첨부된 도면과 연계한 하기의 예시적인 실시예의 상세한 설명으로부터 명백하게 될 것이다.
도 4를 참조하면, 오디오 신호 처리기는 본 실시예에서 고정 이득을 갖는 차동 증폭기(52)에 의해 증폭되는 차동 아날로그 신호 쌍을 생성하는 차동 마이크로폰(50)을 포함한다. 증폭된 아날로그 차동 신호는 각각의 1-비트 아날로그 디지털 변환기(54 및 56)에 의해 1-비트 형태로 변환되어 1-비트 차동 신호(X 및 Y)를 생성한다. 두 1-비트 신호는 제어 가능한 이득을 갖는 델타 신호 변조기(58)에서 조합되어 예를 들면 1-비트 오디오 믹서(60)에서 사용하기 위한 비차동 1-비트 신호를 생성한다.
도 5를 참조하면, 신호 조합기는 n차 델타-시그마 변조기(DSM)를 포함하는데 여기서 n은 2 이상이다. 실시예는 3차 DSM(n=3)으로 도시되었지만, n은 3 보다 클수도 있다.
DSM의 차수는 적분부의 개수에 의해 규정된다. 도 5의 DSM은 제 1 부, n-1 중간부 및 최종부를 포함한다. 상기 제 1 부는 3개의 입력을 갖는 가산기(61)와; DSM의 제 1 입력(Y)에 연결된 제 1 계수 승산기(a1)와; DSM의 제 2 입력(X)에 연결된 제 2 계수 승산기(b1)와; 승산기의 출력에 연결된 제 3 계수 승산기(c1); 및 적분기(71)를 포함한다. 상기 승산기(a1, b1, c1)는 수신되는 1-비트 신호를 p 비트 계수(A1, B1, C1)로 각각 승산하는 1-비트 승산기이다. 각 중간 적분부는 제 4 입력을 갖는 가산기(62, 63); 적분기(72, 73); DSM의 제 1 입력에 연결되며 상기 제 1의 1-비트 신호를 계수(A2, A3)로 승산하는 제 1 계수 승산기(a2, a3); DSM의 제 2 입력에 연결되며 상기 제 2의 1-비트 신호를 계수(B2, B3)로 승산하는 제 2 계수 승산기(b2, b3); 및 DSM의 출력에 연결되며 DSM의 1-비트 출력 신호를 제 3 계수(C2, C3)로 승산하는 제 3 계수 승산기(C2, C3)를 포함한다. 상기 가산기(62, 63)는 승산기(a2, a3, b2, b3, c2, c3)의 출력을 이전 단의 적분기의 출력에 가산한다.
DSM의 최종 단은 3개의 입력을 구비하는 가산기(64); 상기 제 1 입력 신호를 제 1 계수(A4)로 승산하는 제 1 계수 승산기(a4); 상기 제 2 입력 신호를 제 2 계수(B4)로 승산하는 제 2 계수 승산기(b4)를 포함한다. 상기 가산기(64)는 승산기(a4 및 b4)의 출력을 이전 단의 적분기(73)의 출력에 가산한다. 상기 가산기(64)는 양자 화기(Q)에 연결된 출력을 갖는다.
승산기(a1 내지 a4, b1 내지 b4, 및 c1 내지 c4)는 p 비트 피승수들(multiplicands)을 생성하기 위해, 그들에 인가된 1 비트 신호들에 p 비트 계수들을 곱하는 1 비트 승산기들이다.
가산기들(61~61)과 적분기들(71~73)은 p 비트 신호들에 대해 동작한다.
p 비트 신호들은 예컨대 양수 및 음수로 표시되는 2의 보수 형태로 표현된다.
양자화기(Q)는 임계 레벨이 제로인 비교기이다. 양자화기는 음의 입력을 -1(논리 0)로, 양의 입력을 +1(논리 1)로 인코딩하여 출력(5)에 1 비트 출력을 생성한다.
로컬 클록은 클록 회로(41)에 의해 제공된다. 클록 회로(41)는 DSM의 클록킹(clocking)을 공지된 방식으로 제어한다.
계수들(A1~A4, B1~B4, C1~C3)은 앞서 언급한 논문들에 설명된 방법을 이용하여 a) 회로 안정성과, b) 잡음 정형을 제공하기 위해 선택된다.
계수들(C1~C4)은 잡음 정형을 제공하기 위해 고정된 값들을 가지고 있다.
계수들(A1~A4, B1~B4)은 입력 신호들의 전달 함수의 제로들을 규정하고, 따라서 신호들에 인가된 이득을 제어한다.
본 발명의 일실시예에 따라, 계수들(A1~A4, B1~B4)은 이 계수들에 의해 규정된 고정 비율들로 제 1 및 제 2 신호들을 합산하기 위해 선택된다. 계수들(A1~A4)은 크기에서 대응하는 계수들(B1~B4)과 동일하다. 본 발명의 한 구현예에서, 신호(X 및 Y) 중 하나는 소스(50)에서 생성될 때 나머지 하나에 대해서 반전된다. 따라서 가산은 X-(-Y)=X+Y와 같이 감산으로써 수행된다. 이러한 경우 계수 B=-A.
본 발명의 또 다른 양호한 실시예에 따르면, 계수(A1 내지 A4 및 B1 내지 B4)는 제 1 및 제 2 신호가 이득 제어를 제공하도록 가변적이다. 가변적인 계수(A1 내지 A4, B1 내지 B4)는 계수 발생기(42)에 의해 생성된다. 계수 발생기(42)는 제어 신호(CS)에 응답하여 가변 어드레싱 장치(variable addressing arrangement)에 의해 어드레스되는 계수들의 세트들을 저장하는 계수 기억 장치(coefficient store)일 수 있다.
대안적으로, 계수 발생기(42)는 제어 신호에 응답하여 계수들을 발생하는 마이크로컴퓨터일 수 있다.
계수들(A1~A4, B1~B4, C1~C4)이 고정되어 있는 경우에는, DSM의 각 단의 계수 승산기들(A1, B1, C1)과 가산기들(61)의 조합은 ROM에 저장되어 있는 룩업 테이블에 의해 구현될 수 있다. 1 비트 신호가 곱해진 각 계수(A1,B1,C1)에 대해, 단지 두 가지의 결과들(+A1, -A1, +B1, -B1 및 +C1, -C1)만이 존재한다. 이들 결과들의 각종 가산 조합들은 ROM에 저장되고, 이 ROM은 1 비트 신호들에 의해 간단히 어드레스된다.
완전하게 하기 위해서, 도 6은 적분기(71, 72, 73)의 일예를 도시한다. 이 적분기는 가산기(600)와 1비트 지연 소자(610)를 구비하고 있다. 이 지연 소자(610)의 출력은 적분기 결과를 누적하기 위해 가산기로 피드백된다. 각 단의 가산기(61, 62, 63)는 또한 가산기(600)로서 사용될 수 있다.
본 발명의 예시적인 실시예가 본원에서 첨부된 도면을 참조하여 상세히 설명되었지만, 본 발명은 이들 특정 실시예에 한정되는 것은 아니며, 첨부된 특허청구 범위에 의해 규정되는 본 발명의 취지와 영역을 벗어나지 않으면서 기술적인 분야에서 능숙한 자에 의해 여러 변형에 및 수정예가 달성될 수 있을 것이다.
신호 대 잡음비가 향상된다. 이러한 향상은 차동 아날로그 신호에서의 잡음과 아날로그 디지털 변환기에서 생성되는 양자화 잡음 둘 다가 서로 상관되지 않아 두 형태의 잡음이 DSM 조합기에서의 신호에 대해 감소되기 때문이다. 따라서, DSM은 제 1 및 제 2 신호를 조합한다. 상기 조합기의 계수 승산은 1 비트 신호들에 대해 동작하고, 따라서 계수 승산은 1 비트 승산으로서 행해지므로 비경제적인 p 비트 승산기들은 필요하지 않다.
부 록
계수들 계산
이 부록은 5차 DSM을 분석하여 원하는 필터 특성 계수를 산출하기 위한 절차를 요약한 것이다.
계수들(a~f, A~E)과, 가산기들(6)과, 적분기들(7)을 갖는 5차 DSM이 도 A에 도시된다. 적분기들(7)은 단위 지연을 각각 제공한다. 적분기들의 출력은 좌측에서 우측으로 s~w로 표기되어 있다. DSM으로의 입력은 신호 x[n]이며, 여기서 [n]은 클럭 시퀀스의 샘플들에서 샘플을 표기한 것이다. 양자화기(Q)로의 입력은 y[n]으로 표기되어 있고, 이는 또한 DSM의 출력 신호이다. 분석은 양자화기(Q)가 단순히, 처리된 신호에 랜덤 잡음을 더하는 가산기라는 가정 하에 이루어진 동작 모델을 기초로 하고 있다. 그러므로, 양자화기는 이 분석에서 무시된다.
신호 y[n] = fx[n] + w[n], 즉, 샘플 [n]의 출력 신호 y[n]는 계수(f)가 곱해진 입력 신호 x[n] 플러스 선행 적분기(7)의 출력w[n]이다.
적분기(7)들의 각 출력 신호에 동일한 원리들을 적용하면, 수학식 1이 얻어진다.
y[n]=fx[n]+w[n]
w[n]=w[n-1]+ex[n-1]+Ey[n-1]+v[n-1]
v[n]=v[n-1]+dx[n-1]+Dy[n-1]+u[n-1]
u[n]=u[n-1]+cx[n-1]+Cy[n-1]+t[n-1]
t[n]=t[n-1]+bx[n-1]+By[n-1]+s[n-1]
s[n]=s[n-1]=ax[n-1]+Ay[n-1]
이들 수학식들은 기술 분야에서 잘 알려진 z 변환식으로 변환되며, 다음과 같이 수학식 2가 얻어진다.
Y(z)=fX(z)+W(z)
W(z)(1-z-1)=z-1(eX(z)+EY(z)+V(z))
V(z)(1-z-1)=z-1(dX(z)+DY(z)+U(z))
U(z)(1-z-1)=z-1(cX(z)+CY(z)+T(z))
T(z)(1-z-1)=z-1(bX(z)+BY(z)+S(z))
S(z)(1-z-1)=z-1(aX(z)+AY(z))
X(z)의 단일 함수로서 Y(z)(수학식 3)를 도출하기 위해 z 변환식을 풀 수 있다.
이는 다음의 수학식, 즉 수학식 4의 우변에 나타낸 바와 같이 다시 표현될 수 있다. DSM의 원하는 전달 함수는 직렬 방식으로 표시된다.
이것은 수학식 4의 좌변에 주어지며, 수학식 4의 우변과 동일하다.
계수들(α0~α5)로부터 계수들(f~a)을 도출하고, 계수들(β0~β5)로부터 계수들(E~A)을 도출하기 위해 수학식 4를 풀 수 있으며, 계수들(αn, βn)은 공지된 방법으로 원하는 전달 함수를 제공하기 위해 선택된다.
f는 분자에서 z0 항만으로 된다. 그러므로 f=α0 이다.
그 다음, 항 α0(1-z-1)5이 좌변의 분자에서 감산되어 재산출된 a0 + a1z-1...+...a5z-5-a0(1-z-1)5 가 얻어진다.
유사하게, f(1-z-1)5가 우변의 분자에서 감산된다. 그 다음, e는 z-1 항만으로 되며, 재산출된 좌변의 분자에서 대응하는 α1과 동일할 수 있다.
이 처리는 분자의 모든 항에 대해 반복된다.
이 처리는 분모의 모든 항에 대해 반복된다.
도 A
도 1은 기존의 델타-시그마 변조기의 블록도.
도 2는 n차 필터부로 구성된 이전에 제안된 델타 시그마 변조기의 블록도.
도 3은 잡음 정형 특성을 도시한 도면.
도 4는 본 발명에 따른 예시적인 오디오 신호 처리기의 개략적인 블록도.
도 5는 본 발명에 따른 양호한 신호 조합기의 개략적인 블록도.
도 6은 도 4의 조합기의 적분기의 개략적인 블록도.
* 도면의 주요 부분에 대한 부호의 설명 *
50 : 차동 마이크로폰 52 : 차동 아날로그 증폭기
54, 55 : 아날로그 디지털 변환기 58 : 델타 신호 변조기
60 : 1-비트 오디오 믹서 62, 63 : 가산기
72, 73 : 적분기 Q : 양자화기

Claims (12)

  1. 차동 신호 쌍인 제 1 및 제 2 아날로그 신호들을 수신하기 위한 한 쌍의 입력들을 갖는 신호 처리기에 있어서,
    상기 각각의 입력들에 연결되어 상기 제 1 및 제 2 신호들을 1-비트 디지털 형태로 변환하는 한 쌍의 1-비트 아날로그 디지털 변환기들과,
    상기 각각의 제 1 및 제 2의 1-비트 신호들을 수신하도록 연결된 한 쌍의 입력들을 가지며 상기 차동 쌍을 조합하여 비차동 1-비트 신호를 형성하는 델타 시그마 변조기를 포함하는, 신호 처리기.
  2. 제 1 항에 있어서, 상기 제 1 및 제 2 신호들을 상기 델타 시그마 변조기의 각각의 입력들에 연결하는 아날로그 차동 증폭기를 더 포함하는, 신호 처리기.
  3. 제 1 항에 있어서, 상기 제 1 및 제 2 아날로그 신호들을 생성하는 차동 신호원을 더 포함하는, 신호 처리기.
  4. 제 3 항에 있어서, 상기 신호원은 마이크로폰인, 신호 처리기.
  5. 제 1 항에 있어서,
    상기 델타 시그마 변조기는 n차(n은 1 이상) 델타 시그마 변조기이며, 상기 n차 델타 시그마 변조기는,
    제 1의 1-비트 신호를 수신하는 제 1 입력과,
    제 2의 1-비트 신호를 수신하는 제 2 입력과,
    p 비트 신호를 1-비트 형태로 재양자화하는 양자화기로서, 상기 재양자화된 신호는 상기 처리기의 상기 출력 신호인, 상기 양자화기와,
    복수의 신호 조합기들을 포함하며,
    상기 복수의 조합기들은,
    상기 제 1 신호 및 제 1 계수의 곱과, 상기 제 2 신호 및 제 2 계수의 곱과, 상기 출력 신호 및 제 3 계수의 곱의 가산 조합(additive combination)의 적분을 형성하는 제 1 조합기와,
    상기 제 1 신호 및 제 1 계수의 곱과, 상기 제 2 신호 및 제 2 계수의 곱과, 상기 출력 신호 및 제 3 계수의 곱과, 이전 단의 적분의 가산 조합의 적분을 형성하는 적어도 하나의 중간 조합기와,
    상기 양자화기에 의해 재양자화되는 상기 p 비트 신호를 형성하기 위해서 상기 제 1 신호 및 제 1 계수의 곱과, 상기 제 2 신호 및 제 2 계수의 곱과, 상기 이 전 단의 적분의 가산 조합을 형성하는 최종 조합기를 포함하는, 신호 처리기.
  6. 제 5 항에 있어서, 상기 제 1 계수 및 상기 제 2 계수는 크기가 동일한, 신호 처리기.
  7. 제 5 항에 있어서, 상기 제 3 계수는 잡음 정형(noise shaping)을 제공하도록 선택되는, 신호 처리기.
  8. 제 5 항에 있어서, 상기 제 1 계수 및 제 2 계수는 가변적인, 신호 처리기.
  9. 제 8 항에 있어서, 상기 가변 계수를 발생하는 수단을 더 포함하는 신호 처리기.
  10. 제 5 항에 있어서, 상기 제 1 계수 및 제 2 계수는 고정된, 신호 처리기.
  11. 제 10 항에 있어서, 상기 조합 수단은 룩-업 테이블을 포함하는, 신호 처리기.
  12. 제 1 항에 따른 신호 처리기를 포함하는 오디오 신호 처리기.
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