KR19990037357A - 신호 처리기 - Google Patents

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Abstract

차동 마이크로폰(50)은 차동 아날로그 증폭기(52)에 의해 제공되는 차동 출력 신호 쌍을 생성한다. 증폭된 차동 신호는 한 쌍의 아날로그 디지털 변환기(54, 55)에 의해 1-비트 형태로 변환되고 1-비트 델타 시그마 변조기에서 결합된다.

Description

신호 처리기
발명의 분야
본 발명은 1-비트 신호 처리기에 관한 것이다.
종래 기술의 설명
델타 시그마 변조기(Delta Sigma Modulators)로 1-비트 신호를 처리하는 것이 제안되어 있다. 1-비트 신호는 오디오 신호일 수 있는데, 본 발명은 본원에서 오디오 신호를 참조로 한 실시예를 통해 설명될 것이다.
본 발명의 배경이 첨부된 도면의 도 1 내지 도 3을 통해 설명될 것인데, 도 1은 공지의 델타-시그마 변조기의 블록도이고, 도 2는 n차 필터 섹션(nth order filter section)으로 구성된 이전에 제안된 델타-시그마 변조기이며, 도 3은 노이즈 형태 특성을 나타낸다.
아날로그 신호를 적어도 나이키스트 속도로 샘플링하고 상기 샘플의 진폭을 m 비트 수(number)로 인코딩함으로써 아날로그 신호를 디지털 형태로 변환하는 것은 공지되어 있다. 따라서, 만약 m=8이면, 상기 샘플은 8 비트의 정확도로 양자화되었다고 말하여진다. 일반적으로 m은 1 이상의 임의의 수가 될 수 있다.
단 1 비트로 양자화하기 위해서, "시그마-델타 아날로그 디지털 변환기(Simal-Delta ADC)" 또는 "델타-시그마 ADC"로 공지된 아날로그 디지털 변환기를 제공하는 것이 알려져 있다. 본원에선 "델타-시그마"가 사용된다. 이러한 ADC는 예를들면 Texas Instruments에 의해 1993년 발행된 ISBN 0-904.047-00-8인 Craig Marven과 Gillian Ewers에 의한 "A Simple Approach to Digital Signal Processing"에 상술되어 있다.
도 1을 참조하면, 이러한 ADC의 일 예에 있어서, 아날로그 입력 신호와 1-비트 출력 신호의 적분(2)(시그마) 사이의 차이(1)(델타)는 1-비트 양자화기(3)로 공급된다. 상기 출력 신호는 논리적 값이 0과 1이지만 실제 각각 -1과 +1의 값을 나타내는 비트를 포함한다. 상기 적분기(3)는 1-비트 출력을 누산하여(accumulates) 저장되어 있는 값이 아날로그 신호의 값을 따르도록 한다. 양자화기(3)는 각 비트가 생성될 때 1-비트만큼 누산된 값을 증가시키거나(+1) 또는 감소시킨다(-1). ADC는 그 누산된 값이 아날로그 신호를 따르는 출력 비트 스트림의 생성을 허용하도록 아주 높은 샘플링 비율을 필요로 한다.
하기의 설명 및 특허청구 범위에서 사용되는 "1-비트" 신호라는 용어는 델타-시그마 ADC에 의해 생성되는 것과 같이 1 디지털 비트의 정확도로 양자화된 신호를 의미한다.
1-비트 신호를 직접적으로 처리하기 위한 n차 필터 섹션으로 구성된 델타-시그마 변조기(Delta-Sigma Modulator; DSM)는 『N.M Casey and James A.S. Angus in a paper presented at 95th AES Convention 7-10 October 1993 New York, USA entitled "One Bit Digital Processing of Audio Signals" - Signal Processing: Audio Research Group, The Electronics Department, The University of York, Heslington, York YO1 5DD England.』에 의해 제안되었다. 도 2는 이러한 DSM 필터 섹션의 3차(n=3) 버전을 도시한다.
도 2를 참조하면, DSM은 1-비트 오디오 신호용 입력(4)과 처리된 1-비트 신호가 생성되는 출력(5)을 구비한다. 1-비트 신호의 비트는 도시되지 않은 공지의 클록 장치(clocking arrangements)에 의해 DSM을 통해 클록화된다(clocked). 출력 1-비트 신호는 예를들면 0의 임계 레벨을 갖는 비교기인 1-비트 양자화기(Q)에 의해 생성된다. DSM은 상기 입력(4)에 연결된 제 1의 1-비트 승산기(a1, a2, a3), 출력에 연결된 제 2의 1-비트 승산기(c1, c2, c3), 가산기(61, 62, 63) 및 적분기(71, 72,73)를 각각 구비하는 세 개의 단(stages)을 구비한다.
상기 1-비트 승산기는 수신된 1-비트 신호를 p 비트 계수(A1, A2, A3, C1, C2, C3)로 승산하여 p 비트 곱(products)을 생성하고 이것은 가산기(61, 62, 63)에 의해 가산되고 그 합은 적분기(7)로 전달된다. 중간 단에서 가산기(62, 63)는 이전 단의 적분기의 출력을 또한 가산한다. 최종 단은 입력 신호를 p 비트 계수(A4)로 승산하는 또 다른 1-비트 승산기(A4)와 상기 곱을 이전 단의 적분기(73)의 출력에 가산하는 가산기(64) 포함한다. 상기 합은 양자화기(Q)로 전달된다.
DSM 내에서, 양의 p 비트 수와 음의 p 비트 수를 나타내기 위해서 두 개의 보완 연산(complement arithmetic)이 사용된다. 양자화기(Q)로의 입력은 +1(논리 1)로서 출력에서 양의 값으로 양자화될 수도 있고, -1(논리 0)로서 출력에서 음의 값으로 양자화될 수도 있다.
Casey 및 Angus에 의해 관측된 바와 같이, " 1 비트 처리기는 받아들일 수 없는 레벨로 노이즈에 의해 불명확하게 되고 양자화 노이즈가 적절하게 형성되어야만 하는 오디오 신호를 포함하는 1 비트 출력을 생성할 것이다." 오디오 신호를 불명확하게 하는 노이즈는 양자화기(Q)에 의해 생성된 양자화 노이즈이다.
양자화기(Q)는 오디오 신호를 수신하는 제 1의 입력과 상기 오디오 신호와 실질적으로 관련되지 않은 임의의 비트 스트림(양자화 노이즈)을 수신하는 제 2의 입력을 구비하는 가산기로서 설계될 수 있다. 이러한 것에 기초한 설계에 있어서, 입력(4)에서 수신되는 오디오 신호는 승산기(a1, a2, a3, a4)에 의해 출력(5)으로 순방향으로 제공되고 승산기(c1, c2, c3)에 의해 출력(5)으로부터 역방향으로 공급된다. 따라서 순방향 공급 경로에서의 계수(A1 내지 A4)는 오디오 신호의 Z-변환 전송 함수(Z-transform transfer function)의 0을 정의하고 역방향 공급 경로에서의 계수(C1-C3)는 오디오 신호의 전송 함수의 폴(poles)을 정의한다.
노이즈 신호는 승산기(C1-C3)에 의해 양자화기로부터 역공급되어 계수(C1-C3)가 노이즈 신호의 전송 함수의 폴을 정의한다. 노이즈 신호의 전송 함수는 입력 신호의 전송 함수와 동일하지 않다.
계수(A1 내지 A4 및 C1 내지 C3)는 다른 특징 중에서 회로 안정성을 제공하도록 선택된다.
예를들면 도 3의 라인(31)에 의해 도시된 바와 같이, 계수(C1-C3)는 오디오 대역에서 양자화 노이즈를 최소화하는 노이즈를 형성하기 위해 선택된다.
계수(A1-A4 및 C1-C3)는 또한 희망하는 오디오 신호 처리 특성을 위해 선택된다.
계수(A1-A4 및 C1-C3)는,
a) 희망하는 필터 특성의 Z-변환(H(z)), 즉 노이즈 정형(noise shaping) 함수를 찾아내고;
b) H(z)를 계수로 변환하는 것에 의해 선택될 것이다.
이것은 『"Theory and Practical Implementation of a Fifth Order Sigma-Delta A/D 변환기, Journal of Audio Engineering Society, Volume 39, no. 7/8, 1991 July/August by R.W Adams et al"』의 문헌, 및
이러한 종래의 기술을 사용하는 상기 상술된 Casey 및 Angus에 의한 문헌에 상술된 방법에 의해 수행된다. 계수를 계산하는 한 방법은 첨부된 부록 A에서 약술된다.
본원에서 상기 상술된 여러 문헌은 n차 필터 섹션만을 고려하고 있다.
고음질 오디오 기록을 위해서 차동 또는 더블엔드 아날로그 출력(double-ended analogue output)을 구비하는 마이크로폰을 사용하는 것이 일반적이다. DSMs를 포함하는 제안된 1-비트 신호 처리기는 비-차동 또는 싱글엔드 신호(single-ended signals)를 필요로 한다. 차동 신호를 비-차동 신호로 변환하기 위한 한 제안은 아날로그 가산기를 사용하여 마이크로폰에 의해 생성된 아날로그 차동 신호를 가산하고 그 다음 결과적으로 발생하는 비-차동 신호를 1-비트 디지털 형태로 변환시킨다.
본 발명에 따르면 차동 신호 쌍인 제 1 및 제 2의 아날로그 신호를 수신하기 위한 입력 쌍을 구비하는 신호 처리기가 제공되는데,
상기 제 1 및 제 2의 신호를 1-비트 디지털 형태로 변환하기 위해 각각의 입력에 연결된 한 쌍의 1-비트 아날로그 디지털 변환기, 및
비-차동 1-비트 신호를 형성하기 위해 각각의 제 1 및 제 2의 1-비트 신호를 수신하여 상기 차동 쌍을 결합하도록 연결된 한 쌍의 입력을 구비하는 델타 시그마 변조기를 포함한다.
본 발명의 양호한 실시예에 있어서, 상기 입력 신호 쌍은 차동 마이크로폰(differential microphone)과 같은 오디오 신호원에 의해 생성된다. 상기 마이크로폰의 두 차동 아날로그 출력을 대응하는 1-비트 신호로 변환하고 그 다음 두 1-비트 신호를 DSM에서 결합함으로써, 신호 대 잡음비는 (상기 상술된 종래 기술과 비교해서) 향상된다. 이러한 향상은 차동 아날로그 신호에서의 노이즈와 아날로그 디지털 변환기에서 생성되는 양자화 노이즈 둘 다가 서로 관련되지 않고 따라서 두 형태의 노이즈가 DSM 결합기에서의 신호에 대해 감소되기 때문이다.
본 발명의 양호한 실시예에 있어서, 델타 시그마 변조기는 제 1의 1-비트 신호를 수신하기 위한 제 1의 입력과, 제 2의 1-비트 신호를 수신하기 위한 제 2의 입력과, p 비트 신호를 1-비트 형태로 재양자화하기 위한 양자화기(재양자화된 신호는 처리기의 출력이다)와, 다수의 신호 결합기를 포함하며, 상기 다수의 신호 결합기는 상기 제 1의 신호 및 제 1의 계수의 곱과 상기 제 2의 신호 및 제 2의 계수의 곱과 출력 신호 및 제 3의 계수의 곱의 가산 결합(additive combination)의 적분을 형성하기 위한 제 1의 결합기와, 상기 제 1의 신호 및 제 1의 계수의 곱과 상기 제 2의 신호 및 제 2의 계수의 곱과 상기 출력 신호 및 제 3의 계수의 곱의 가산 결합과 이전 단의 적분과의 적분을 형성하기 위한 적어도 하나의 중간 결합기, 및 양자화기에 의해 양자화되는 상기 p 비트 신호를 형성하기 위해서 상기 제 1의 신호 및 제 1의 계수의 곱과 상기 제 2의 신호 및 제 2의 계수의 곱의 가산 결합 및 상기 이전 단의 적분의 가산 결합을 형성하기 위한 최종 결합기를 포함하는 n차(여기서 n은 1보다 크다) 델타 시그마 변조기를 포함한다.
따라서, DSM은 제 1 및 제 2의 신호를 결합한다. 상기 결합기의 계수 승산은 1-비트 신호에 대해 동작하고 따라서 계수 승산은 비경제적인 p 비트 승산기에 대한 필요 없이 1-비트 승산으로서 수행된다.
또한 DSM은 노이즈 정형을 제공한다.
상기 제 1 및 제 2의 신호에 제공되는 상기 제 1 및 제 2의 계수는 DSM이 상기 계수에 의해 정의된 고정된 비율로 상기 제 1 및 제 2의 신호를 가산하는 가산기로 작용하는 경우에 고정될 것이다.
상기 제 1 및 제 2의 신호에 제공되는 상기 제 1 및 제 2의 계수는 DSM이 믹서(mixer) 및/또는 페이더(fader)로서 작용할 때 가변적일 것이다.
상기 제 1 및 제 2의 계수는 입력 신호 전송 함수의 0을 정의하고 고정되거나 가변적일 수 있지만, 상기 제 3의 계수는 입력 신호 전송 함수의 폴을 정의하며 고정된다.
본 발명의 상기 및 다른 목적과, 특징 및 이점은 첨부된 도면과 연계한 하기의 예증적인 실시예의 상세한 설명으로부터 명백하게 될 것이다.
도 1은 공지의 델타-시그마 변조기의 블록도.
도 2는 n차 필터 섹션(nth order filter section)으로 구성된 이전에 제안된 델타-시그마 변조기를 나타내는 도면.
도 3은 노이즈 형태 특성을 나타내는 도면.
도 4는 본 발명에 따른 예증적인 오디오 신호 처리기의 개략적인 블록도.
도 5는 본 발명에 따른 양호한 신호 결합기의 개략적인 블록도.
도 6은 도 4의 결합기의 적분기의 개략적인 블록도.
* 도면의 주요부분에 대한 부호의 설명
50 : 차동 마이크로폰 52 : 차동 아날로그 증폭기
54, 55 : 아날로그 디지털 변환기 58 : 델타 신호 변조기
60 : 1-비트 오디오 믹서 62, 63 : 가산기
72, 73 : 적분기 Q : 양자화기
도 4를 참조하면, 오디오 신호 처리기는 본 실시예에서 고정 이득을 갖는 차동 증폭기(52)에 의해 증폭되는 차동 아날로그 신호 쌍을 생성하는 차동 마이크로폰(50)을 포함한다. 증폭된 아날로그 차동 신호는 각각의 1-비트 아날로그 디지털 변환기(54 및 56)에 의해 1-비트 형태로 변환되어 1-비트 차동 신호(X 및 Y)를 생성한다. 두 1-비트 신호는 제어 가능한 이득을 갖는 델타 신호 변조기(58)에서 결합되어 예를들면 1-비트 오디오 믹서(60)에서 사용하기 위한 비-차동 1-비트 신호를 생성한다.
도 5를 참조하면, 신호 결합기는 n차 델타-시그마 변조기(DSM)를 포함하는데 여기서 n은 2 이상이다. 실시예는 3차 DSM(n=3)으로 도시되었지만 n은 3이상일 수도 있다.
DSM의 차수는 적분기 섹션의 수에 의해 정의된다. 도 5의 DSM은 제 1의 섹션, n-1 중간 섹션 및 최종 섹션을 포함한다. 상기 제 1의 섹션은 세 입력을 구비하는 가산기(61)와; DSM의 제 1의 입력(Y)에 연결된 제 1의 계수 승산기(a1)와; DSM의 제 2의 입력(X)에 연결된 제 2의 계수 승산기(b1)와; 승산기의 출력에 연결된 제 3의 계수 승산기(c1); 및 적분기(71)를 포함한다. 상기 승산기(a1, b1, c1)는 각각 수신되는 1-비트 신호를 p 비트 계수(A1, B1, C1)로 각각 승산하는 1-비트 승산기이다. 각 중간 적분기 섹션은 제 4의 입력을 구비하는 가산기(62, 63); 적분기(72, 73); 상기 제 1의 1-비트 신호를 계수(A2, A3)로 승산하기 위한 DSM의 제 1의 입력에 연결된 제 1의 계수 승산기(a2, a3); 상기 제 2의 1-비트 신호를 계수(B2, B3)로 승산하기 위한 DSM의 제 2의 입력에 연결된 제 2의 계수 승산기(b2, b3); 및 DSM의 1-비트 출력 신호를 제 3의 계수(C2, C3)로 승산하기 위한 DSM의 출력에 연결된 제 3의 계수 승산기(C2, C3)를 포함한다. 상기 가산기(62, 63)는 승산기(a2, a3, b2, b3, c2, c3)의 출력을 이전 단의 적분기의 출력에 가산한다.
DSM의 최종 단은 세 입력을 구비하는 가산기(64); 상기 제 1의 입력 신호를 제 1의 계수(A4)로 승산하기 위한 제 1의 계수 승산기(a4); 상기 제 2의 입력 신호를 제 2의 계수(B4)로 승산하기 위한 제 2의 계수 승산기(b4)를 포함한다. 상기 가산기(64)는 승산기(a4및 b4)의 출력을 이전 단의 적분기(73)의 출력에 가산한다. 상기 가산기(64)는 양자화기(Q)에 연결된 출력을 갖는다.
승산기(a1내지 a4, b1내지 b4, 및 c1내지 c4)는 모두 1-비트 승산기이며, 자신에게 제공되는 1-비트 신호의 각각의 비트를 p 비트 계수로 승산하여 p 비트 피승수(multiplicands)를 생성한다.
가산기(61 내지 64)와 적분기(71 내지 73)는 p 비트 신호에 대해 동작한다.
p 비트 신호는 두 보완적인 형태로 표현되는데 예를들면 양과 음의 수로 표현된다.
양자화기(Q)는 0의 임계 레벨을 갖는 비교기이다. 양자화기로의 음의 입력은 -1(논리 0)로서 인코드되고 양의 입력은 +1(논리 1)로서 인코드되어 출력(5)에서 1-비트의 출력을 생성한다.
국부 클록은 클록 회로(41)에 의해 제공된다. 클록 회로(41)는 DSM이 클록화(clocking)를 공지의 방식으로 제어한다.
계수(A1 내지 A4, B1 내지 B4 및 C1 내지 C3)는 상기 언급된 문헌에서 상술된 방법을 사용하여 선택되어,
a) 회로 안정성; 및
b) 노이즈 정형을 제공한다.
계수(C1 내지 C3)는 노이즈 정형을 제공하기 위해 고정된 값을 갖는다.
계수(A1 내지 A6 및 B1 내지 B4)는 입력 신호의 전송 함수의 0을 정의하고 따라서 신호에 제공되는 이득을 제어한다.
본 발명의 일 실시예에 따르면, 계수(A1 내지 A4 및 B1 내지 B4)는 계수에 의해 정의된 고정된 비율로 제 1 및 제 2의 신호를 가산하도록 선택된다. 계수(A1 내지 A4)는 크기에서 대응하는 계수(B1 내지 B4)와 동일하다. 본 발명의 한 구현에 있어서, 신호(X 및 Y)의 하나는 소스(50)에서 생성될 때 나머지 하나에 대해서 반전된다. 따라서 가산은 X-(-Y)=X+Y와 같이 감산으로서 수행된다. 이러한 경우 계수(B)는 -A이다.
본 발명의 또 다른 양호한 실시예에 따르면, 계수(A1 내지 A4 및 B1 내지 B4)는 제 1 및 제 2의 신호가 이득 제어를 제공하도록 가변적이다. 가변적인 변수(A1 내지 A4, B1 내지 B4)는 계수 발생기(42)에 의해 생성된다. 상기 계수 발생기(42)는 제어 신호(CS)에 응답하여 가변 주소 지정 장치(variable addressing arrangement)에 의해 주소 지정되는(addressed) 계수 세트를 저장하는 계수 저장기(coefficient store)일 수도 있다.
다르게는, 상기 계수 발생기(42)는 제어 신호에 응답하여 계수를 생성하는 마이크로 컴퓨터일 수도 있다.
여기서 계수(A1 내지 A4, B1 내지 B4 및 C1 내지 C4)는 고정되고, DSM의 각 단의 가산기(61)와 계수 승산기(A1, B1, C1)의 결합은 ROM에 저장된 룩-업 테이블에 의해 구현될 수 있다. 1-비트 신호에 의해 승산되는 각 계수(A1, B1, C1)에 대해서 단지 두 결과(+A1, -A1, +B1, -B1 및 +C1, -C1)만이 존재한다. 이들 결과의 여러 가산 결합은 ROM에 저장되고, 이것은 그 다음 1-비트 신호에 의해 단순히 주소 지정된다.
완벽을 기하기 위해 도 6은 적분기(71, 72 또는 73)의 일 예를 도시한다. 상기 적분기는 가산기(600) 및 1-비트 지연 소자(610)를 포함한다. 상기 지연 소자(610)의 출력은 가산기로 역 공급되어 적분기 결과를 누산한다. 각 단의 상기 가산기(61, 62, 63)는 가산기(600)로서 또한 사용될 수도 있다.
본원에서 본 발명의 예증적인 실시예가 첨부된 도면을 참조로 상세히 설명되었지만, 본 발명은 이들 특정 실시예에 제한되는 것은 아니며, 첨부된 특허청구범위에 의해 정의되는 본 발명의 취지와 영역을 벗어나지 않으면서 기술적인 분야에서 능숙한 자에 의해 여러 변형예 및 수정예가 달성될 수 있을 것이다.
부록
계수 계산
본 부록은 5차 DSM을 분석하고 희망하는 필터 특성의 계수를 계산하기 위한 절차를 약술한다.
도 A에 도시된 5차 DSM은 계수(a 내지 f 및 A 내지 E)와, 가산기(6) 및 적분기(7)를 구비한다. 적분기(7)는 각각 단위 지연(unit delay)을 제공한다. 적분기의 출력은 왼쪽에서 오른쪽으로 s에서 w로 표기되어 있다. DSM으로의 입력은 신호(x[n])인데 여기서 [n]은 샘플의 클록화된 시퀀스에서의 샘플을 나타낸다. 양자화기(Q)로의 입력은 DSM의 출력인 y[n]으로 표기된다. 상기 분석은, 양자화기(Q)가 단순히 임의의 노이즈를 처리된 신호에 가산하는 가산기인 것을 가정하는 동작 모델을 기초한다. 따라서 양자화기는 이 분석에서 무시된다.
y[n]=fx[n]=w[n]인데, 이것은 샘플([n])에서의 출력 신호(y[n])는 입력 신호(x[n])를 계수(f)로 곱한 것을 이전 적분기(7)의 출력(w[n])과 더한 것이다.
적분기(7)의 각 출력 신호에 동일한 원리를 적용하면 하기와 같은 수학식이 나타난다.
y[n]=fx[n]+w[n]
w[n]=w[n-1]+ex[n-1]+Ey[n-1]+v[n-1]
v[n]=v[n-1]+dx[n-1]+Dy[n-1]+u[n-1]
u[n]=u[n-1]+cx[n-1]+Cy[n-1]+t[n-1]
t[n]=t[n-1]+bx[n-1]+By[n-1]+s[n-1]
s[n]=s[n-1]=ax[n-1]+Ay[n-1]
이들 수학식은 종랙의 기술에서 널리 공지된 z-변환 수학식으로 변환되는데 다음과 같은 수학식으로 나타난다.
Y(z)=fX(z)+W(z)
W(z)(1-z-1)=z-1(eX(z)+EY(z)+V(z))
V(z)(1-z-1)=z-1(dX(z)+DY9z)+U(z))
U(z)(1-z-1)=z-1(cX(z)+CY(z)+T(z))
T(z)(1-z-1)=z-1(bX(z)+BY(z)+S(z))
S(z)(1-z-1)=z-1(aX(z)+AY(z))
z변환 수학식은 X(z)의 단일 함수로 Y(z)을 나타내도록 하기의 수학식과 같이 풀어질 수 있다.
이것은 하기의 수학식의 오른쪽에 도시된 것과 같이 표현될 수도 있을 것이다. DSM의 희망하는 전송 함수는 하기의 수학식과 같이 주어질 수 있다.
계수(αn및 βn)가 희망하는 전송 함수를 제공하기 위해 공지의 방식으로 선택될 때 상기 수학식은 계수(α0내지 α5)로부터 계수(f 내지 a)를 유도하고 계수(β0내지 β5)로부터 계수(E 내지 A)를 유도하도록 풀어질 수 있다.
분자에서 f는 z0항이다. 따라서 f=α0이다.
그 다음 α0(1-z-1)5가 분자로부터 감산되어 α0+α1z-1...+...α5z-5-α0(1-z-1)5 로 나타나고 이것은 재계산된다.
유사하게 f(1-z-1)5가 분자로부터 감산된다. 그 다음 e는 z-1만의 항이고 재계산된 왼편 분자에서 대응하는 α1과 동일하게 될 수 있다.
이러한 처리는 분자의 모든 항에 대해 반복된다.
이러한 처리는 분자의 모든 항에 대해 반복된다.
도 A

Claims (12)

  1. 차동 신호 쌍인 제 1 및 제 2의 아날로그 신호를 수신하기 위한 한 쌍의 입력을 구비하는 신호 처리기에 있어서,
    상기 제 1 및 제 2의 신호를 1-비트 디지털 형태로 변환하기 위해 각각의 입력에 연결된 한 쌍의 1-비트 아날로그 디지털 변환기, 및
    비-차동 1-비트 신호를 형성하기 위해 각각의 제 1 및 제 2의 1-비트 신호를 수신하여 상기 차동 쌍을 결합하도록 연결된 한 쌍의 입력을 구비하는 델타 시그마 변조기를 포함하는 신호 처리기.
  2. 제 1항에 있어서, 상기 제 1 및 제 2의 신호를 상기 델타 시그마 변조기의 각각의 입력에 연결하는 아날로그 차동 증폭기를 더 포함하는 신호 처리기.
  3. 제 1항에 있어서, 상기 제 1 및 제 2의 아날로그 신호를 생성하기 위한 차동 신호원을 더 포함하는 신호 처리기.
  4. 제 3항에 있어서, 상기 신호원은 마이크로폰인 신호 처리기.
  5. 제 1항에 있어서,
    상기 델타 시그마 변조기는,
    제 1의 1-비트 신호를 수신하기 위한 제 1의 입력과,
    제 2의 1-비트 신호를 수신하기 위한 제 2의 입력과,
    p 비트 신호를 1-비트 형태로 재양자화하기 위한 양자화기로서, 재양자화된 신호가 처리기의 출력 신호인 양자화기와,
    다수의 신호 결합기를 구비하며, 상기 다수의 결합기는,
    상기 제 1의 신호 및 제 1의 계수의 곱과 상기 제 2의 신호 및 제 2의 계수의 곱과 출력 신호 및 제 3의 계수의 곱의 가산 결합(additive combination)의 적분을 형성하기 위한 제 1의 결합기와,
    상기 제 1의 신호 및 제 1의 계수의 곱과 상기 제 2의 신호 및 제 2의 계수의 곱과 상기 출력 신호 및 제 3의 계수의 곱의 가산 결합과 이전 단의 적분과의 적분을 형성하기 위한 적어도 하나의 중간 결합기, 및
    양자화기에 의해 양자화되는 상기 p 비트 신호를 형성하기 위해서 상기 제 1의 신호 및 제 1의 계수의 곱과 상기 제 2의 신호 및 제 2의 계수의 곱의 가산 결합 및 상기 이전 단의 적분의 가산 결합을 형성하기 위한 최종 결합기를 포함하는 n차(여기서 n은 1 이상) 델타 시그마 변조기(DSM)인 신호 처리기.
  6. 제 5항에 있어서, 상기 제 1의 계수 및 상기 제 2의 계수는 크기에서 동일한 신호 처리기.
  7. 제 5항에 있어서, 상기 제 3의 계수는 노이즈 정형(noise shaping)을 제공하도록 선택되는 신호 처리기.
  8. 제 5항에 있어서, 상기 제 1 및 제 2의 계수는 가변적인 신호 처리기.
  9. 제 8항에 있어서, 가변 계수를 생성하기 위한 수단을 더 포함하는 신호 처리기.
  10. 제 5항에 있어서, 상기 제 1 및 제 2의 계수는 고정된 신호 처리기.
  11. 제 10항에 있어서, 상기 결합 수단은 룩-업 테이블을 포함하는 신호 처리기.
  12. 제 1항에 따른 신호 처리기를 포함하는 오디오 신호 처리기.
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