KR100514702B1 - 신호처리기 - Google Patents

신호처리기 Download PDF

Info

Publication number
KR100514702B1
KR100514702B1 KR10-1998-0009570A KR19980009570A KR100514702B1 KR 100514702 B1 KR100514702 B1 KR 100514702B1 KR 19980009570 A KR19980009570 A KR 19980009570A KR 100514702 B1 KR100514702 B1 KR 100514702B1
Authority
KR
South Korea
Prior art keywords
signal
bit
input
dsm
coefficient
Prior art date
Application number
KR10-1998-0009570A
Other languages
English (en)
Other versions
KR19980080475A (ko
Inventor
피터 찰스 이스티
크리스토퍼 슬레이트
피터 대미언 토프
Original Assignee
소니 유나이티드 킹덤 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 소니 유나이티드 킹덤 리미티드 filed Critical 소니 유나이티드 킹덤 리미티드
Publication of KR19980080475A publication Critical patent/KR19980080475A/ko
Application granted granted Critical
Publication of KR100514702B1 publication Critical patent/KR100514702B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/66—Digital/analogue converters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H17/00—Networks using digital techniques
    • H03H17/02—Frequency selective networks
    • H03H17/04—Recursive filters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H17/00—Networks using digital techniques
    • H03H17/02—Frequency selective networks
    • H03H17/04—Recursive filters
    • H03H17/0411—Recursive filters using DELTA modulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Mathematical Physics (AREA)
  • Theoretical Computer Science (AREA)
  • Compression, Expansion, Code Conversion, And Decoders (AREA)
  • Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)

Abstract

n차 델타 시그마 변조기(DSM)(n≥ 1)가 개시되며, 이 변조기는 신호 성분 및 잡음 성분을 갖는 1 비트 입력 신호를 수신하기 위한 입력(4), p 비트 신호(p〉1)를 1 비트 형태로 재양자화하는 양자화기(Q)로서, 재양자화된 1 비트 신호는 DSM의 출력 신호인 상기 양자화기(Q), 입력 1 비트 신호와 계수(a)의 곱과, 출력 신호와 계수(A)의 곱에 대한 가산 조합(61)의 적분(71)을 형성하기 위한 제 1 조합기(a, A, 61, 71), 입력 1 비트 신호와 계수의 곱과, 출력 신호와 계수의 곱과, 선행 조합기의 가산 조합 적분에 대한 가산 조합의 적분을 각각 형성하기 위한 n-1개의 중간 조합기들, 및 양자화기(Q)에 의해 재양자화된 p 비트 신호를 형성하기 위해 입력신호와 계수(d)의 곱과, 선행 조합기의 가산 조합 적분에 대한 가산 조합(64)을 형성하기 위한 최종 조합기(d, 64)를 포함하고, DSM에 의해 입력 1 비트 신호에 적용되는 전달 함수는,
이고, 양자화기에 의해 도입된 양자화된 잡음에 적용되는 전달 함수는,
이며, 여기서, al 내지 an중 적어도 하나는 +l이고, b1 내지 bn 각각은 +l이 아니다.

Description

신호 처리기
본 발명은 필터부를 갖는 n차 델타 시그마 변조기(DSM, Delta-Sigma Modulator)(n은 적어도 1임)를 포함하는 1 비트 신호 처리기에 관한 것이다. 본 발명의 바람직한 실시예들은 오디오 신호들을 처리하는 것에 관한 것이지만, 본 발명은 오디오 신호 처리기에 한정되지 않는다.
이제, 첨부 도면인 도 1, 도 2 및 도 3을 참조하여 본 발명의 배경에 대해서 예들 들어 설명할 것이다.
적어도 나이퀴스트 레이트(Nyquist rate)로 아날로그 신호를 샘플링하고 m비트 수만큼 샘플들의 진폭들을 인코딩함으로써 아날로그 신호를 디지털 형태로 변환하는 기술은 공지되어 있다. 따라서, m=8이면, 샘플은 8비트의 정밀도로 양자화된다고 한다. 일반적으로, m은 1 이상의 비트 수일 수 있다.
1 비트만으로 양자화하기 위해서, "시그마 델타 ADC" 또는 "델타 시그마 AS" 중 하나로서 공지된 아날로그-디지털 변환기(ADC)를 제공하는 기술이 공지되어 있다. 본 명세서에서는 용어 "델타 시그마"를 사용한다. 이러한 ADC에 대해서는, 예를 들어, 크레이그 마븐(Craig Marven)과 길리언 에워즈(Gillian Ewers) 공저의 문헌 "A Simple Approach to Digital signal Processing"(ISBN 0-904.047-00-8, 텍사스 인스트루먼트, 1993)에 설명되어 있다.
이러한 ADC의 일예를 나타내는 도 1을 참조하면, 아날로그 입력 신호와, 1 비트 출력 신호의 적분(2)(시그마)간의 차(1)(델타)가 1 비트 양자화기(3)에 공급된다. 출력 신호는 논리 값 0과 1의 비트들을 포함하고 있지만, 이 두 논리 값은 실제 값으로서 각각 -1과 +1을 나타낸다. 적분기(3)는 이 적분기내에 저장된 값이 아날로그 신호의 값을 따르도록 1 비트 출력들을 누산한다. 양자화기(3)는, 각 비트가 생성됨에 따라, 누산된 값을 1 비트씩 증가(+1) 또는 감소(-1)시킨다. ADC는 비트스트림의 누산된 값이 아날로그 신호를 따르도록 한 출력 비트스트림의 생성을 가능하게 하기 위해서 매우 높은 샘플링 레이트를 필요로 한다.
이하 설명 및 특허 청구의 범위에서 사용되는 용어 "1 비트" 신호는, 예를 들어, 델타 시그마 ADC에 의해 생성된 1 디지털 비트의 정밀도로 양자화된 신호를 의미한다.
1 비트 신호를 직접 처리하기 위한 n차 필터부로서 구성된 델타 시그마 변조기(DSM)가 제95차 AES 회의(1993년 10월 7∼10일, 미국, 뉴욕)에서 엔.엠.캐세이(N.M.Casey)와 제임스 에이.에스,앵거스(James A.S.Angus)에 의해 제안된 논문, "One Bit Digital Processing of Audio Signals"-Signal Processing: Audio Research Group, The Electronics Department, The University of York, Heslington, York Y01 5DD England-에 제시되었다. 도 2에는 그러한 DSM 필터부의 3차(n=3) 버전이 도시되어 있다.
도 2를 참조하면, DSM은 1 비트 오디오 신호를 위한 입력(4)과, 처리된 1 비트 신호가 생성되는 출력(5)을 가지고 있다. 1 비트 신호의 비트들은 도시되지 않은 공지된 클럭킹 배열에 의해 DSM을 통해 클럭킹된다. 출력 1 비트 신호는, 예를 들어, 제로의 임계 레벨을 갖는 비교기인 1 비트 양자화기(Q)에 의해 생성된다. DSM은 3개의 단들을 가지며, 이 단들 각각은, 입력(4)에 접속된 제 1의 1-비트 승산기(a1,a2,a3), 출력(5)에 접속된 제 2의 1-비트 승산기(c1,c2, c3), 가산기(61, 62, 63), 및 적분기(71, 72, 73)를 포함한다.
1-비트 승산기들은 수신된 1-비트 신호와 p 비트 계수들(A1, A2, A3, C1, C2, C3)을 승산하여, 가산기(61, 62, 63)에 의해 가산되는 p 비트 곱들을 생성하고, 그 합들은 적분기들(71, 72, 73)로 전달된다. 중간단들에서, 가산기들(62, 63)은 또한 선행 단의 적분기의 출력을 합산한다. 최종단은 입력에 접속되어 입력 신호와 p 비트 계수(A4)를 승산하는 또 다른 1-비트 승산기(a4)와, 선행 단의 적분기(73)의 출력에 곱을 가산하는 가산기(64)를 구비하고 있다. 그 합은 양자화기(2)에 전달된다.
이 DSM 내에서는 포지티브 및 네가티브의 p 비트 수를 나타내기 위해 2의 보수의 연산이 사용될 것이다. 양자화기(Q)에 대한 입력은, +1(논리 1)로서 출력에서 양자화된 포지티브이거나 -1(논리 0)로서 출력에서 양자화된 네가티브일 수도 있다.
캐세이와 앵거스에 의해 제시된 바와 같이, "1 비트 처리기는 허용할 수 없는 레벨까지 잡음에 의해 불명료해진 오디오 신호를 포함하는 1 비트 출력을 생성할 것이며, 양자화 잡음은 적절히 정형되어야 한다". 오디오 신호를 불명료하게 하는 잡음이 양자화기(Q)에 의해 생성된 양자화 잡음이다.
양자화기(Q)는 오디오 신호를 수신하는 제 1 입력과, 오디오 신호와는 실질적으로 상관이 없는 랜덤 비트스트림(양자화 잡음)을 수신하는 제 2 입력을 갖는 가산기로서 모델링될 수도 있다. 이를 기초로 모델링하면, 입력(4)에서 수신된 오디오 신호는 승산기들(a1, a2, a3, a4)에 의해 출력(5)으로 피드 포워드되고, 승산기들(c1, c2, c3)에 의해 출력(5)으로부터 피드백된다. 따라서, 피드 포워드 경로에서 의 계수들(A1 내지 A4)은 오디오 신호의 Z 변환 전달 함수의 제로를 규정하고, 피드백 경로에서의 계수들(C1 내지 C3)은 오디오 신호의 전달 함수의 극성을 규정한다.
양자화기(Q)에 의해 발생된 잡음 신호는 승산기들(c1 내지 c3)과 가산기들(61 내지 64)과 적분기들(71 내지 73)에는 적용되지만, 승산기들(a1 내지 a4)에는 적용되지 않는다. 잡음 신호의 전달 함수는 입력 신호의 전달 함수와 동일하지 않다.
계수들(A1 내지 A4, C1 내지 C3)은 원하는 다른 특성들 중에서도 회로 안정을 제공하도록 선택된다.
계수(C1 내지C3)들은, 예를 들어, 실선(31)으로 도 3에 도시된 바와 같이, 오디오 대역에서 양자화 잡음을 최소화하기 위해서 양자화기(Q)에 의해 발생된 잡음을 정형화하도록 선택된다.
계수들(A1 내지 A4, C1 내지 C3)은 또한 원하는 오디오 신호 처리 특성을 얻도록 선택된다.
계수들(A1 내지 A4, C1 내지 C3)들은, a) 원하는 필터 특성의 Z 변환(H(z)) (예를 들어, 잡음 정형 함수)을 구하고; b) H(z)를 계수들로 변환함으로써 선택될 수도 있다.
이 선택은, "Theory and Practical Implementation of a Fifth Order Sigma-Delta A/D Converter, Journal of Audio Engineering Society, Volume 39, no.7/8, 1991 July/August by R.W Adams et al"에 설명되어 있는 방법과, 앵거스와 캐세이 공저의 위에서 언급한 논문에 설명되어 있는 방법과, 첨부된 부록에 설명된 방법에 의해 행해질 수도 있다.
신호 처리기는 1 비트 신호들을 처리하기 위해 직렬로 연결되거나 또는 종속 접속된(cascaded) 복수의 DSM들을 포함하는 것이 바람직하다. 이러한 제한은 상기 언급된 문헌들에는 공지되어 있지 않다.
DSM의 입력의 1 비트 신호는 오디오 성분과 잡음 성분을 포함하고 있다. 본 원의 발명자들은 입력 1 비트 신호의 잡음 성분이 DSM의 안정성을 저하시킨다는 사실을 인식하였다. DSM들이 직렬 접속될 때 불안정의 위험은 증가될 수도 있다. 본원의 발명자들이 이 문제를 최초로 인식하였다고 믿는다.
본 발명의 일 측면에 따르면, n차 델타 시그마 변조기(DSM)(n≥ 1)가 제공되며, 이 변조기는 신호 성분과 잡음 성분을 갖는 1 비트 입력 신호를 수신하기 위한 입력; p 비트 신호(p〉1)를 1 비트 형태로 재양자화하기 위한 양자화기로서, 재양자화된 1 비트 신호는 DSM의 출력 신호인 상기 양자화기; 입력 1 비트 신호와 계수의 곱과, 출력 신호와 계수의 곱에 대한 가산 조합의 적분을 형성하기 위한 제 1 조합기; 입력 1 비트 신호와 계수의 곱과, 출력 신호와 계수의 곱과, 선행 조합기의 가산 조합 적분에 대한 가산 조합의 적분을 각각 형성하는 n-1개의 중간 조합기들; 및 양자화기에 의해 재양자화된 p 비트 신호를 형성하기 위해 입력 신호와 계수의 곱과, 선행 조합기의 가산 조합 적분에 대한 가산 조합을 형성하기 위한 최종 조합기를 포함하고 있고, DSM에 의해 입력 1 비트 신호에 적용되는 전달 함수는,
이고, 양자화기에 의해 도입된 양자화된 잡음에 적용되는 전달 함수는,
이며, 여기서, a1 내지 an중 적어도 하나는 +1이고, b1 내지 bn은 +1이 아니다.
n=1인 경우에 전달 함수는 다음과 같이 축소될 수 있음을 알 수 있다.
다른 차수의 DSM에 대한 종래 제안에서, a1 내지 an은 각각 b1 내지 bn과 동일하도록 선택되었으며, 따라서 입력 신호 전달 함수의 극성들이 입력 신호 전달 함수의 대응하는 제로들에 의해 상쇄되어, 중성(neutral) 또는 평탄한(flat) 주파수 응답이 얻어진다(도 4a 참조). 본 발명에 따르면, a1 내지 an은 b1 내지 bn과는 독립적으로 선택된다. 다음의 잡음 정형 함수는 a1 내지 an의 선택에 의해 영향을 받지 않음에 유념해야 한다.
따라서, 본 발명에 따르면, 입력 신호 전달 함수의 제로들은 잡음 정형 함수의 극성들 및 제로들과는 독립적으로 DSM에 규정되어 있다.
본 발명의 일 실시예에서, 예를 들어 n = 3인 경우에, 입력 신호 전달 함수의 a1 내지 an이 모두 +l로 선택되어, 상기 규정된 제로들은 잡음 정형 함수의 제로들과 동일하지만 반대 부호를 가지고 있다. 따라서, 잡음 신호의 고역 통과 필터 특성에 상보적인 저역 통과 필터 특성이 입력 신호에 제공되며, 이때 이들 두 특성들은 동일한 "코너(corner) 주파수"를 가지고 있다.
따라서, DSM에서 생성된 양자화 잡음의 잡음 정형 및 1 비트 입력 신호의 잡음 성분의 상쇄는 DSM의 차수를 증가시키지 않고도 DSM에서 제공된다. 예를 들어, 차수 n=3의 종래에 제안된 DSM은 입력 신호에 대해 평탄한 주파수 응답을 갖고, 양자화기 잡음의 필요한 잡음 정형을 제공한다. 예를 들어, 2차 균등화부(equalisation section)(n=5로 주어짐)의 추가에 의해, 입력 신호의 잡음의 필요한 저역 통과 필터링이 추가적으로 제공된다. 이러한 제안은 본 발명과 비교해 볼 때 만족스럽지 않은데, 이는 입력 신호에서의 잡음을 필터링하기 위한 저역 통과 필터 응답을 제공하기 위해 필터의 차수를 증가시킬 필요가 없기 때문이다.
본 발명의 가장 바람직한 실시예에서, n≥ 3일 때, a1 내지 an의 서브세트는 1비트 입력 신호의 저역 통과 필터링을 제공하고, 고역 통과 필터링이 잡음 정형 함수에 의해 양자화 잡음에 적용되며, a1 내지 an의 나머지는 1 비트 입력 신호에 미리 결정된 균등화를 추가적으로 제공한다. 바람직하게, n=5이면, 서브세트는 a1 내지 a3을 포함하며, 이때 a1 내지 a3은 +1이고, 균등화가 a4와 as에 의해 제공된다. 종래 제안과 비교해 보면, 종래 제안은 또한 균등화를 제공하기 위해 차수가 n=7일 필요가 있다. 이는 DSM의 차수가 높아질수록 신호 처리 지연이 길어지고 불안정의 위험이 커지기 때문에 만족스럽지 않다.
또 다른 비교에 의해서, DSM의 입력에서의 저역 통과 필터에 의해 1 비트 신호를 DSM에 입력하기 전에 1 비트 입력 신호에서의 양자화 잡음을 줄일 수 있다. 하지만, 이러한 저역 통과 필터링은 DSM에 입력된 p 비트 신호가 얻어지도록 하고, 따라서, DSM에 p 비트 승산기가 필요해져 1 비트 DSM의 주요 이점 중 하나가 손실된다.
본 발명의 다른 측면에 따르면, n차 DSM(n≥ 2)이 제공되며, 이 DSM은 신호 성분과 잡음 성분을 갖는 1 비트 입력 신호를 수신하기 위한 입력: p 비트 신호(p〉1)를 1 비트 형태로 재양자화하기 위한 양자화기로서, 재양자화된 1 비트 신호는 DSM의 출력 신호인 상기 양자화기; 입력 1 비트 신호와 계수의 곱과, 출력 신호와 계수의 곱에 대한 가산 조합의 적분을 형성하기 위한 제 1 조합기; 입력 1 비트 신호와 계수의 곱과, 출력 신호와 계수의 곱과, 선행 조합기의 가산 조합 적분에 대한 가산 조합의 적분을 각각 형성하는 n-1개의 중간 조합기들; 및 양자화기에 의해 재양자화된 p 비트 신호를 형성하기 위해 입력 신호와 계수의 곱과, 선행 조합기의 가산 조합 적분에 대한 가산 조합을 형성하기 위한 최종 조합기를 포함하고 있으며, 여기서, DSM은 입력 신호에 대해 다음과 같은 전달 함수를 갖고,
여기서,
여기서, 입력 신호의 저역 통과 필터링을 제공하기 위해 m〈n이고, 입력 신호에 미리 결정된 균등화를 제공하기 위해,
이고, DSM은 이 DSM에 의해 도입된 양자화 잡음에 대해 다음과 같은 잡음 정형 전달 함수를 가지며,
여기서,
이다.
n=2이고, m=1인 경우에는,
임을 알 수 있다.
본 발명의 또 다른 측면에 따르면, n차 델타 시그마 변조기(DSM)(n≥2)가 제공되며, 이 변조기는 신호 성분과 잡음 성분을 갖는 1 비트 입력 신호를 수신하기 위한 입력; p 비트 신호(p〉1)를 1 비트 형태로 재양자화하기 위한 양자화기로서, 재양자화된 1 비트 신호는 DSM의 출력 신호인 상기 양자화기; 입력 1 비트 신호와 계수의 곱과, 출력 신호와 계수의 곱에 대한 가산 조합의 적분을 형성하기 위한 제 1 조합기; 입력 1 비트 신호와 계수의 곱과, 출력 신호와 계수의 곱과, 선행 조합기의 가산 조합 적분에 대한 가산 조합의 적분을 각각 형성하기 위한 n-1개의 중간 조합기들; 및 양자화기에 의해 재양자화된 p 비트 신호를 형성하기 위해 입력 신호와 계수의 곱과, 선행 조합기의 가산 조합 적분에 대한 가산 조합을 형성하기 위한 최종 조합기를 포함하고, DSM에 의해 입력 1 비트 신호에 적용되는 전달 함수는,
이고, 양자화기에 의해 도입된 양자화된 잡음에 적용되는 전달 함수는,
이며,
a1 내지 an의 서브세트는 1 비트 입력 신호의 저역 통과 필터링을 제공하고, DSM에 의해 도입된 상기 양자화 잡음에 적용되는 전달 함수는 고역 잡음 정형 특성을 갖고, a1 내지 an의 나머지는 저역 통과 필터링 이외에 1 비트 신호에 균등화를 제공한다.
본 발명의 양호한 이해를 위해서, 이제 첨부된 도면의 도 4b 내지 도 9를 예로서 참조한다.
도 5의 델타 시그마 변조기(DSM)는 3개의 적분기부와 최종부를 갖는 3차 DSM이다. 이 DSM은 1 비트 오디오 신호를 수신하기 위한 입력(4) 및 처리된 1 비트 신호가 생성되는 출력(5)을 가지고 있다.
출력(5)에서의 신호는 최종단에서 양자화기(Q)에 의해 생성된다. 양자화기(Q)는 p 비트 신호를 수신한다(p〉1). 양자화기(Q)는 제로의 문턱값을 갖는 비교기일 수 있다. 양자화기는 포지티브 신호들을 +1(논리 1)로서 양자화하고 네가티브 신호들을 -1(논리 0)로서 양자화한다.
제 1 조합부는 입력(4)에 접속된 제 1의 1-비트 승산기(a), 출력(5)에 접속된 제 2의 1-비트 계수 승산기(A), 1-비트 승산기들(a1, A1)의 출력들을 합산하는 가산기(61), 및 가산기(61)의 출력을 적분하는 적분기(71)를 포함한다. 1-비트 계수 승산기들은 1-비트 신호들과 p 비트 계수들(a, A)을 승산한다.
2개의 중간 조합부들 각각은 마찬가지로, 입력(4)에 접속된 제 1의 1-비트 계수 승산기(b, c), 출력(5)에 접속된 제 2의 1-비트 계수 승산기(B, C), 가산기(62, 63), 및 적분기(72, 73)를 포함한다. 가산기들(62, 63)은 계수 승산기들의 출력들 이외에 선행 단의 적분기의 출력을 수신한다.
최종단은 또한 적분기(73)의 출력을 수신하는 가산기(64)에 접속된 1 비트 계수 승산기(d)를 포함한다. 양자화기(Q)는 출력(5)에서 1 비트 신호를 생성하기 위해 가산기(64)의 p 비트 출력을 양자화한다.
적분기(71)의 일예가 도 9에 도시되어 있고, 지연 소자와 직렬로 접속된 가산기를 포함하고 있다. 지연 소자의 출력은 계수 승산기들의 출력들을 합산하는 가산기(61)의 출력의 적분을 누산하기 위해 가산기에 피드백된다. 도 5에 도시된 바와 같이, 적분기의 가산기는 상기 단의 계수 승산기들의 출력들을 합산하는 가산기(61)에 의해 구현될 수도 있다. 따라서, 계수 승산기들 및 적분기(3)를 위해 별도의 가산기가 필요하지 않다.
계수들(a, b, c, d, A, B, C)이 고정되어 있고 별도의 가산기가 도 9에 도시된 적분기에 제공되어 있는 도 5의 상황에서, 계수 승산기들(a, b, c, d)과 계수 승산기들의 출력들을 합산하는 가산기는 룩업 테이블에 의해 대체될 수도 있다. 1 비트 신호에 계수(a)가 승산되고 계수(A)가 승산된 경우에, 출력들은 +a, -a, +A, -A이다. 룩업 테이블에는 편리하게 +a, -a, +A, -A의 가능한 모든 조합을 저장할 수 있고, 이 저장은 1 비트 신호들에 의해 어드레스된다.
상술된 바와 같이, 계수들(a 내지 d, A 내지 C)은 상기 언급된 문헌들과 후술되는 부록에 기술된 방법들에 의해 선택될 수도 있다.
본 발명에 따라, 본원의 발명자들은 입력(4)에서의 1 비트 입력 신호가 오디오 성분 및 1 비트 양자화 처리에 의해 생성된 잡음 성분을 가지고 있음을 알았다. 잡음 성분은 여러 개의 DSM들이 직렬 접속되어 있을 때 특히 적어도 DSM의 안정성을 저하시킨다. 또한, DSM들을 직렬로 접속하면 1 비트 신호의 잡음 내용이 크게 증가된다. 이 잡음 성분을 감소시키는 것이 바람직하다.
본 발명의 예시된 실시예에 따라, 도 6에 도시된 필터 특성이 제공된다. 도 6을 참조하면, 라인(50)은 DSM의 양자화기(Q)에 의해 발생된 양자화 잡음에 적용된 잡음 정형 특성을 나타낸다. DSM에 입력된 1 비트 신호가 이전의 DSM 특성으로부터 얻어진 경우에는, 라인(50)은 또한 입력 신호의 잡음 성분을 나타낸다. 라인(51)은 오디오 성분에 대한 실제 필터 특성을 나타낸다.
본 발명에 따른 DSM들이, 예를 들어, 도 8에 도시된 바와 같이 직렬로 접속될 때, 하나의 DSM에 대한 입력 신호는 정형된 잡음 특성(50)과 이 특성(50)에 의해 나타내어진 주파수 정형 잡음을 더한 저주파수 영역에서의 오디오 성분을 포함한다. DSM은 DSM에 입력된 신호에서의 잡음을 감소시키는 저역 통과 필터 특성(51)을 오디오 및 잡음에 적용한다. DSM은 새로운 양자화 잡음을 도입하며, 따라서 DSM의 출력 신호는 특성(50)에 의해 나타내어진 주파수 정형 잡음과 함께, 정형된 잡음 특성의 저주파수 영역에서의 오디오 성분을 포함한다.
그러나, DSM들이 직렬로 접속될 때, 직렬의 DSM들에 의해 생성된 잡음의 총량은 본 발명을 이용하지 않은 경우에 비해 본 발명을 이용하는 경우에 감소된다.
도 5을 참조하면, 본 발명의 실시예에서, 잡음 성분을 갖는 입력 1 비트 오디오 신호에는 다음의 전달 함수가 적용된다.
a0가 이득 인자인 경우에(a0), a1 내지 a3은 피드 포워드 계수들(a내지 d)을 규정하고, b1, b2, b3은 피드백 계수들(A 내지 C)을 규정한다. 이득 인자(a0)는 z-1 = -1에 오디오 신호 전달 함수의 제로들을 배치함으로써 도입된 어떠한 감쇠를 보상하도록 선택된다.
분자는 오디오 신호 전달 함수의 제로들을 규정하고, 분모는 오디오 전달 함수의 극성들을 규정한다.
양자화기(Q)는 오디오 입력 신호에 양자화 잡음을 도입한다. 본 실시예에 따르면, 잡음에는 다음의 잡음 정형 전달 함수가 적용된다.
b1 내지 b3이 잡음 피드백 계수들(A 내지 C)을 규정하는 경우에, 분자의 z-1의 -1 승수는 적분기들(71 내지 73)에 의해 구현된다.
따라서, 본 실시예에 따르면, 오디오 신호 전달 함수의 극성들은 잡음 정형 함수의 극성들과 동일하고, 오디오 신호 전달 함수의 제로들(1+Z-1)은 잡음 정형 함수의 제로들(1-Z-1)과 상보적이다.
도 4b를 참조하면, 오디오 신호 전달 함수의 극성들과 제로들, 및 잡음 정형 함수의 극성들과 제로들이 복소 Z 평면 상에 도시되어 있다. 오디오 제로들은 잡음 정형 함수의 제로들(+1)와 대각선적으로 반대인 -1에 실수축 상에 위치되어 있다. 따라서, 도 6에 도시된 바와 같이, DSM에서 발생된 잡음에 적용된 필터 특성(50)과 상보적인 필터 특성(51)이 오디오 신호에 적용된다.
본 발명은 차수 n=3의 DSM을 참조하여 설명되었지만, 이에 한정되지는 않는다. DSM은 n=1을 포함한 임의의 차수를 가질 수도 있다. 차수를 증가시키면 패턴 잡음이 감소되지만, 차수가 높을수록 DSM을 통한 신호 지연이 길어지고 불안정의 위험이 커진다. 따라서, 차수를 최소화하는 것이 바람직하다.
도 4b 및 도 5의 실시예는 오디오 입력 신호의 저역 통과 필터링만을 제공한다. 하지만, 본 발명에 따른 DSM은 도 4b, 도 5 및 도 6을 참조하여 설명된 양자화 잡음을 줄이기 위한 저역 통과 필터링과, 오디오 신호의 균등화 모두를 제공할 수도 있다.
도 7을 참조하면, 5차 DSM이 도시되어 있다. 본 발명의 일실시예에 따르면, 도 7의 DSM은 입력 오디오 신호에 적용되는 다음과 같은 전달 함수를 갖는다.
여기서,
여기서,
이에 의해, 원하는 저역 통과 필터 특성이 입력 신호에 적용되고,
이며, 이에 의해, 원하는 균등화가 입력 신호에 적용된다.
잡음 정형 전달 함수는 다음과 같다.
이 예에서, 3차 저역 통과 필터 특성이 2차 균등화 특성으로 달성되지만, 이들 특성들은 다른 차수를 가질 수도 있다.
DSM 내에서의 입력 신호를 저역 통과 필터링함으로써, 신호의 양자화 잡음을 줄이고, 도 8에 도시된 바와 같이 복수의 DSM들이 직렬로 접속될 수 있으며, 따라서 불안정의 위험이 줄어든다.
이제, 부록 A와 첨부 도면 도 10 및 도 11을 참조한다. 부록 A는 5차 DSM의 전달 함수를 도출한다.
도출된 전달 함수의 형태는 위에서 주어진 형태와는 다르며, 부록 A에 주어진 전달 함수는 위에서 주어진 전달 함수와 동일함을 알 수 있다.
분석은 양자화기(Q)가 입력의 1 비트 신호에 대해 가산을 행하는 가산기로서 모델링되고, 랜덤 신호는 양자화 잡음을 나타낸다는 가정에 의존한다.
분석은 다음을 보여준다:
일반적으로 극성들과 제로들은 복소 평면에 배치된다.
오디오 필터의 극성들은 잡음 정형기의 극성들과 동일할 수도 있다(도 4a 참조).
본 발명의 바람직한 실시예에 따르면, 오디오 필터 함수의 제로들은 z-1 = -1에 배치되어 있고, 극성들은 z-1이 -1이 아닌 위치에 배치되어 있으며(도 4b 참조), 따라서 오디오 신호는 잡음 정형기와 동일한 코너 주파수를 갖는 저역 통과 필터에 의해 처리된다(도 6 참조).
부 록 A
5차 델타 시그마 변조기의 잡음 정형 필터 함수
도 10의 구성이 주어지면, 5차 변조기의 잡음 정형 필터 응답은 다음과 같다.
y[n]=q[n]+x[n]
x[n]=x[n-1]+w[n-1]+Ey[n-1]
w[n]=w[n-1]+v[n-1]+Dy[n-1]
v[n]=v[n-1]+u[n-1]+Cy[n-1]
u[n]=u[n-1]+t[n-1]+By[n-1]
t[n]=t[n-1]+Ay[n-1]
z 변환을 이용하고, 라고 하면, 상기 식은 다음과 같이 된다.
Y(z)=Q(z)+X(z)
X(z)=α(W(z)+EY(z))
W(z)=α(V(z)+DY(z))
V(z)=α(U(z)+CY(z))
U(z)=α(T(z)+BY(z))
T(z)=αAY(z)
Q(z)에 의해서 Y(z)에 대해 풀면, 다음과 같다.
Y(z)[(1-z-1)-z-1(E+αD+α2C+α3B+α4A)]=(1-z-1)Q(z)
α를 대체하면, 5차 변조기에 대해 산출된다.
[수학식 A.1]
이 수학식 A.1의 Hns(z)는 DC에서 모든 제로들을 제공하고, 표준 버터워스(Butterworth) 또는 체비세프(Chebyshev)형 Ⅰ의 고역 통과 필터의 설계와 정확하게 일치되도록 작성될 수도 있다. 이 함수는 임의의 차수로 일반화될 수 있다.
5차 델타 시그마 변조기의 오디오 필터 함수
도 11의 구성이 주어지면, 다음과 같은 5차 변조기의 잡음 정형 필터 응답을 얻을 수 있다.
y[n]=fx[n]+w[n]+q[n]
w[n]=w[n-1]+ex[n-1]+Ey[n-1]+v[n-1]
v[n]=v[n-1]+dx[n-1]+Dy[n-1]+u[n-1]
u[n]=u[n-1]+cx[n-1]+Cy[n-1]+t[n-1]
t[n]=t[n-1]+bx[n-1]+By[n-1]+s[n-1]
s[n]=s[n-1]+ax[n-1]+Ay[n-1]
z 변환을 이용하고, 라고 하면, 다음의 식을 얻을 수 있다.
Y(z)=fX(z)+W(z)+Q(z)
W(z)=α(eX(z)+EY(z)+V(z))
V(z)=α(dX(z)+DY(z)+U(z))
U(z)=α(cX(z)+CY(z)+T(z))
T(z)=α(bX(z)+BY(z)+S(z))
S(z)=α(aX(z)+AY(z))
X(z)와 Q(z)에 의해 Y(z)에 대해 풀면, 다음과 같다:
Y(z)[1-a5A-a4B-a3C-a2D-aE]=X(z)[a5a+a4b+a3c+a2d+ae+f]+Q(z)
Q(z)는 DC에서 제로가 되도록 잡음 정형기에 의해 정형되므로, DC에 가까운 제로로 근사화될 수 있으며, 이는 샘플 레이트가 오디오 대역폭, 즉 메가헤르쯔 정도의 대역폭보다 휠씬 클 때 오디오 신호들에 대해 유효하다. 따라서, 5차 변조기에 대해 얻을 수 있다:
[수학식 2]
HA(z)의 분자와 분모는 다음과 같은 방법으로 변수들을 일치시킴으로써 소거되도록 할 수도 있음을 알 수 있다.
f=1, e=-E, d=-D, c=-C, b=-B, a=-A
따라서, 오디오 전달 함수의 극성들과 제로들은 소거되도록 정해질 수 있으며, 그에 따라 평탄한 오디오 응답이 얻어진다. 이 함수는 임의의 차수에 대해 일반화될 수도 있다.
도 1은 기존의 델타 시그마 변조기의 블록도.
도 2는 3차(n=3) 필터부로서 구성되어 있는, 이전에 제안된 델타 시그마 변조기의 블록도.
도 3은 잡음 정형 특성(noise shaping characteristic)을 나타내는 도면.
도 4a는 이전에 제안된 DSM의 극성-제로(pole-zero) 도면.
도 4b는 본 발명에 따른 예시적인, 바람직한 DSM의 극성들 및 제로들의 위치들을 도시하는 극성-제로 도면.
도 5는 본 발명에 따른 예시적인 3차 DSM의 개략 블록도.
도 6은 입력 신호에 미치는 도 5의 DSM의 영향을 도시하는 주파수/진폭도.
도 7은 본 발명을 통합하고 있는 5차 DSM을 도시하는 도면.
도 8은 직렬 접속된 복수의 DSM들을 도시하는 도면.
도 9는 DSM의 적분기를 도시하는 도면.
도 10은 5차 DSM에 대한 잡음 정형의 분석을 나타낸 도면.
도 11은 5차 DSM에 대한 오디오 경로의 분석을 나타낸 도면.
* 도면의 주요 부분에 대한 부호의 설명 *
4 : 입력 5 : 출력
61 내지 64 : 가산기 71 내지 73 : 적분기
Q : 양자화기

Claims (11)

  1. n차 델타 시그마 변조기(DSM)(n≥ 1)에 있어서,
    신호 성분 및 잡음 성분을 갖는 1 비트 입력 신호를 수신하기 위한 입력,
    p 비트 신호(p〉1)를 1 비트 형태로 재양자화하기 위한 양자화기로서, 상기 재양자화된 1 비트 신호는 상기 DSM의 출력 신호인, 상기 양자화기,
    상기 입력 1 비트 신호와 계수의 곱과, 상기 출력 신호와 계수의 곱에 대한 가산 조합의 적분을 형성하기 위한 제 1 조합기,
    상기 입력 1 비트 신호와 계수의 곱과, 상기 출력 신호와 계수의 곱과, 선행 조합기의 가산 조합 적분에 대한 가산 조합의 적분을 각각 형성하기 위한 n-1개의 중간 조합기들, 및
    상기 양자화기에 의해 재양자화된 상기 p 비트 신호를 형성하기 위해 상기 입력 신호와 계수의 곱과 선행 조합기의 가산 조합 적분에 대한 가산 조합을 형성하기 위한 최종 조합기를 포함하고,
    상기 DSM에 의해 상기 입력 1 비트 신호에 적용되는 전달 함수는,
    이고, 상기 양자화기에 의해 도입된 양자화된 잡음에 적용되는 전달 함수는,
    이고, 여기서, a1 내지 an중 적어도 하나는 +1이고, b1 내지 bn 각각은 +1이 아닌, n차 델타 시그마 변조기.
  2. 제 1 항에 있어서,
    a1 내지 an 각각은 +1인, n차 델타 시그마 변조기.
  3. 제 1 항 또는 제 2 항에 있어서,
    ao = 1인, n차 델타 시그마 변조기.
  4. 제 1 항 또는 제 2 항에 있어서,
    n = 3인, n차 델타 시그마 변조기.
  5. 제 1 항에 있어서,
    n≥ 3이고, a1 내지 an의 서브세트는 상기 1 비트 입력 신호의 저역 통과 필터링을 제공하고, a1 내지 an의 나머지는 상기 1 비트 입력 신호에 미리 결정된 균등화(equalisation)를 더 제공하는, n차 델타 시그마 변조기.
  6. 제 1 항에 있어서,
    상기 서브세트의 a1 내지 an 각각은 +1인, n차 델타 시그마 변조기.
  7. 제 5 항 또는 제 6 항에 있어서,
    n = 5인, n차 델타 시그마 변조기.
  8. n차 델타 시그마 변조기(DSM)(n≥ 2)에 있어서,
    신호 성분 및 잡음 성분을 갖는 1 비트 입력 신호를 수신하기 위한 입력,
    p 비트 신호(p〉1)를 1 비트 형태로 재양자화하기 위한 양자화기로서, 상기 재양자화된 1 비트 신호는 상기 DSM의 출력 신호인, 상기 양자화기,
    상기 입력 1 비트 신호와 계수의 곱과, 상기 출력 신호와 계수의 곱에 대한 가산 조합의 적분을 형성하기 위한 제 1 조합기,
    상기 입력 1 비트 신호와 계수의 곱과, 상기 출력 신호와 계수의 곱과, 선행 조합기의 가산 조합 적분에 대한 가산 조합의 적분을 각각 형성하기 위한 n-1개의 중간 조합기들, 및
    상기 양자화기에 의해 재양자화된 상기 p 비트 신호를 형성하기 위해 상기 입력 신호와 계수의 곱과, 선행 조합기의 가산 조합 적분에 대한 가산 조합을 형성하기 위한 최종 조합기를 포함하며,
    상기 DSM은 상기 입력 신호에 대해 다음과 같은 전달 함수를 가지고 있고,
    여기서,
    여기서, 상기 입력 신호의 저역 통과 필터링을 제공하기 위해 m〈n이고, 상기 입력신호에 미리 결정된 균등화를 제공하기 위해,
    이고, 상기 DSM은 상기 DSM에 의해 도입된 양자화 잡음에 대해 다음과 같은 잡음 정형 전달 함수를 가지며,
    여기서,
    인, n차 델타 시그마 변조기.
  9. 제 8 항에 있어서,
    m = 3이고 n = 5인, n차 델타 시그마 변조기.
  10. n차 델타 시그마 변조기(DSM)(n≥2)에 있어서,
    신호 성분 및 잡음 성분을 갖는 1 비트 입력 신호를 수신하기 위한 입력,
    p 비트 신호(p〉1)를 1 비트 형태로 재양자화하기 위한 양자화기로서, 상기 재양자화된 1 비트 신호는 상기 DSM의 출력 신호인, 상기 양자화기,
    상기 입력 1 비트 신호와 계수의 곱과, 상기 출력 신호와 계수의 곱에 대한 가산 조합의 적분을 형성하기 위한 제 1 조합기,
    상기 입력 1 비트 신호와 계수의 곱과, 상기 출력 신호와 계수의 곱과, 선행 조합기의 가산 조합 적분에 대한 가산 조합의 적분을 각각 형성하기 위한 n-1개의 중간 조합기들, 및
    상기 양자화기에 의해 재양자화된 상기 p 비트 신호를 형성하기 위해 상기 입력 신호와 계수의 곱과, 선행 조합기의 가산 조합 적분에 대한 가산 조합을 형성하기 위한 최종 조합기를 포함하며,
    상기 DSM에 의해 상기 입력 1 비트 신호에 적용되는 전달 함수는,
    이고, 상기 양자화기에 의해 도입된 상기 양자화된 잡음에 적용되는 전달 함수는,
    이며,
    상기 a1 내지 an의 서브세트는 상기 1 비트 입력 신호의 저역 통과 필터링을 제공하고, 상기 DSM에 의해 도입된 상기 양자화 잡음에 적용되는 전달 함수는 고역 통과 잡음 정형 특성을 갖고, 상기 a1 내지 an의 나머지는 상기 저역 통과 필터링 이외에 상기 1 비트 신호에 균등화를 제공하는, n차 델타 시그마 변조기.
  11. 직렬로 배열된 제 1 항, 제 2 항, 제 5 항, 제 6 항, 제 8 항 내지 제 10 항 중 어느 한 항에 따른 복수의 델타 시그마 변조기.
KR10-1998-0009570A 1997-03-20 1998-03-20 신호처리기 KR100514702B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
GB9705722.8 1997-03-20
GB9705722A GB2323488B (en) 1997-03-20 1997-03-20 Signal processors

Publications (2)

Publication Number Publication Date
KR19980080475A KR19980080475A (ko) 1998-11-25
KR100514702B1 true KR100514702B1 (ko) 2005-12-09

Family

ID=10809532

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-1998-0009570A KR100514702B1 (ko) 1997-03-20 1998-03-20 신호처리기

Country Status (7)

Country Link
US (1) US6057792A (ko)
EP (1) EP0866554B1 (ko)
JP (1) JP3845505B2 (ko)
KR (1) KR100514702B1 (ko)
CN (1) CN1183679C (ko)
DE (1) DE69733878T2 (ko)
GB (1) GB2323488B (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2330708B (en) * 1997-10-24 2001-07-04 Sony Uk Ltd Cascaded delta sigma modulators
US6351112B1 (en) 1998-08-31 2002-02-26 Agilent Technologies, Inc. Calibrating combinations of probes and channels in an oscilloscope
GB2359950B (en) * 2000-02-29 2004-06-30 Ericsson Telefon Ab L M Signal filtering
US7158566B2 (en) * 2000-07-24 2007-01-02 Eric Morgan Dowling High-speed adaptive interconnect architecture with nonlinear error functions
US6765958B1 (en) * 2000-07-24 2004-07-20 Eric Morgan Dowling High-speed adaptive interconnect architecture
JP3785361B2 (ja) 2001-12-25 2006-06-14 株式会社ルネサステクノロジ Δςモジュレータ、ａ／ｄコンバータおよびｄ／ａコンバータ
US7116721B1 (en) * 2002-05-20 2006-10-03 Cirrus Logic, Inc. Delta-sigma modulators with integral digital low-pass filtering
US7817725B2 (en) * 2004-03-10 2010-10-19 Panasonic Corporation Data converter device and data conversion method, and transmitter circuit, communications device and electronic device using the same

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5579004A (en) * 1994-11-02 1996-11-26 Advanced Micro Devices, Inc. Digital interpolation circuit for a digital-to-analog converter circuit

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09266447A (ja) * 1996-03-28 1997-10-07 Sony Corp 語長変換装置及びデータ処理装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5579004A (en) * 1994-11-02 1996-11-26 Advanced Micro Devices, Inc. Digital interpolation circuit for a digital-to-analog converter circuit

Also Published As

Publication number Publication date
DE69733878D1 (de) 2005-09-08
JP3845505B2 (ja) 2006-11-15
CN1195235A (zh) 1998-10-07
DE69733878T2 (de) 2006-06-14
CN1183679C (zh) 2005-01-05
GB2323488B (en) 2000-12-27
EP0866554A2 (en) 1998-09-23
GB2323488A (en) 1998-09-23
EP0866554A3 (en) 2000-03-29
GB9705722D0 (en) 1997-05-07
KR19980080475A (ko) 1998-11-25
JPH10322220A (ja) 1998-12-04
US6057792A (en) 2000-05-02
EP0866554B1 (en) 2005-08-03

Similar Documents

Publication Publication Date Title
KR100514702B1 (ko) 신호처리기
EP0476973A1 (en) Noise shaping circuit
KR100503687B1 (ko) 신호처리기
KR100499963B1 (ko) 신호처리기
KR100620764B1 (ko) 신호처리기
KR100542960B1 (ko) 신호프로세서
JP2003198374A (ja) Δςモジュレータ、ａ／ｄコンバータおよびｄ／ａコンバータ
US6144328A (en) Cascaded delta sigma modulators
GB2349756A (en) Signal processors
KR100499962B1 (ko) 신호처리기
KR100499964B1 (ko) 신호처리기
JP3799146B2 (ja) １ビット信号処理装置
JP3812775B2 (ja) １ビット信号処理装置及びデルタ−シグマ変調装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120903

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20130830

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20140901

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee