JP3812775B2 - １ビット信号処理装置及びデルタ−シグマ変調装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は１ビット信号処理装置及びデルタ−シグマ変調装置に関し、特にｎ（≧１）次のデルタ−シグマ変調装置を備えた１ビット信号処理装置に関する。なお、本発明の実施例では、音声信号処理装置について述べているが、本発明は、音声信号処理装置に限定されるものではない。
【０００２】
【従来の技術】
アナログ信号をナイキスト周波数以上の周波数でサンプリングし、得られるサンプルの振幅をｍビットで量子化することによって、アナログ信号をディジタル信号に変換することが知られている。例えばｍ＝８のときは、サンプル値は、８ビットの精度で量子化される。一般的に、ｍは１以上とされる。
【０００３】
アナログ信号を１ビットのディジタル信号に量子化するアナログ／ディジタル変換器（以下、Ａ／Ｄ変換器という。）として、「シグマ−デルタＡ／Ｄ変換器」又は「デルタ−シグマＡ／Ｄ変換器」が知られている。ここでは、「デルタ−シグマ」の用語を用いる。そのようなデルタ−シグマＡ／Ｄ変換器は、例えば、クレイグ・マービン（Craig Marven）、ギリアン・イーワース（Gillian Ewers）著、１９９３年、テキサスインストルメント（Texas Instruments）出版の「ディジタル信号処理への簡単なアプローチ（A Simple Approach to Digital Signal Processing）」（ISBN 0-904.047-00-8）に記述されている。
【０００４】
デルタ−シグマＡ／Ｄ変換器では、図７に示すように、アナログ入力信号と、１ビットの出力信号の積分値（シグマ）との差分（デルタ）が加算器１０１によって求められ、１ビット量子化器１０２に供給される。出力信号は、論理０と論理１のビットよりなるが、論理０と論理１は、実際の値としては−１と＋１をそれぞれ表している。積分器１０３は、１ビットの出力信号を累積し、アナログ入力信号の値に追従する累積値を出力する。１ビット量子化器１０２は、生成するビット毎に、累積値を増加（＋１）又は減少（−１）させる。デルタ−シグマＡ／Ｄ変換器のサンプリング周波数は、累積値がアナログ入力信号に追従するような出力ビットストリームを生成することができるように、高い周波数とされる。
【０００５】
特許請求の範囲及び以下の説明で用いている「１ビット」信号の用語は、例えばデルタ−シグマＡ／Ｄ変換器によって生成され、１ディジタルビットの精度で量子化された信号を意味する。
【０００６】
デルタ−シグマ変調器（以下、ＤＳＭという。）は、１ビット信号を直接処理するｎ次のフィルタとして構成され、このｎ次のフィルタは、１９９３年１０月７日〜１０日に行われた第９５回ＡＥＳ（Audio Engineering Society）会議でエヌ・エム・ケーシー（N.M. Casey）、ジェームス・エー・エス・アンガス（James A.S. Angus）によって発表された論文「音声信号の１ビットディジタル処理（One Bit Digital Processing of Audio Signals）」−信号処理：音声研究グループ、電気部門、ヨーク大学、ヘスリングトン、ヨークＹ０１ ５ＤＤ 英国（Signal Processing : Audio Research Group, The Electronics Department, The University of York, Heslington, York YO1 5DD England）で提案されたものである。図８は、ＤＳＭの３（ｎ＝３）次のフィルタ部分の構成を示すブロック図である。
【０００７】
ＤＳＭは、図８に示すように、１ビット信号が入力される入力端子１１１と、処理された１ビット信号を出力する出力端子１１７とを備える。１ビット信号の各ビットは、ＤＳＭ全体において所定のクロック（図示せず）に同期して処理される。出力ビット信号は、例えば閾値が０の比較器からなる１ビット量子化器１１５によって生成される。ＤＳＭは、入力端子１１１に接続された１ビット乗算器１１２１，１１２２，１１２３と、出力端子１１７に接続された１ビット乗算器１１６１，１１６２，１１６３と、加算器１１３１，１１３２，１１３３と、積分器１１４１，１１４２，１１４３とを備えている。
【０００８】
１ビット乗算器１１２１〜１１２３は、入力端子１１１を介して供給される１ビット信号にｐビットからなる係数Ａ１〜Ａ３をそれぞれ乗算し、得られるｐビットの乗算値を加算器１１３１〜１１３３にそれぞれ供給し、１ビット乗算器１１６１〜１１６３は、出力信号にｐビットの係数Ｃ１〜Ｃ３をそれぞれ乗算し、得られるｐビットの乗算値を加算器１１３１〜１１３３にそれぞれ供給する。加算器１１３１〜１１３３は、それらの乗算値をそれぞれ加算し、得られる加算値を積分器１１４１〜１１４３に供給する。また、中間段の加算器１１３２，１１３３は、前段の積分器１１４１，１１４２の出力もそれぞれ加算する。最終段は、入力端子１１１に接続された１ビット乗算器１１２４と、加算器１１３４とを備え、１ビット乗算器１１２４は、入力１ビット信号にｐビットの係数Ａ４を乗算し、加算器１１３４は、この乗算値に前段の積分器１１４３の出力を加算する。そして、得られる加算値は、１ビット量子化器１１５に供給される。
【０００９】
ＤＳＭでは、正及び負のｐビットの数を表すために２の補数計算が用いられる。１ビット量子化器１１５は、正の値が入力されると、それを＋１（論理１）に量子化し、負の値が入力されると、それを−１（論理０）に量子化して出力する。
【００１０】
ケーシー及びアンガス著の論文には、「１ビットの処理装置は、雑音により許容できないほど不明瞭な音声信号を含む１ビットの出力信号を生成するので、・・・量子化雑音を適切に除去しなければならない。」との記載がある。音声信号を不明瞭にする雑音は、１ビット量子化器１１５によって発生する量子化雑音である。
【００１１】
１ビット量子化器１１５は、音声信号が供給される第１の入力端子と、音声信号と実質的に相関がないランダムビットストリーム（量子化雑音）が供給される第２の入力端子とを有する加算器と見なすことができる。このモデルでは、入力端子１１１を介して入力される音声信号は、１ビット乗算器１１２１〜１１２４によって出力端子１１７にフィードフォワードされるとともに、１ビット乗算器１１６１〜１１６３によってフィードバックされる。したがって、フィードフォワードパスにおける係数Ａ１〜Ａ４は、音声信号の伝達関数のｚ変換における零点を定め、フィードバックパスにおける係数Ｃ１〜Ｃ３は、伝達関数のｚ変換における極を定めている。
【００１２】
一方、雑音信号は、１ビット量子化器１１５から１ビット乗算器１１６１〜１１６３によってフィードバックされ、係数Ｃ１〜Ｃ３は、雑音信号の伝達関数の極を定めている。雑音信号の伝達関数は、入力信号の伝達関数とは異なっている。
【００１３】
係数Ａ１〜Ａ４，Ｃ１〜Ｃ３は、他の所望の特性の中で回路安定度が得られるように定められる。
【００１４】
係数Ｃ１〜Ｃ３は、例えば図９に実線１２０で示すように、音声帯域内における量子化雑音を除去して最小にするように定められる。
【００１５】
係数Ａ１〜Ａ４，Ｃ１〜Ｃ３は、また所望の音声信号特性が得られるように定められる。
【００１６】
係数Ａ１〜Ａ４，Ｃ１〜Ｃ３は、以下のようにして定めることができる。
【００１７】
ａ）例えば雑音除去機能を有する所望のフィルタ特性の伝達関数をｚ変換してＨ(ｚ)を求める。
【００１８】
ｂ）Ｈ(ｚ)を係数に変換する。
【００１９】
これは、「５次のシグマ−デルタＡ／Ｄ変換器の理論と実践（Theory and Practical Implementation of a Fifth Order Sigma-Delta A/D Converter）」、オーディオ・エンジニアリング・ソサィティ・ジャーナル、３９巻、Ｎｏ．７／８、１９９１年、７月／８月、アール・ダブル・アダムス等著（Journal of AudioEngineering Society, Volume 39, no. 7/8, 1991 July/August by R.W Adamset al.）、及びアンガスとケーシーの上述した論文に記述されている方法を用いて、行うことができる。
【００２０】
ここで、係数を定める具体的な方法について説明する。
【００２１】
５次のＤＳＭを解析する過程と、所望のフィルタ特性が得られる係数を計算する過程とを概説する。
【００２２】
５次のＤＳＭは、図１０に示すように、係数ａ〜ｆの乗算器１２１１〜１２１６と、加算器１２２１〜１２２５と、積分器１２３１〜１２３５と、係数Ａ〜Ｅの乗算器１２５１〜１２５５とを備えている。積分器１２３１〜１２３５は、それぞれ単位遅延時間を有する。積分器１２３１〜１２３５は、それぞれ信号ｓ[ｎ]，ｔ[ｎ]，ｕ[ｎ]，ｖ[ｎ]，ｗ[ｎ]を出力する。ＤＳＭには、信号ｘ[ｎ]が入力される。ここで、[ｎ]は、クロックに同期した連続のサンプルにおける１つのサンプルを表している。量子化器１２４は、信号ｙ[ｎ]を出力し、この信号ｙ[ｎ]は、ＤＳＭの出力信号でもある。量子化器１２４を信号にランダム雑音を加える単なる加算器として動作すると見なしたモデルに基づいて解析する。したがって、量子化器１２４は、この解析では無視される。
【００２３】
サンプル[ｎ]における出力信号ｙ[ｎ]は、入力信号ｘ[ｎ]に係数ｆを乗算し、それに前段の積分器１２３５の出力信号ｗ[ｎ]を加算したものであり、例えばｙ[ｎ]＝ｆｘ[ｎ]＋ｗ[ｎ]で表される。
【００２４】
同じ原理を積分器１２３１〜１２３４の各出力信号に適用すると、下記式１が得られる。
【００２５】
ｙ[ｎ]＝ｆｘ[ｎ]＋ｗ[ｎ]
ｗ[ｎ]＝ｗ[ｎ−１]＋ｅｘ[ｎ−１]＋Ｅｙ[ｎ−１]＋ｖ[ｎ−１]
ｖ[ｎ]＝ｖ[ｎ−１]＋ｄｘ[ｎ−１]＋Ｄｙ[ｎ−１]＋ｕ[ｎ−１]
ｕ[ｎ]＝ｕ[ｎ−１]＋ｃｘ[ｎ−１]＋Ｃｙ[ｎ−１]＋ｔ[ｎ−１]
ｔ[ｎ]＝ｔ[ｎ−１]＋ｂｘ[ｎ−１]＋Ｂｙ[ｎ−１]＋ｓ[ｎ−１]
ｓ[ｎ]＝ｓ[ｎ−１]＋ａｘ[ｎ−１]＋Ａｙ[ｎ−１]
・・・式１
これらの式１をｚ変換すると、下記式２が得られる。
【００２６】
Ｙ(ｚ)＝ｆＸ(ｚ)＋Ｗ(ｚ)
Ｗ(ｚ)(１−ｚ−１)＝ｚ−１(ｅＸ(ｚ)＋ＥＹ(ｚ)＋Ｖ(ｚ))
Ｖ(ｚ)(１−ｚ−１)＝ｚ−１(ｄＸ(ｚ)＋ＤＹ(ｚ)＋Ｕ(ｚ))
Ｕ(ｚ)(１−ｚ−１)＝ｚ−１(ｃＸ(ｚ)＋ＣＹ(ｚ)＋Ｔ(ｚ))
Ｔ(ｚ)(１−ｚ−１)＝ｚ−１(ｂＸ(ｚ)＋ＢＹ(ｚ)＋Ｓ(ｚ))
Ｓ(ｚ)(１−ｚ−１)＝ｚ−１(ａＸ(ｚ)＋ＡＹ(ｚ))
・・・式２
ｚ変換式２において、Ｙ(ｚ)をＸ(ｚ)の単一関数として解くと、下記式３が得られる。
【００２７】
【数１】
【００２８】
ＤＳＭの伝達関数は、Ｙ(ｚ)／Ｘ(ｚ)であり、下記式４に示すように、ｚの級数で表される。この式４の右辺の１行目は、式３に基づいて２行目に示すように表すことができる。
【００２９】
【数２】
【００３０】
式４において、所望の伝達関数を満足するように係数αｎ，βｎを決め、係数α０〜α５から係数ｆ〜ａを、係数β０〜β５から係数Ｅ〜Ａを導く。
【００３１】
右辺の２行目の分子におけるｚ０の項はｆだけであり、したがって、ｆ＝α０である。
【００３２】
次に、右辺の１行目の分子からα０(１−ｚ−１)５を引くと、α０＋α１ｚ−１・・・＋・・・α５ｚ−５−α０(１−ｚ−１)５が得られる。
【００３３】
同様に、右辺の２行目の分子からｆ(１−ｚ−１)５を引く。このとき、ｚ−１の項はｅだけであり、このｅは、右辺の１行目の対応したα１と等しい。
【００３４】
以上の処理を、式４の分子の全ての項に対して繰り返して、係数ｄ〜ａを求める。また、この処理を式４の分母の全ての項に対して繰り返して、係数Ｅ〜Ａを求める。
【００３５】
【発明の解決しようとする課題】
ところで、ＤＳＭ間で信号をフィルタリングし、またＤＳＭ間で１ビット信号のストリームを維持することが望ましい。このフィルタリングが必要な理由は、例えば縦続接続されたＤＳＭにおいて望ましくない量子化雑音が蓄積されるのを防止するためである。しかしながら、適切なディジタルフィルタは、少なくともビットストリームの各ビットを加算して多ビットの信号を生成し、及び／又はビットストリームにｐ（≧１）ビットの係数で乗算する。そして、このようなフィルタに縦続接続されたＤＳＭの全ての係数乗算器には、ｐビットの信号が供給され、これらの係数乗算器は、ｐビットの乗算器でなければならず、非常に不経済である。
【００３６】
本発明はこのような実情に鑑みてなされたものであり、本発明の目的は、１ビット信号を処理する直列又は縦続接続された複数のデルタ−シグマ変調器を備える１ビット信号処理装置を提供することである。なお、上述した論文には、このような提案については何ら記載も示唆もなされていない。
【００３７】
【課題を解決するための手段】
本発明に係る１ビット信号処理装置は、縦続接続された１ビットのｎ（≧１）次のデルタ−シグマ変調手段を備える。各ｎ次のデルタ−シグマ変調手段は、１ビット信号が入力される入力手段と、処理された１ビット信号を出力する出力手段と、入力手段に入力される１ビット信号に応じてｐビットの信号を生成する線形信号処理手段と、所定の周波数特性を有し、線形信号処理手段からのｐビットの信号をフィルタリングするフィルタリング手段と、出力手段を介して出力する処理された１ビット信号に応じてｐビットの信号を生成する線形雑音除去手段と、フィルタリング手段の出力に設けられ、フィリタリング手段でフィルタリングされた信号と線形雑音除去手段からのｐビットの信号とを加算する加算手段と、加算手段の出力信号を１ビット信号に変換して上記処理された信号を生成し、出力手段を介して出力する量子化手段とを備える。
【００３８】
また、本発明に係るデルタ−シグマ変調装置は、互いに縦続接続された１ビットのｎ（≧１）次のデルタ−シグマ変調装置において、１ビット信号が入力される入力手段と、処理された１ビット信号を出力する出力手段と、入力手段に入力される１ビット信号に応じてｐビットの信号を生成する線形信号処理手段と、所定の周波数特性を有し、線形信号処理手段からのｐビットの信号をフィルタリングするフィルタリング手段と、出力手段を介して出力する処理された１ビット信号に応じてｐビットの信号を生成する線形雑音除去手段と、フィルタリング手段の出力に設けられ、フィルタリング手段でフィルタリングされた信号と線形雑音除去手段からのｐビットの信号とを加算する加算手段と、加算手段の出力信号を１ビット信号に変換して上記処理された信号を生成し、出力手段を介して出力する量子化手段とを備える。
【００３９】
また、本発明に係るデルタ−シグマ変調装置は、１ビット信号が入力される入力手段と、処理された１ビット信号を出力する出力手段と、入力手段に入力される１ビット信号に応じてｐビットの信号を生成する線形信号処理手段と、所定の周波数特性を有し、線形信号処理手段からのｐビットの信号をフィルタリングするフィルタリング手段と、出力手段を介して出力する処理された１ビット信号に応じてｐビットの信号を生成する線形雑音除去手段と、フィルタリング手段の出力に設けられ、フィルタリング手段でフィルタリングされた信号と線形雑音除去手段からのｐビットの信号とを加算する加算手段と、加算手段の出力信号を１ビット信号に変換して上記処理された信号を生成し、出力手段を介して出力する量子化手段とを備えるデルタ−シグマ変調装置。
【００４０】
本発明では、フィルタリング手段は、ＤＳＭ内に設けられており、ｐ（＞１）ビットの信号で動作し、ＤＳＭ及び縦続接続されたＤＳＭにおけるｐビットの乗算器の数を最少にする。
【００４１】
本発明では、フィルタリング手段は、ローパスフィルタからなり、信号帯域外の雑音を低減し、後段のＤＳＭの安定度を維持する。
【００４２】
ローパスフィルタは、遅延回路と遅延されたビットを加算する加算器で構成することができる。また、ローパスフィルタは、１以上の係数乗算器で構成するようにしてもよい。各係数乗算器は、ｐビットの係数を乗算することによってｐビットの信号を出力するが、非線形部、例えば量子化器によって１ビット信号に戻される。したがって、後段のＤＳＭに入力される信号は、１ビット信号である。
【００４３】
【発明の実施の形態】
以下、本発明に係る１ビット信号処理装置及びデルタ−シグマ変調装置について図面を参照して説明する。
【００４４】
本発明を適用した１ビット信号で動作する音声信号処理装置は、例えば図１に示すように、縦続接続された複数のデルタ−シグマ変調器（以下、ＤＳＭという。）１１，１２，１３，１４を備える。これらのＤＳＭ１１〜１４はミキサ又はフェーダとして用いられる。なお、本発明は、このような音声信号処理装置に限定されるものではない。
【００４５】
ここで、本発明を適用したこれらのＤＳＭについて説明する。図２は、図１に示すＤＳＭの具体的な構成を示すブロック図である。
【００４６】
図２に示すｎ次のＤＳＭは、１ビット信号が供給される線形の音声信号処理部２０と、線形の雑音除去部３０と、音声信号処理部２０の出力をフィルタリング（濾波）するローパスフィルタ（以下、ＬＰＦという。）４１と、ＬＰＦ４１の出力と雑音除去部３０の出力を加算する加算器４２と、加算器４２の出力信号を１ビット信号に変換し、この１ビット信号をＤＳＭの出力端子４４を介して出力する量子化器４３とを備える。このＤＳＭは、クロック発生回路（図示せず）によって制御される。
【００４７】
ＤＳＭの次数ｎは、例えば３次であり、音声信号処理部２０及び雑音除去部３０は、３つの積分部をそれぞれ有する（なお、図２には２つの積分部を示している）。音声信号処理部２０及び雑音除去部３０の第１段目の積分部は、少なくとも１つの１ビット係数乗算器２１１，３１１と、積分器２２１，３２１とを備える。第１段目の積分部以外の例えば第２段目の積分部は、少なくとも１つの１ビット係数乗算器２１２，３１２と、積分器２２２，３２２と、前段の積分器２２１，３２１の出力と現段の１ビット係数乗算器２１２，３１２の出力を加算する加算器２３２，３３２とを備える。積分部ではない最終段は、図２に示すように、少なくとも１つの１ビット係数乗算器２１４，３１４と、前段の積分器２２３，３２３の出力と現段の１ビット係数乗算器２１４，３１４の出力を加算する加算器２３４，３３４とを備える。
【００４８】
１ビット係数乗算器２１１〜２１４は、入力される１ビット信号に係数Ａ１〜Ａ４をそれぞれ乗算し、得られるｐビットの信号を積分器２２１、加算器２３２〜２３４に供給する。一方、１ビット係数乗算器３１１〜３１４は、このＤＳＭの出力信号である１ビット信号に係数Ｃ１〜Ｃ４をそれぞれ乗算し、得られるｐビットの信号を積分器３２１、加算器３３２〜３３４に供給する。
【００４９】
図３は、積分器２２１〜２２３，３２１〜３２３の具体的な構成を示すブロック図である。積分器２２１〜２２３，３２１〜３２３は、それぞれ加算器５１と、加算器５１の出力を単位時間遅延して加算器５１にフィードバックする遅延回路５２とを有する。そして、積分器２２１〜２２３，３２１〜３２３は、１ビット係数乗算器２１１〜２１３，３１１〜３１３から供給されるｐビットの信号を累積（積分）して、積分値を出力する。
【００５０】
加算器２３２〜２３４は、それぞれ前段の積分器２２１〜２２３からの積分値と、現段の１ビット係数乗算器２１２〜２１４の出力とを加算して、得られる加算値をＬＰＦ４１に供給する。また、加算器３３２〜３３４は、それぞれ前段の積分器３２１〜３２３からの積分値と、現段の１ビット係数乗算器３１２〜３１４の出力とを加算して、得られる加算値を加算器４２に供給する。
【００５１】
なお、例えば１ビット係数乗算器２１２、加算器２３２、積分器２２２からなる第２段目の積分部に、加算器２３２と加算器５１の両方を必ずしも設ける必要はなく、２つの加算器を１つの加算器とするようにしてもよい。また、他の段の積分部においても同様である。
【００５２】
係数Ａ１〜Ａ４，Ｃ１〜Ｃ４は、図１０を参照して説明した方法で計算される。
【００５３】
図４は、ＬＰＦ４１の具体的な構成を示すブロック図である。ＬＰＦ４１は、縦続接続された２つの遅延回路素子６１，６２と、加算器６３と、係数乗算器６４とを備える。加算器６３は、加算器２３４から供給されるｐビットの加算値の中の連続した３つのサンプル値を加算して、加算器２３４からの加算値にフィルタリングを施す。乗算器６４は、そのフィルタリングされた加算値に単一の係数Ｋを乗算して積を生成し、この積を加算器４２に供給する。加算器４２は、この積に雑音除去部３０の出力を加算して量子化器４３に供給する。量子化器４３は、例えば比較器からなり、加算器４２の出力を再量子化して、１ビット信号を生成する。
【００５４】
ＬＰＦ４１は、例えば図５に破線４５で示す周波数特性を有する。音声帯域における量子化雑音（帯域内雑音）は、低減されるが、除去されない。しかし、縦続接続されたＤＳＭ中の前段のＤＳＭからの音声帯域外の雑音（帯域外雑音）は、除去されるか、少なくともかなり低減される。帯域内であれ、帯域外であれ、あらゆる雑音の累積は、回路の安定度を下げるので、帯域外雑音の除去又は低減は、縦続接続されたＤＳＭの安定度を維持するのに有効である。
【００５５】
図２に示すように、音声信号処理部２０及び雑音除去部３０の出力と量子化器４３との間に設けられているＬＰＦ４１は、高価な多ビットの係数乗算器６３を有するが、係数乗算器２１１〜２１４，３１１〜３１４は、安価な１ビットの乗算器とすることができる。ところで、ＬＰＦ４１をＤＳＭの上段に設けた場合は、係数乗算器２１１〜２１４，３１１〜３１４は、望ましくない高価な多ビットの乗算器とする必要がある。
【００５６】
音声信号処理部２０よって決まる零点は、回路安定度の観点では、雑音除去部３０によって決まる極を補償するので、音声信号処理部２０と雑音除去部３０を分離すると、回路が不安定になると考えられる。例えば、論理１の長い連続は、積分器の１つにおいて累積され、大きな積分値となり、実際に、回路が不安定となる。ＤＳＭの実際の例においては、２の補数が用いられ、積分器の加算器は、例えば１が連続して入力されると、巡回（ラップラウンド）する。すなわち、加算器５１の値が最大値に達すると、その値は０になった後、再び増加し始める。これにより、音声信号処理部２０と雑音除去部３０を分離したことに起因する回路の不安性を防止することができる。
【００５７】
上述したＤＳＭを用いた音声信号処理装置の具体例、例えば音声信号ミキサが、関連出願（英国出願番号９６２４６７１．５）に記述されている。
【００５８】
具体的には、この音声信号ミキサは、例えば図６に示すように、２つの入力信号を混合する混合器７１，７２，７３，７４を備え、これらの混合器７１〜７４は、図２に示すＤＳＭからなる。混合器７１，７２の出力対は、加算器７５に供給され、混合器７３，７４の出力対は加算器７６に供給される。これらの混合器７１〜７４は、例えば係数Ａ１〜Ａ４，Ｃ１〜Ｃ４が可変である内部にＬＰＦ４１を有するＤＳＭからなり、加算器７５，７６は、例えば係数Ａ１〜Ａ４，Ｃ１〜Ｃ４が固定の内部にＬＰＦ４１を有するＤＳＭからなる。最終の加算器７７は、加算器７５，７６と同様に、固定の係数を有するＤＳＭからなる。このように、この音声信号ミキサは、ＤＳＭを縦続接続して構成されるが、ＤＳＭの内部にＬＰＦを有することにより、回路の安定度が損なわれることはない。
【００５９】
【発明の効果】
本発明に係る１ビット信号処理装置は、縦続接続された１ビットのｎ（≧１）次のデルタ−シグマ変調手段を備える。各ｎ次のデルタ−シグマ変調手段は、１ビット信号が入力される入力手段と、処理された１ビット信号を出力する出力手段と、入力手段に入力される１ビット信号に応じてｐビットの信号を生成する線形信号処理手段と、所定の周波数特性を有し、線形信号処理手段からのｐビットの信号をフィルタリングするフィルタリング手段と、出力手段を介して出力する処理された１ビット信号に応じてｐビットの信号を生成する線形雑音除去手段と、フィルタリング手段の出力に設けられ、フィリタリング手段でフィルタリングされた信号と線形雑音除去手段からのｐビットの信号とを加算する加算手段と、加算手段の出力信号を１ビット信号に変換して上記処理された信号を生成し、出力手段を介して出力する量子化手段とを備える。これにより、複数のデルタ−シグマ変調手段を直列又は縦続接続しても、１ビット信号処理装置の安定度が損なわれることを防止することができる。
【図面の簡単な説明】
【図１】 縦続接続された複数のｎ次のデルタ−シグマ変調器を有する音声信号処理装置の具体的な構成を示すブロック図である。
【図２】 図１に示す音声信号処理装置におけるｎ次のデルタ−シグマ変調器の具体的な構成を示すブロック図である。
【図３】 図２に示すｎ次のデルタ−シグマ変調器における積分器の具体的な構成を示すブロック図である。
【図４】 図２に示すｎ次のデルタ−シグマ変調器におけるローパスフィルタの具体的な構成を示すブロック図である。
【図５】 図２に示すｎ次のデルタ−シグマ変調器におけるローパスフィルタの周波数特性を示す図である。
【図６】 本発明を適用したデルタ−シグマ変調器を用いた音声信号ミキサの具体的な構成を示すブロック図である。
【図７】 従来のデルタ−シグマ変調器の構成を示すブロック図である。
【図８】 ｎ次のフィルタとして構成されたデルタ−シグマ変調器の構成を示すブロック図である。
【図９】 雑音除去特性を示す図である。
【図１０】 ５次のデルタ−シグマ変調器の構成を示すブロック図である。
【符号の説明】
２０ 音声信号処理部、２１１〜２１４ １ビット係数乗算器、２２１〜２２３ 積分器、２３２〜２３４ 加算器、３０ 雑音除去部、３１１〜３３４ １ビット係数乗算器、積分器３２１〜３２３ 積分器、３３２〜３３４ 加算器、４１ ＬＰＦ、４２ 加算器、４３ 量子化器
【発明の属する技術分野】
本発明は１ビット信号処理装置及びデルタ−シグマ変調装置に関し、特にｎ（≧１）次のデルタ−シグマ変調装置を備えた１ビット信号処理装置に関する。なお、本発明の実施例では、音声信号処理装置について述べているが、本発明は、音声信号処理装置に限定されるものではない。
【０００２】
【従来の技術】
アナログ信号をナイキスト周波数以上の周波数でサンプリングし、得られるサンプルの振幅をｍビットで量子化することによって、アナログ信号をディジタル信号に変換することが知られている。例えばｍ＝８のときは、サンプル値は、８ビットの精度で量子化される。一般的に、ｍは１以上とされる。
【０００３】
アナログ信号を１ビットのディジタル信号に量子化するアナログ／ディジタル変換器（以下、Ａ／Ｄ変換器という。）として、「シグマ−デルタＡ／Ｄ変換器」又は「デルタ−シグマＡ／Ｄ変換器」が知られている。ここでは、「デルタ−シグマ」の用語を用いる。そのようなデルタ−シグマＡ／Ｄ変換器は、例えば、クレイグ・マービン（Craig Marven）、ギリアン・イーワース（Gillian Ewers）著、１９９３年、テキサスインストルメント（Texas Instruments）出版の「ディジタル信号処理への簡単なアプローチ（A Simple Approach to Digital Signal Processing）」（ISBN 0-904.047-00-8）に記述されている。
【０００４】
デルタ−シグマＡ／Ｄ変換器では、図７に示すように、アナログ入力信号と、１ビットの出力信号の積分値（シグマ）との差分（デルタ）が加算器１０１によって求められ、１ビット量子化器１０２に供給される。出力信号は、論理０と論理１のビットよりなるが、論理０と論理１は、実際の値としては−１と＋１をそれぞれ表している。積分器１０３は、１ビットの出力信号を累積し、アナログ入力信号の値に追従する累積値を出力する。１ビット量子化器１０２は、生成するビット毎に、累積値を増加（＋１）又は減少（−１）させる。デルタ−シグマＡ／Ｄ変換器のサンプリング周波数は、累積値がアナログ入力信号に追従するような出力ビットストリームを生成することができるように、高い周波数とされる。
【０００５】
特許請求の範囲及び以下の説明で用いている「１ビット」信号の用語は、例えばデルタ−シグマＡ／Ｄ変換器によって生成され、１ディジタルビットの精度で量子化された信号を意味する。
【０００６】
デルタ−シグマ変調器（以下、ＤＳＭという。）は、１ビット信号を直接処理するｎ次のフィルタとして構成され、このｎ次のフィルタは、１９９３年１０月７日〜１０日に行われた第９５回ＡＥＳ（Audio Engineering Society）会議でエヌ・エム・ケーシー（N.M. Casey）、ジェームス・エー・エス・アンガス（James A.S. Angus）によって発表された論文「音声信号の１ビットディジタル処理（One Bit Digital Processing of Audio Signals）」−信号処理：音声研究グループ、電気部門、ヨーク大学、ヘスリングトン、ヨークＹ０１ ５ＤＤ 英国（Signal Processing : Audio Research Group, The Electronics Department, The University of York, Heslington, York YO1 5DD England）で提案されたものである。図８は、ＤＳＭの３（ｎ＝３）次のフィルタ部分の構成を示すブロック図である。
【０００７】
ＤＳＭは、図８に示すように、１ビット信号が入力される入力端子１１１と、処理された１ビット信号を出力する出力端子１１７とを備える。１ビット信号の各ビットは、ＤＳＭ全体において所定のクロック（図示せず）に同期して処理される。出力ビット信号は、例えば閾値が０の比較器からなる１ビット量子化器１１５によって生成される。ＤＳＭは、入力端子１１１に接続された１ビット乗算器１１２１，１１２２，１１２３と、出力端子１１７に接続された１ビット乗算器１１６１，１１６２，１１６３と、加算器１１３１，１１３２，１１３３と、積分器１１４１，１１４２，１１４３とを備えている。
【０００８】
１ビット乗算器１１２１〜１１２３は、入力端子１１１を介して供給される１ビット信号にｐビットからなる係数Ａ１〜Ａ３をそれぞれ乗算し、得られるｐビットの乗算値を加算器１１３１〜１１３３にそれぞれ供給し、１ビット乗算器１１６１〜１１６３は、出力信号にｐビットの係数Ｃ１〜Ｃ３をそれぞれ乗算し、得られるｐビットの乗算値を加算器１１３１〜１１３３にそれぞれ供給する。加算器１１３１〜１１３３は、それらの乗算値をそれぞれ加算し、得られる加算値を積分器１１４１〜１１４３に供給する。また、中間段の加算器１１３２，１１３３は、前段の積分器１１４１，１１４２の出力もそれぞれ加算する。最終段は、入力端子１１１に接続された１ビット乗算器１１２４と、加算器１１３４とを備え、１ビット乗算器１１２４は、入力１ビット信号にｐビットの係数Ａ４を乗算し、加算器１１３４は、この乗算値に前段の積分器１１４３の出力を加算する。そして、得られる加算値は、１ビット量子化器１１５に供給される。
【０００９】
ＤＳＭでは、正及び負のｐビットの数を表すために２の補数計算が用いられる。１ビット量子化器１１５は、正の値が入力されると、それを＋１（論理１）に量子化し、負の値が入力されると、それを−１（論理０）に量子化して出力する。
【００１０】
ケーシー及びアンガス著の論文には、「１ビットの処理装置は、雑音により許容できないほど不明瞭な音声信号を含む１ビットの出力信号を生成するので、・・・量子化雑音を適切に除去しなければならない。」との記載がある。音声信号を不明瞭にする雑音は、１ビット量子化器１１５によって発生する量子化雑音である。
【００１１】
１ビット量子化器１１５は、音声信号が供給される第１の入力端子と、音声信号と実質的に相関がないランダムビットストリーム（量子化雑音）が供給される第２の入力端子とを有する加算器と見なすことができる。このモデルでは、入力端子１１１を介して入力される音声信号は、１ビット乗算器１１２１〜１１２４によって出力端子１１７にフィードフォワードされるとともに、１ビット乗算器１１６１〜１１６３によってフィードバックされる。したがって、フィードフォワードパスにおける係数Ａ１〜Ａ４は、音声信号の伝達関数のｚ変換における零点を定め、フィードバックパスにおける係数Ｃ１〜Ｃ３は、伝達関数のｚ変換における極を定めている。
【００１２】
一方、雑音信号は、１ビット量子化器１１５から１ビット乗算器１１６１〜１１６３によってフィードバックされ、係数Ｃ１〜Ｃ３は、雑音信号の伝達関数の極を定めている。雑音信号の伝達関数は、入力信号の伝達関数とは異なっている。
【００１３】
係数Ａ１〜Ａ４，Ｃ１〜Ｃ３は、他の所望の特性の中で回路安定度が得られるように定められる。
【００１４】
係数Ｃ１〜Ｃ３は、例えば図９に実線１２０で示すように、音声帯域内における量子化雑音を除去して最小にするように定められる。
【００１５】
係数Ａ１〜Ａ４，Ｃ１〜Ｃ３は、また所望の音声信号特性が得られるように定められる。
【００１６】
係数Ａ１〜Ａ４，Ｃ１〜Ｃ３は、以下のようにして定めることができる。
【００１７】
ａ）例えば雑音除去機能を有する所望のフィルタ特性の伝達関数をｚ変換してＨ(ｚ)を求める。
【００１８】
ｂ）Ｈ(ｚ)を係数に変換する。
【００１９】
これは、「５次のシグマ−デルタＡ／Ｄ変換器の理論と実践（Theory and Practical Implementation of a Fifth Order Sigma-Delta A/D Converter）」、オーディオ・エンジニアリング・ソサィティ・ジャーナル、３９巻、Ｎｏ．７／８、１９９１年、７月／８月、アール・ダブル・アダムス等著（Journal of AudioEngineering Society, Volume 39, no. 7/8, 1991 July/August by R.W Adamset al.）、及びアンガスとケーシーの上述した論文に記述されている方法を用いて、行うことができる。
【００２０】
ここで、係数を定める具体的な方法について説明する。
【００２１】
５次のＤＳＭを解析する過程と、所望のフィルタ特性が得られる係数を計算する過程とを概説する。
【００２２】
５次のＤＳＭは、図１０に示すように、係数ａ〜ｆの乗算器１２１１〜１２１６と、加算器１２２１〜１２２５と、積分器１２３１〜１２３５と、係数Ａ〜Ｅの乗算器１２５１〜１２５５とを備えている。積分器１２３１〜１２３５は、それぞれ単位遅延時間を有する。積分器１２３１〜１２３５は、それぞれ信号ｓ[ｎ]，ｔ[ｎ]，ｕ[ｎ]，ｖ[ｎ]，ｗ[ｎ]を出力する。ＤＳＭには、信号ｘ[ｎ]が入力される。ここで、[ｎ]は、クロックに同期した連続のサンプルにおける１つのサンプルを表している。量子化器１２４は、信号ｙ[ｎ]を出力し、この信号ｙ[ｎ]は、ＤＳＭの出力信号でもある。量子化器１２４を信号にランダム雑音を加える単なる加算器として動作すると見なしたモデルに基づいて解析する。したがって、量子化器１２４は、この解析では無視される。
【００２３】
サンプル[ｎ]における出力信号ｙ[ｎ]は、入力信号ｘ[ｎ]に係数ｆを乗算し、それに前段の積分器１２３５の出力信号ｗ[ｎ]を加算したものであり、例えばｙ[ｎ]＝ｆｘ[ｎ]＋ｗ[ｎ]で表される。
【００２４】
同じ原理を積分器１２３１〜１２３４の各出力信号に適用すると、下記式１が得られる。
【００２５】
ｙ[ｎ]＝ｆｘ[ｎ]＋ｗ[ｎ]
ｗ[ｎ]＝ｗ[ｎ−１]＋ｅｘ[ｎ−１]＋Ｅｙ[ｎ−１]＋ｖ[ｎ−１]
ｖ[ｎ]＝ｖ[ｎ−１]＋ｄｘ[ｎ−１]＋Ｄｙ[ｎ−１]＋ｕ[ｎ−１]
ｕ[ｎ]＝ｕ[ｎ−１]＋ｃｘ[ｎ−１]＋Ｃｙ[ｎ−１]＋ｔ[ｎ−１]
ｔ[ｎ]＝ｔ[ｎ−１]＋ｂｘ[ｎ−１]＋Ｂｙ[ｎ−１]＋ｓ[ｎ−１]
ｓ[ｎ]＝ｓ[ｎ−１]＋ａｘ[ｎ−１]＋Ａｙ[ｎ−１]
・・・式１
これらの式１をｚ変換すると、下記式２が得られる。
【００２６】
Ｙ(ｚ)＝ｆＸ(ｚ)＋Ｗ(ｚ)
Ｗ(ｚ)(１−ｚ−１)＝ｚ−１(ｅＸ(ｚ)＋ＥＹ(ｚ)＋Ｖ(ｚ))
Ｖ(ｚ)(１−ｚ−１)＝ｚ−１(ｄＸ(ｚ)＋ＤＹ(ｚ)＋Ｕ(ｚ))
Ｕ(ｚ)(１−ｚ−１)＝ｚ−１(ｃＸ(ｚ)＋ＣＹ(ｚ)＋Ｔ(ｚ))
Ｔ(ｚ)(１−ｚ−１)＝ｚ−１(ｂＸ(ｚ)＋ＢＹ(ｚ)＋Ｓ(ｚ))
Ｓ(ｚ)(１−ｚ−１)＝ｚ−１(ａＸ(ｚ)＋ＡＹ(ｚ))
・・・式２
ｚ変換式２において、Ｙ(ｚ)をＸ(ｚ)の単一関数として解くと、下記式３が得られる。
【００２７】
【数１】
ＤＳＭの伝達関数は、Ｙ(ｚ)／Ｘ(ｚ)であり、下記式４に示すように、ｚの級数で表される。この式４の右辺の１行目は、式３に基づいて２行目に示すように表すことができる。
【００２９】
【数２】
式４において、所望の伝達関数を満足するように係数αｎ，βｎを決め、係数α０〜α５から係数ｆ〜ａを、係数β０〜β５から係数Ｅ〜Ａを導く。
【００３１】
右辺の２行目の分子におけるｚ０の項はｆだけであり、したがって、ｆ＝α０である。
【００３２】
次に、右辺の１行目の分子からα０(１−ｚ−１)５を引くと、α０＋α１ｚ−１・・・＋・・・α５ｚ−５−α０(１−ｚ−１)５が得られる。
【００３３】
同様に、右辺の２行目の分子からｆ(１−ｚ−１)５を引く。このとき、ｚ−１の項はｅだけであり、このｅは、右辺の１行目の対応したα１と等しい。
【００３４】
以上の処理を、式４の分子の全ての項に対して繰り返して、係数ｄ〜ａを求める。また、この処理を式４の分母の全ての項に対して繰り返して、係数Ｅ〜Ａを求める。
【００３５】
【発明の解決しようとする課題】
ところで、ＤＳＭ間で信号をフィルタリングし、またＤＳＭ間で１ビット信号のストリームを維持することが望ましい。このフィルタリングが必要な理由は、例えば縦続接続されたＤＳＭにおいて望ましくない量子化雑音が蓄積されるのを防止するためである。しかしながら、適切なディジタルフィルタは、少なくともビットストリームの各ビットを加算して多ビットの信号を生成し、及び／又はビットストリームにｐ（≧１）ビットの係数で乗算する。そして、このようなフィルタに縦続接続されたＤＳＭの全ての係数乗算器には、ｐビットの信号が供給され、これらの係数乗算器は、ｐビットの乗算器でなければならず、非常に不経済である。
【００３６】
本発明はこのような実情に鑑みてなされたものであり、本発明の目的は、１ビット信号を処理する直列又は縦続接続された複数のデルタ−シグマ変調器を備える１ビット信号処理装置を提供することである。なお、上述した論文には、このような提案については何ら記載も示唆もなされていない。
【００３７】
【課題を解決するための手段】
本発明に係る１ビット信号処理装置は、縦続接続された１ビットのｎ（≧１）次のデルタ−シグマ変調手段を備える。各ｎ次のデルタ−シグマ変調手段は、１ビット信号が入力される入力手段と、処理された１ビット信号を出力する出力手段と、入力手段に入力される１ビット信号に応じてｐビットの信号を生成する線形信号処理手段と、所定の周波数特性を有し、線形信号処理手段からのｐビットの信号をフィルタリングするフィルタリング手段と、出力手段を介して出力する処理された１ビット信号に応じてｐビットの信号を生成する線形雑音除去手段と、フィルタリング手段の出力に設けられ、フィリタリング手段でフィルタリングされた信号と線形雑音除去手段からのｐビットの信号とを加算する加算手段と、加算手段の出力信号を１ビット信号に変換して上記処理された信号を生成し、出力手段を介して出力する量子化手段とを備える。
【００３８】
また、本発明に係るデルタ−シグマ変調装置は、互いに縦続接続された１ビットのｎ（≧１）次のデルタ−シグマ変調装置において、１ビット信号が入力される入力手段と、処理された１ビット信号を出力する出力手段と、入力手段に入力される１ビット信号に応じてｐビットの信号を生成する線形信号処理手段と、所定の周波数特性を有し、線形信号処理手段からのｐビットの信号をフィルタリングするフィルタリング手段と、出力手段を介して出力する処理された１ビット信号に応じてｐビットの信号を生成する線形雑音除去手段と、フィルタリング手段の出力に設けられ、フィルタリング手段でフィルタリングされた信号と線形雑音除去手段からのｐビットの信号とを加算する加算手段と、加算手段の出力信号を１ビット信号に変換して上記処理された信号を生成し、出力手段を介して出力する量子化手段とを備える。
【００３９】
また、本発明に係るデルタ−シグマ変調装置は、１ビット信号が入力される入力手段と、処理された１ビット信号を出力する出力手段と、入力手段に入力される１ビット信号に応じてｐビットの信号を生成する線形信号処理手段と、所定の周波数特性を有し、線形信号処理手段からのｐビットの信号をフィルタリングするフィルタリング手段と、出力手段を介して出力する処理された１ビット信号に応じてｐビットの信号を生成する線形雑音除去手段と、フィルタリング手段の出力に設けられ、フィルタリング手段でフィルタリングされた信号と線形雑音除去手段からのｐビットの信号とを加算する加算手段と、加算手段の出力信号を１ビット信号に変換して上記処理された信号を生成し、出力手段を介して出力する量子化手段とを備えるデルタ−シグマ変調装置。
【００４０】
本発明では、フィルタリング手段は、ＤＳＭ内に設けられており、ｐ（＞１）ビットの信号で動作し、ＤＳＭ及び縦続接続されたＤＳＭにおけるｐビットの乗算器の数を最少にする。
【００４１】
本発明では、フィルタリング手段は、ローパスフィルタからなり、信号帯域外の雑音を低減し、後段のＤＳＭの安定度を維持する。
【００４２】
ローパスフィルタは、遅延回路と遅延されたビットを加算する加算器で構成することができる。また、ローパスフィルタは、１以上の係数乗算器で構成するようにしてもよい。各係数乗算器は、ｐビットの係数を乗算することによってｐビットの信号を出力するが、非線形部、例えば量子化器によって１ビット信号に戻される。したがって、後段のＤＳＭに入力される信号は、１ビット信号である。
【００４３】
【発明の実施の形態】
以下、本発明に係る１ビット信号処理装置及びデルタ−シグマ変調装置について図面を参照して説明する。
【００４４】
本発明を適用した１ビット信号で動作する音声信号処理装置は、例えば図１に示すように、縦続接続された複数のデルタ−シグマ変調器（以下、ＤＳＭという。）１１，１２，１３，１４を備える。これらのＤＳＭ１１〜１４はミキサ又はフェーダとして用いられる。なお、本発明は、このような音声信号処理装置に限定されるものではない。
【００４５】
ここで、本発明を適用したこれらのＤＳＭについて説明する。図２は、図１に示すＤＳＭの具体的な構成を示すブロック図である。
【００４６】
図２に示すｎ次のＤＳＭは、１ビット信号が供給される線形の音声信号処理部２０と、線形の雑音除去部３０と、音声信号処理部２０の出力をフィルタリング（濾波）するローパスフィルタ（以下、ＬＰＦという。）４１と、ＬＰＦ４１の出力と雑音除去部３０の出力を加算する加算器４２と、加算器４２の出力信号を１ビット信号に変換し、この１ビット信号をＤＳＭの出力端子４４を介して出力する量子化器４３とを備える。このＤＳＭは、クロック発生回路（図示せず）によって制御される。
【００４７】
ＤＳＭの次数ｎは、例えば３次であり、音声信号処理部２０及び雑音除去部３０は、３つの積分部をそれぞれ有する（なお、図２には２つの積分部を示している）。音声信号処理部２０及び雑音除去部３０の第１段目の積分部は、少なくとも１つの１ビット係数乗算器２１１，３１１と、積分器２２１，３２１とを備える。第１段目の積分部以外の例えば第２段目の積分部は、少なくとも１つの１ビット係数乗算器２１２，３１２と、積分器２２２，３２２と、前段の積分器２２１，３２１の出力と現段の１ビット係数乗算器２１２，３１２の出力を加算する加算器２３２，３３２とを備える。積分部ではない最終段は、図２に示すように、少なくとも１つの１ビット係数乗算器２１４，３１４と、前段の積分器２２３，３２３の出力と現段の１ビット係数乗算器２１４，３１４の出力を加算する加算器２３４，３３４とを備える。
【００４８】
１ビット係数乗算器２１１〜２１４は、入力される１ビット信号に係数Ａ１〜Ａ４をそれぞれ乗算し、得られるｐビットの信号を積分器２２１、加算器２３２〜２３４に供給する。一方、１ビット係数乗算器３１１〜３１４は、このＤＳＭの出力信号である１ビット信号に係数Ｃ１〜Ｃ４をそれぞれ乗算し、得られるｐビットの信号を積分器３２１、加算器３３２〜３３４に供給する。
【００４９】
図３は、積分器２２１〜２２３，３２１〜３２３の具体的な構成を示すブロック図である。積分器２２１〜２２３，３２１〜３２３は、それぞれ加算器５１と、加算器５１の出力を単位時間遅延して加算器５１にフィードバックする遅延回路５２とを有する。そして、積分器２２１〜２２３，３２１〜３２３は、１ビット係数乗算器２１１〜２１３，３１１〜３１３から供給されるｐビットの信号を累積（積分）して、積分値を出力する。
【００５０】
加算器２３２〜２３４は、それぞれ前段の積分器２２１〜２２３からの積分値と、現段の１ビット係数乗算器２１２〜２１４の出力とを加算して、得られる加算値をＬＰＦ４１に供給する。また、加算器３３２〜３３４は、それぞれ前段の積分器３２１〜３２３からの積分値と、現段の１ビット係数乗算器３１２〜３１４の出力とを加算して、得られる加算値を加算器４２に供給する。
【００５１】
なお、例えば１ビット係数乗算器２１２、加算器２３２、積分器２２２からなる第２段目の積分部に、加算器２３２と加算器５１の両方を必ずしも設ける必要はなく、２つの加算器を１つの加算器とするようにしてもよい。また、他の段の積分部においても同様である。
【００５２】
係数Ａ１〜Ａ４，Ｃ１〜Ｃ４は、図１０を参照して説明した方法で計算される。
【００５３】
図４は、ＬＰＦ４１の具体的な構成を示すブロック図である。ＬＰＦ４１は、縦続接続された２つの遅延回路素子６１，６２と、加算器６３と、係数乗算器６４とを備える。加算器６３は、加算器２３４から供給されるｐビットの加算値の中の連続した３つのサンプル値を加算して、加算器２３４からの加算値にフィルタリングを施す。乗算器６４は、そのフィルタリングされた加算値に単一の係数Ｋを乗算して積を生成し、この積を加算器４２に供給する。加算器４２は、この積に雑音除去部３０の出力を加算して量子化器４３に供給する。量子化器４３は、例えば比較器からなり、加算器４２の出力を再量子化して、１ビット信号を生成する。
【００５４】
ＬＰＦ４１は、例えば図５に破線４５で示す周波数特性を有する。音声帯域における量子化雑音（帯域内雑音）は、低減されるが、除去されない。しかし、縦続接続されたＤＳＭ中の前段のＤＳＭからの音声帯域外の雑音（帯域外雑音）は、除去されるか、少なくともかなり低減される。帯域内であれ、帯域外であれ、あらゆる雑音の累積は、回路の安定度を下げるので、帯域外雑音の除去又は低減は、縦続接続されたＤＳＭの安定度を維持するのに有効である。
【００５５】
図２に示すように、音声信号処理部２０及び雑音除去部３０の出力と量子化器４３との間に設けられているＬＰＦ４１は、高価な多ビットの係数乗算器６３を有するが、係数乗算器２１１〜２１４，３１１〜３１４は、安価な１ビットの乗算器とすることができる。ところで、ＬＰＦ４１をＤＳＭの上段に設けた場合は、係数乗算器２１１〜２１４，３１１〜３１４は、望ましくない高価な多ビットの乗算器とする必要がある。
【００５６】
音声信号処理部２０よって決まる零点は、回路安定度の観点では、雑音除去部３０によって決まる極を補償するので、音声信号処理部２０と雑音除去部３０を分離すると、回路が不安定になると考えられる。例えば、論理１の長い連続は、積分器の１つにおいて累積され、大きな積分値となり、実際に、回路が不安定となる。ＤＳＭの実際の例においては、２の補数が用いられ、積分器の加算器は、例えば１が連続して入力されると、巡回（ラップラウンド）する。すなわち、加算器５１の値が最大値に達すると、その値は０になった後、再び増加し始める。これにより、音声信号処理部２０と雑音除去部３０を分離したことに起因する回路の不安性を防止することができる。
【００５７】
上述したＤＳＭを用いた音声信号処理装置の具体例、例えば音声信号ミキサが、関連出願（英国出願番号９６２４６７１．５）に記述されている。
【００５８】
具体的には、この音声信号ミキサは、例えば図６に示すように、２つの入力信号を混合する混合器７１，７２，７３，７４を備え、これらの混合器７１〜７４は、図２に示すＤＳＭからなる。混合器７１，７２の出力対は、加算器７５に供給され、混合器７３，７４の出力対は加算器７６に供給される。これらの混合器７１〜７４は、例えば係数Ａ１〜Ａ４，Ｃ１〜Ｃ４が可変である内部にＬＰＦ４１を有するＤＳＭからなり、加算器７５，７６は、例えば係数Ａ１〜Ａ４，Ｃ１〜Ｃ４が固定の内部にＬＰＦ４１を有するＤＳＭからなる。最終の加算器７７は、加算器７５，７６と同様に、固定の係数を有するＤＳＭからなる。このように、この音声信号ミキサは、ＤＳＭを縦続接続して構成されるが、ＤＳＭの内部にＬＰＦを有することにより、回路の安定度が損なわれることはない。
【００５９】
【発明の効果】
本発明に係る１ビット信号処理装置は、縦続接続された１ビットのｎ（≧１）次のデルタ−シグマ変調手段を備える。各ｎ次のデルタ−シグマ変調手段は、１ビット信号が入力される入力手段と、処理された１ビット信号を出力する出力手段と、入力手段に入力される１ビット信号に応じてｐビットの信号を生成する線形信号処理手段と、所定の周波数特性を有し、線形信号処理手段からのｐビットの信号をフィルタリングするフィルタリング手段と、出力手段を介して出力する処理された１ビット信号に応じてｐビットの信号を生成する線形雑音除去手段と、フィルタリング手段の出力に設けられ、フィリタリング手段でフィルタリングされた信号と線形雑音除去手段からのｐビットの信号とを加算する加算手段と、加算手段の出力信号を１ビット信号に変換して上記処理された信号を生成し、出力手段を介して出力する量子化手段とを備える。これにより、複数のデルタ−シグマ変調手段を直列又は縦続接続しても、１ビット信号処理装置の安定度が損なわれることを防止することができる。
【図面の簡単な説明】
【図１】 縦続接続された複数のｎ次のデルタ−シグマ変調器を有する音声信号処理装置の具体的な構成を示すブロック図である。
【図２】 図１に示す音声信号処理装置におけるｎ次のデルタ−シグマ変調器の具体的な構成を示すブロック図である。
【図３】 図２に示すｎ次のデルタ−シグマ変調器における積分器の具体的な構成を示すブロック図である。
【図４】 図２に示すｎ次のデルタ−シグマ変調器におけるローパスフィルタの具体的な構成を示すブロック図である。
【図５】 図２に示すｎ次のデルタ−シグマ変調器におけるローパスフィルタの周波数特性を示す図である。
【図６】 本発明を適用したデルタ−シグマ変調器を用いた音声信号ミキサの具体的な構成を示すブロック図である。
【図７】 従来のデルタ−シグマ変調器の構成を示すブロック図である。
【図８】 ｎ次のフィルタとして構成されたデルタ−シグマ変調器の構成を示すブロック図である。
【図９】 雑音除去特性を示す図である。
【図１０】 ５次のデルタ−シグマ変調器の構成を示すブロック図である。
【符号の説明】
２０ 音声信号処理部、２１１〜２１４ １ビット係数乗算器、２２１〜２２３ 積分器、２３２〜２３４ 加算器、３０ 雑音除去部、３１１〜３３４ １ビット係数乗算器、積分器３２１〜３２３ 積分器、３３２〜３３４ 加算器、４１ ＬＰＦ、４２ 加算器、４３ 量子化器
Claims (8)
- 縦続接続された１ビットのｎ（≧１）次のデルタ−シグマ変調手段を備え、
上記各ｎ次のデルタ−シグマ変調手段は、
１ビット信号が入力される入力手段と、
処理された１ビット信号を出力する出力手段と、
上記入力手段に入力される１ビット信号に応じてｐビットの信号を生成する線形信号処理手段と、
所定の周波数特性を有し、上記線形信号処理手段からのｐビットの信号をフィルタリングするフィルタリング手段と、
上記出力手段を介して出力する処理された１ビット信号に応じてｐビットの信号を生成する線形雑音除去手段と、
上記フィルタリング手段の出力に設けられ、該フィリタリング手段でフィルタリングされた信号と上記線形雑音除去手段からのｐビットの信号とを加算する加算手段と、
上記加算手段の出力信号を１ビット信号に変換して上記処理された信号を生成し、上記出力手段を介して出力する量子化手段とを備えることを特徴とする１ビット信号処理装置。 - 上記フィルタリング手段は、上記量子化手段で発生する量子化雑音を低減するローパスフィルタからなることを特徴とする請求項１記載の１ビット信号処理装置。
- 上記入力手段に入力される１ビット信号は、音声信号からなることを特徴とする請求項１又は２記載の１ビット信号処理装置。
- 上記デルタ−シグマ変調手段の次数ｎは、３以上であることを特徴とする請求項１乃至３のいずれか１項記載の１ビット信号処理装置。
- 互いに縦続接続された１ビットのｎ（≧１）次のデルタ−シグマ変調装置において、
１ビット信号が入力される入力手段と、
処理された１ビット信号を出力する出力手段と、
上記入力手段に入力される１ビット信号に応じてｐビットの信号を生成する線形信号処理手段と、
所定の周波数特性を有し、上記線形信号処理手段からのｐビットの信号をフィルタリングするフィルタリング手段と、
上記出力手段を介して出力する処理された１ビット信号に応じてｐビットの信号を生成する線形雑音除去手段と、
上記フィルタリング手段の出力に設けられ、該フィルタリング手段でフィルタリングされた信号と上記線形雑音除去手段からのｐビットの信号とを加算する加算手段と、
上記加算手段の出力信号を１ビット信号に変換して上記処理された信号を生成し、上記出力手段を介して出力する量子化手段とを備えるデルタ−シグマ変調装置。 - 上記次数ｎは、３以上であることを特徴とする請求項５記載のデルタ−シグマ変調装置。
- 上記フィルタリング手段は、ローパスフィルタからなることを特徴とする請求項５又は６記載のデルタ−シグマ変調装置。
- １ビット信号が入力される入力手段と、
処理された１ビット信号を出力する出力手段と、
上記入力手段に入力される１ビット信号に応じてｐビットの信号を生成する線形信号処理手段と、
所定の周波数特性を有し、上記線形信号処理手段からのｐビットの信号をフィルタリングするフィルタリング手段と、
上記出力手段を介して出力する処理された１ビット信号に応じてｐビットの信号を生成する線形雑音除去手段と、
上記フィルタリング手段の出力に設けられ、該フィルタリング手段でフィルタリングされた信号と上記線形雑音除去手段からのｐビットの信号とを加算する加算手段と、
上記加算手段の出力信号を１ビット信号に変換して上記処理された信号を生成し、上記出力手段を介して出力する量子化手段とを備えるデルタ−シグマ変調装置。
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