JP3845505B2 - デルタ−シグマ変調装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、1ビット信号を処理するデルタ−シグマ変調装置に関し、特に、nが1以上であるn次のデルタ−シグマ変調装置に関する。
【0002】
【従来の技術】
アナログ信号を、ナイキスト周波数以上の周波数でサンプリングし、得られるサンプルの振幅をmビットで量子化することによって、アナログ信号をディジタル信号に変換することが知られている。例えばm=8のときは、サンプル値は、8ビットの精度で量子化される。一般的に、mは1以上とされる。
【0003】
アナログ信号を1ビットのディジタル信号に量子化するアナログ/ディジタル変換器(以下、A/D変換器という。)として、「シグマ−デルタA/D変換器」又は「デルタ−シグマA/D変換器」が知られている。ここでは、「デルタ−シグマ」の用語を用いる。そのようなデルタ−シグマA/D変換器は、例えば、クレイグ・マービン(Craig Marven)、ギリアン・イーワース(Gillian Ewers)著、1993年、テキサスインストルメント(Texas Instruments)出版の「ディジタル信号処理への簡単なアプローチ(A Simple Approach to Digital SignalProcessing)」(ISBN 0-904.047-00-8)に記述されている。
【0004】
デルタ−シグマA/D変換器では、図7に示すように、アナログ入力信号と、1ビットの出力信号の積分値(シグマ)との差分(デルタ)が加算器101によって求められ、1ビット量子化器102に供給される。出力信号は、論理0と論理1のビットよりなるが、論理0と論理1は、実際の値としては−1と+1をそれぞれ表している。積分器103は、1ビットの出力信号を累積し、アナログ入力信号の値に追従する累積値を出力する。1ビット量子化器102は、生成するビット毎に、累積値を増加(+1)又は減少(−1)させる。デルタ−シグマA/D変換器のサンプリング周波数は、累積値がアナログ入力信号に追従するような出力ビットストリームを生成することができるように、高い周波数とされる。
【0005】
特許請求の範囲及び以下の説明で用いている「1ビット」信号の用語は、例えばデルタ−シグマA/D変換器によって生成され、1ディジタルビットの精度で量子化された信号を意味する。
【0006】
デルタ−シグマ変調器(以下、DSMという。)は、1ビット信号を直接処理するn次のフィルタとして構成され、このn次のフィルタは、1993年10月7日〜10日に行われた第95回AES(Audio Engineering Society)会議でエヌ・エム・ケーシー(N.M. Casey)、ジェームス・エー・エス・アンガス(James A.S. Angus)によって発表された論文「音声信号の1ビットディジタル処理(One Bit Digital Processing of Audio Signals)」−信号処理:音声研究グループ、電気部門、ヨーク大学、ヘスリングトン、ヨークY01 5DD 英国(Signal Processing : Audio Research Group, The Electronics Department, The University of York, Heslington, York YO1 5DD England)で提案されたものである。図8は、DSMの3(n=3)次のフィルタ部分の構成を示すブロック図である。
【0007】
DSMは、図8に示すように、1ビット信号が入力される入力端子111と、処理された1ビット信号を出力する出力端子117とを備える。1ビット信号の各ビットは、DSM全体において所定のクロック(図示せず)に同期して処理される。出力ビット信号は、例えば閾値が0の比較器からなる1ビット量子化器115によって生成される。DSMは、入力端子111に接続された1ビット乗算器1121,1122,1123と、出力端子117に接続された1ビット乗算器1161,1162,1163と、加算器1131,1132,1133と、積分器1141,1142,1143とを備えている。
【0008】
1ビット乗算器1121〜1123は、入力端子111を介して供給される1ビット信号にpビットからなる係数A1〜A3をそれぞれ乗算し、得られるpビットの乗算値を加算器1131〜1133にそれぞれ供給し、1ビット乗算器1161〜1163は、出力信号にpビットの係数C1〜C3をそれぞれ乗算し、得られるpビットの乗算値を加算器1131〜1133にそれぞれ供給する。加算器1131〜1133は、それらの乗算値をそれぞれ加算し、得られる加算値を積分器1141〜1143に供給する。また、中間段の加算器1132,1133は、前段の積分器1141,1142の出力もそれぞれ加算する。最終段は、入力端子111に接続された1ビット乗算器1124と、加算器1134とを備え、1ビット乗算器1124は、入力1ビット信号にpビットの係数A4を乗算し、加算器1134は、この乗算値に前段の積分器1143の出力を加算する。そして、得られる加算値は、1ビット量子化器115に供給される。
【0009】
DSMでは、正及び負のpビットの数を表すために2の補数計算が用いられる。1ビット量子化器115は、正の値が入力されると、それを+1(論理1)に量子化し、負の値が入力されると、それを−1(論理0)に量子化して出力する。
【0010】
ケーシー及びアンガス著の論文には、「1ビットの処理装置は、雑音により許容できないほど不明瞭な音声信号を含む1ビットの出力信号を生成するので、・・・量子化雑音を適切に除去しなければならない。」との記載がある。音声信号を不明瞭にする雑音は、1ビット量子化器115によって発生する量子化雑音である。
【0011】
1ビット量子化器115は、音声信号が供給される第1の入力端子と、音声信号と実質的に相関がないランダムビットストリーム(量子化雑音)が供給される第2の入力端子とを有する加算器と見なすことができる。このモデルでは、入力端子111を介して入力される音声信号は、1ビット乗算器1121〜1124によって出力端子117にフィードフォワードされるとともに、1ビット乗算器1161〜1163によってフィードバックされる。したがって、フィードフォワードパスにおける係数A1〜A4は、音声信号の伝達関数のz変換における零点を定め、フィードバックパスにおける係数C1〜C3は、伝達関数のz変換における極を定めている。
【0012】
一方、1ビット量子化器115で発生する雑音信号(量子化雑音)は、1ビット乗算器1161〜1163、加算器1131〜1134及び積分器1141〜1143には供給されるが、1ビット乗算器1121〜1124には供給されない。したがって、雑音信号の伝達関数は、入力信号の伝達関数とは異なっている。
【0013】
係数A1〜A4,C1〜C3は、他の所望の特性の中で回路安定度が得られるように定められる。
【0014】
係数C1〜C3は、例えば図9に実線120で示すように、1ビット量子化器115で発生する音声帯域内の量子化雑音を除去して最小にするように定められる。
【0015】
係数A1〜A4,C1〜C3は、また所望の音声信号特性が得られるように定められる。
【0016】
係数A1〜A4,C1〜C3は、以下のようにして定めることができる。
【0017】
a)例えば雑音除去機能を有する所望のフィルタ特性の伝達関数をz変換してH(z)を求める。
【0018】
b)H(z)を係数に変換する。
【0019】
これは、「5次のシグマ−デルタA/D変換器の理論と実践(Theory and Practical Implementation of a Fifth Order Sigma-Delta A/D Converter)」−オーディオ・エンジニアリング・ソサィティ・ジャーナル、39巻、No.7/8、1991年、7月/8月、アール・ダブル・アダムス等著(Journal of AudioEngineering Society, Volume 39, no. 7/8, 1991 July/August by R.W Adamset al.)、及びアンガスとケーシーの上述した論文に記述されている方法を用いて、行うことができる。
【0020】
ここで、係数を定める具体的な方法について説明する。
【0021】
1.5次のデルタ−シグマ変調器における雑音除去フィルタの伝達関数
例えば図10に示す5次のDSMにおける雑音除去フィルタの特性は、下記式9で表すことができる。
【0022】
y[n]=q[n]+x[n]
x[n]=x[n−1]+w[n−1]+Ey[n−1]
w[n]=w[n−1]+v[n−1]+Dy[n−1]
v[n]=v[n−1]+u[n−1]+Cy[n−1]
u[n]=u[n−1]+t[n−1]+By[n−1]
t[n]=t[n−1]+Ay[n−1]
・・・式9
これらの式9をz変換するとともに、α=z−1/(1−z−1)とおくと、下記式10が得られる。
【0023】
Y(z)=Q(z)+X(z)
X(z)=α(W(z)+EY(z))
W(z)=α(V(z)+DY(z))
V(z)=α(U(z)+CY(z))
U(z)=α(T(z)+BY(z))
T(z)=αAY(z)
・・・式10
式10において、αを元に戻し、Y(z)をQ(z)で解くと、下記式11が得られる。
【0024】
Y(z)[(1−z−1)−z−1(E+αD+α2C+α3B+α4A)]=(1−z−1)Q(z)
・・・式11
この式11より、5次のDSMにおける雑音除去フィルタの伝達関数Hns(z)は、下記式12のように得られる。
【0025】
【数9】
【0026】
この式12に示す伝達関数Hns(z)は、周波数が0Hz(直流)に零点を有し、標準のバタワース又はチェビシェフタイプIのハイパスフィルタで確実に設計することができる。この手法は、いずれの次数のフィルタにおいても適用することができる。
【0027】
2.5次のデルタ−シグマ変調器における音声信号フィルタの伝達関数例えば図11に示す5次のDSMの音声信号フィルタの特性は、下記式13で表すことができる。
【0028】
y[n]=fx[n]+w[n]+q[n]
w[n]=w[n−1]+ex[n−1]+Ey[n−1]+v[n−1]
v[n]=v[n−1]+dx[n−1]+Dy[n−1]+u[n−1]
u[n]=u[n−1]+cx[n−1]+Cy[n−1]+t[n−1]
t[n]=t[n−1]+bx[n−1]+By[n−1]+s[n−1]
s[n]=s[n−1]+ax[n−1]+Ay[n−1]
・・・式13
これらの式13をz変換するとともに、α=z−1/(1−z−1)とおくと、下記式14が得られる。
【0029】
Y(z)=fX(z)+W(z)+Q(z)
W(z)=α(eX(z)+EY(z)+V(z))
V(z)=α(dX(z)+DY(z)+U(z))
U(z)=α(cX(z)+CY(z)+T(z))
T(z)=α(bX(z)+BY(z)+S(z))
S(z)=α(aX(z)+AY(z))
・・・式14
式14において、Y(z)をX(z)、Q(z)で解くと、下記式15が得られる。
【0030】
Y(z)[1−α5A−α4B−α3C−α2D−αE]
=X(z)[α5a+α4b+α3c+α2d+αe+f]+Q(z)
・・・式15
この式15において、Q(z)は、雑音除去フィルタによるものであるので、周波数が0Hz(直流)に零点を有し、サンプリング周波数が音声信号の帯域と比較して十分高い、例えばMHzオーダーであるとき、直流の近傍では0と近似することができる。したがって、5次のDSMの音声信号に対する伝達関数HA(z)は下記式16のように得られる。
【0031】
【数10】
【0032】
この式16に示す伝達関数HA(z)の分子及び分母は、下記式17に示すように分子と分母における(1−z−1)5、z−1(1−z−1)4、z−2(1−z−1)3、z−3(1−z−1)2、z−4(1−z−1)、z−5の各係数を等しいとすることにより、約分することができる。
【0033】
f=1,e=−E,d=−D,c=−C,b=−B,a=−A
・・・式17
したがって、音声信号に対する伝達関数の極と零点は相殺され、平坦な周波数特性が得られる。この手法は、いずれの次数のフィルタにも適用することができる。
【0034】
【発明が解決しようとする課題】
ところで、上述した論文では、1ビット信号を処理するために、複数のDSMを縦続する構成については何ら記載も示唆もなされていない。
【0035】
DSMに入力される1ビット信号は、信号成分と雑音成分を有し、1ビット信号に含まれる雑音成分は、DSMの回路安定度を低下されるという問題がある。特に、複数のDSMを縦続接続したときは、回路安定度が更に低下する。
【0036】
本発明は、上述した実情を鑑みてなされたものであり、本発明の目的は、デルタ−シグマ変調装置で発生する量子化雑音の除去と、入力1ビット信号に含まれる雑音成分の低減とを、デルタ−シグマ変調装置の次数を高くすることなく、行うことができるデルタ−シグマ変調装置を提供することである。
【0037】
【課題を解決する手段】
本発明に係るデルタ−シグマ変調装置は、デルタ−シグマアナログ/ディジタル変換器によって生成された信号成分と雑音成分を含む1ビット信号が入力され、フィルタとして機能するn(≧1)次のデルタ−シグマ変調装置において、p(>1)ビット信号を1ビット信号に再量子化して、このデルタ−シグマ変調装置の出力信号として出力する量子化手段と、入力1ビット信号とPビットの係数の積と、出力信号とPビットの係数の積との加算値の積分値を求める第1段目の混合手段と、入力1ビット信号とPビットの係数の積と、出力信号とPビットの係数の積と、前段の混合手段からの積分値との加算値の積分値を求める中間段のn−1個の混合手段と、入力1ビット信号とPビットの係数の積と、前段の混合手段からの積分値との加算値を求めて、量子化手段で再量子化されるpビット信号を生成する最終段の混合手段とを備える。
【0038】
このデルタ−シグマ変調装置の入力1ビット信号に対する伝達関数は、下記式18で表される。
【0039】
【数11】
【0040】
量子化手段で発生する量子化雑音に対する伝達関数は、量子化雑音を除去するハイパスフィルタ特性を与えるために、z−1=1の点にn個の零点を有する下記式19で表される。
【0041】
【数12】
【0042】
入力1ビット信号に対する伝達関数における係数a1〜anの少なくとも1つは、入力1ビット信号に対して、雑音成分を除去するハイパスフィルタ特性とカットオフ周波数が等しく相補的なローパスフィルタ特性を与えるために、少なくとも1つの零点をz−1=−1の点に設けるように1であり、係数b1〜bnは、極をz−1=−1でない点に設けるように1でない。
【0043】
ここで、これらの2つの伝達関数は、次数が1(n=1)のときは、下記式20、式21に示すように簡単な式となる。
【0044】
【数13】
【0045】
【数14】
【0046】
ところで、従来のデルタ−シグマ変調装置では、次数が1以外(n≠1)のとき、係数a1〜anと係数b1〜bnはそれぞれ等しくされ、その結果、図12に示すように、入力1ビット信号に対する伝達関数の極と零点は相殺されて、平坦な周波数特性が得られていた。これに対して、本発明に係るデルタ−シグマ変調装置では、係数a1〜anは、係数b1〜bnとは独立して設定される。雑音除去の伝達関数は、上記式19で表され、係数a1〜anの値とは無関係である。すなわち、本発明に係るデルタ−シグマ変調装置では、入力1ビット信号に対する伝達関数の零点は、雑音除去の伝達関数の極及び零点とは独立して設定される。
【0047】
例えば次数が3(n=3)のとき、入力1ビット信号に対する伝達関数の係数a1〜anは、全て1に設定され、これにより定義される零点は、等しいが、雑音除去の伝達関数の零点とは逆の極性を有する。この結果、入力1ビット信号に対して、雑音成分を除去するハイパスフィルタ特性とカットオフ周波数が等しく相補的なローパスフィルタ特性を得ることができる。
【0048】
したがって、本発明に係るデルタ−シグマ変調装置では、デルタ−シグマ変調装置で発生する量子化雑音の除去と、入力1ビット信号に含まれる雑音成分の低減とを、デルタ−シグマ変調装置の次数を高くすることなく、行うことができる。ところで、従来の技術で説明した、例えば3次のデルタ−シグマ変調装置は、入力1ビット信号に対して平坦な周波数特性を有し、必要な量子化雑音除去特性を有する。そこで、入力1ビット信号の雑音成分を除去するために必要とされるローパスフィルタリングは、例えば2次の等化器を追加して行うことができるが、次数が全体で5次となってしまう。このように従来のデルタ−シグマ変調装置では、入力1ビット信号の雑音成分を除去するためには、ローパスフィルタが必要とされ、不必要に次数が高くなり、本発明に係るデルタ−シグマ変調装置に比して、満足できるものではなかった。
【0049】
本発明に係るデルタ−シグマ変調装置では、例えば次数を3以上(n≧3)とすると、係数a1〜anの一部は、入力1ビット信号に対してローパスフィルタ特性を与えるとともに、量子化雑音に対する伝達関数が量子化雑音を除去するようなハイパス特性を与え、係数a1〜anの残りは、入力1ビット信号に対して所定の等化特性を与える。例えば次数が5(n=5)とすると、値が1であるa1〜a3がローパスフィルタ特性を与え、値が1でない係数a4,a5が等化特性を与える。これに対して、従来のデルタ−シグマ変調装置では、等化特性を有するようにするには、次数を7(n=7)とする必要がある。デルタ−シグマ変調装置の次数を高くすると、信号処理のために遅延が増え、回路安定度が低下する虞がある。
【0050】
とことで、従来のデルタ−シグマ変調装置でも、1ビット信号の雑音を、デルタ−シグマ変調装置に入力される前にローパスフィルタを用いて、低減することができる。しかしながら、このようなローパスフィルタは、pビットの信号をデルタ−シグマ変調装置に供給するので、デルタ−シグマ変調装置をpビットの乗算器で構成しなければならず、1ビットのデルタ−シグマ変調装置の重要な利点を失うことになる。
【0051】
本発明に係るデルタ−シグマ変調装置は、デルタ−シグマアナログ/ディジタル変換器によって生成された信号成分と雑音成分を含む1ビット信号が入力され、フィルタとして機能するn(≧2)次のデルタ−シグマ変調装置において、p(>1)ビット信号を1ビット信号に再量子化して、このデルタ−シグマ変調装置の出力信号として出力する量子化手段と、入力1ビット信号とPビットの係数の積と、出力信号とPビットの係数の積との加算値の積分値を求める第1段目の混合手段と、入力1ビット信号とPビットの係数の積と、出力信号とPビットの係数の積と、前段の混合手段からの積分値との加算値の積分値を求める中間段のn−1個の混合手段と、入力1ビット信号とPビットの係数の積と、前段の混合手段からの積分値との加算値を求めて、量子化手段で再量子化されるpビット信号を生成する最終段の混合手段とを備える。
【0052】
このデルタ−シグマ変調装置の入力1ビット信号に対する伝達関数は、下記式22で表される。
【0053】
【数15】
【0054】
m<nであり、式22におけるA(z)/B(z)は、入力1ビット信号に対してローパスフィルタ特性を与えるために、z−1=−1の点にm個の零点を有する下記式23で表される。
【0055】
【数16】
【0056】
式22におけるC(z)/D(z)は、入力1ビット信号に対する所定の等化特性を与えるために、z−1=−1の点には零点を有さない下記24で表される。
【0057】
【数17】
【0058】
このデルタ−シグマ変調装置で発生する量子化雑音に対する雑音除去の伝達関数は、z−1=1の点にn個の零点を有する下記式25で表される。
【0059】
【数18】
【0060】
ここで、これらの式23,24,25は、次数が2(n=2)、mが1のときは、下記式26,27,28のようになる。
【0061】
【数19】
【0062】
【数20】
【0063】
【数21】
【0064】
本発明に係るデルタ−シグマ変調装置は、デルタ−シグマアナログ/ディジタル変換器によって生成された信号成分と雑音成分を含む1ビット信号が入力され、フィルタとして機能するn(≧2)次のデルタ−シグマ変調装置において、p(>1)ビット信号を1ビット信号に再量子化して、このデルタ−シグマ変調装置の出力信号として出力する量子化手段と、入力1ビット信号とPビットの係数の積と、出力信号とPビットの係数の積との加算値の積分値を求める第1段目の混合手段と、入力1ビット信号とPビットの係数の積と、出力信号とPビットの係数の積と、前段の混合手段からの積分値との加算値の積分値を求める中間段のn−1個の混合手段と、入力1ビット信号とPビットの係数の積と、前段の混合手段からの積分値との加算値を求めて、量子化手段で再量子化されるpビット信号を生成する最終段の混合手段とを備える。
【0065】
このデルタ−シグマ変調装置の入力1ビット信号に対する伝達関数は、下記式29で表される。
【0066】
【数22】
【0067】
量子化手段で発生する量子化雑音に対する伝達関数は、量子化雑音を除去するハイパスフィルタ特性を与えるために、z−1=1の点にn個の零点を有する下記式30で表される。
【0068】
【数23】
【0069】
入力1ビット信号に対する伝達関数における係数a1〜anの一部は、入力1ビット信号に対してローパスフィルタ特性を与えるために、零点をz−1=−1の点に設けるように1であり、係数a1〜anの残りは、入力1ビット信号に対して所定の等化特性を与えるために、z−1=−1の点には零点を有さないように1でない。
【0070】
【発明の実施の形態】
以下、本発明に係るデルタ−シグマ変調装置について、図面を参照しながら説明する。
【0071】
例えば3次のデルタ−シグマ変調器(以下、DSMという。)は、図1に示すように、3つの混合部と、最終部とを備える。このDSMは、入力端子11を介して1ビットの音声信号が供給され、出力端子17を介して信号処理が施された1ビット信号を出力する。
【0072】
出力端子17を介して出力される信号は、最終部の量子化器15よって生成された信号である。量子化器15は、例えば閾値が0の比較器からなり、pビットの信号が供給され、正の信号を+1(論理1)に量子化し、負の信号を−1(論理0)に量子化する。
【0073】
第1段目の混合部は、入力端子11に接続された第1の1ビット係数乗算器121と、出力端子17に接続された第2の1ビット係数乗算器161と、1ビット係数乗算器121、161の各出力を加算する加算器131と、加算器131の出力を単位時間遅延するとともに、遅延した出力を加算器131に供給する遅延回路141とを備える。すなわち、この混合部は、加算器131と遅延回路141から構成される積分器を備えている。1ビット係数乗算器121、161は、1ビット信号にpビットからなる係数a,Aをそれぞれ乗算する。
【0074】
中間段の各混合部は、同様に、入力端子11に接続された第1の1ビット係数乗算器122,123と、出力端子17に接続された第2の1ビット係数乗算器162,163と、加算器132,133と、遅延回路142,143とを備える。すなわち、各混合部は、それぞれ加算器132,133と遅延回路142,143から構成される積分器を備えている。加算器132,133は、さらに、それぞれ前段の遅延回路141,142の出力、すなわち前段の積分値を1ビット係数乗算器の各出力に加算する。
【0075】
最終段は、入力端子11に接続された1ビット係数乗算器124と、1ビット係数乗算器124と遅延回路143の各出力を加算する加算器134とを備える。量子化器15は、加算器134のpビットからなる出力を1ビット信号に量子化し、出力端子17を介して出力する。
【0076】
ところで、加算器131〜133(以下、単に加算器13という。)と遅延回路141〜143(以下、単に遅延回路14という。)からそれぞれ構成される積分器は、例えば図2に示すように、他の加算器18と遅延回路14で構成するようにしてもよい。そして、遅延回路14の出力を加算器18にフィードバックして、1ビット係数乗算器の各出力を加算する加算器13の出力を累積して、積分値を求めるようにする。一方、図1では、積分器における累積は、1ビット係数乗算器の各出力を加算する加算器13によって実行される。したがって、1ビット係数乗算器用の加算器と積分器用の加算器を分離独立して設けるか否かは、本質的なことではない。
【0077】
図1に示す構成では、係数a,b,c,d,A,B,Cは固定値であり、図2に示す積分器用の加算器を独立して設ける構成では、1ビット係数乗算器121〜124,161〜163の各出力を加算する加算器131〜134は、ルックアップテーブルで置換することができる。1ビット信号に例えば係数a,Aを乗算すると、+a,−a,+A,−Aが得られるので、+a,−a,+A,−Aの可能な全ての組合せをルックアップテーブルに記憶しておき、1ビット信号をアドレスとして読み出すようにする。
【0078】
係数a〜d,A〜Cは、上述した論文に記載されている方法により、定めることができる。
【0079】
この実施例では、入力端子11を介して供給される1ビット信号は音声信号成分であり、雑音成分は、量子化器15における1ビット信号への量子化の過程で発生される。雑音成分は、DSMの、特にDSMを縦続接続したときの回路安定度を少なくとも低下させる。さらに、DSMを縦続接続することにより、1ビット信号に含まれる雑音は、明らかに増加する。したがって、雑音成分を低減することが望ましい。
【0080】
この実施例におけるフィルタ特性を、図3に示す。実線20は、DSMの量子化器15で発生する量子化雑音に対する雑音除去特性を表す。前段のDSMからの1ビット信号がDSMに入力されるときは、雑音除去特性20は、このDSMに入力される1ビット信号の雑音成分を表している。なお、実線21は、音声信号成分に対する実際のフィルタ特性を表す。
【0081】
例えば図4に示すように、本発明を適用した3つのDSM25,26,27を縦続接続したとき、1つのDSMに入力される1ビット信号は、雑音除去特性20によって低域の雑音が除去された音声信号成分と、雑音除去特性20によって表される雑音成分とを含んでいる。DSMは、音声信号成分及び雑音成分に対して、入力音声信号の雑音を低減させるローパスフィルタ特性21を有するフィルタとして機能する。DSMは、新たな量子化雑音を発生し、その出力は、再び雑音除去特性20によって低域の雑音が除去された音声信号成分と、雑音除去特性20によって表される雑音成分とを含んでいる。
【0082】
しかしながら、DSMを縦続接続したとき、縦続接続されたDSMで生じる雑音の総量を、本発明を適用しないときよりも、本発明を適用したときの方が低減することができる。
【0083】
図1に示す実施例において、入出力される1ビット信号をそれぞれA(z)、B(z)とすると、雑音成分を含んだ入力1ビット信号に対する伝達関数A(z)/B(z)は、下記式31で表される。
【0084】
【数24】
【0085】
ここで、伝達関数における係数a0は、ゲイン要素であり、係数a0,a1,a2,a3は、フィードフォワードの係数a〜dを定め、係数b1,b2,b3は、フィードバックの係数A〜Dを定める。ゲイン要素a0は、音声信号に対する伝達関数においてz−1=−1の点に零点を設けることに起因した減衰量を補償するためのものである。
【0086】
式31において、分子は、音声信号に対する伝達関数の零点を定め、分母は、音声信号に対する極を定める。
【0087】
量子化器15は、音声信号に雑音を生じる。この実施例において、量子化器15の入出力を、それぞれQ(z)、Y(z)とすると、雑音に対する伝達関数(以下、雑音除去の伝達関数という。)Y(z)/Q(z)は、下記式32で表される。
【0088】
【数25】
【0089】
ここで、雑音除去の伝達関数における係数b1〜b3は、雑音に対するフィードバックの係数A〜Cを定め、分子におけるzの乗数−1は、積分器の遅延回路14によって実行される。
【0090】
したがって、この実施例では、音声信号に対する伝達関数(式31)の極は、雑音除去の伝達関数(式32)の極に等しく、また、音声信号に対する伝達関数の零点(z−1=−1)は、雑音除去の伝達関数の零点(z−1=1)と共役である。
【0091】
図5は、音声信号に対する伝達関数及び雑音除去の伝達関数の極と零点を複素(Z)平面にプロットした図である。この図5に示すように、音声信号に対する伝達関数の零点は、実軸上の−1の点にあり、実軸上の+1の点にある雑音除去の伝達関数の零点と反対である。したがって、音声信号は、DSMで発生する雑音に対して適用される図3の雑音除去特性20と通過帯域が相補的な関係にあるローパスフィルタ特性21により、フィルタリングされる。
【0092】
この実施例では、3次のDSMを例として説明するが、本発明は、これに限定されるものでない。DSMは、1を含んで幾らの次数であってもよい。次数を高くすることにより、パターン雑音を低減することができるが、DSMでの遅延が増え、また、回路安定度が低下する虞がある。したがって、次数は、最少であることが望ましい。
【0093】
図1及び図5の実施例では、DSMには、音声信号に対するローパスフィルタの機能だけが設けられている。しかしながら、本発明に係るDSMに、図1及び図5に示すような量子化雑音を低減させるローパスフィルタの機能と、音声信号を等化する等化器の機能との2つの機能を具備させるようにしてもよい。
【0094】
図6は、本発明を適用した5次のDSMの具体的な構成を示すブロック図である。この本発明を適用したDSMにおいて入力音声信号に対する伝達関数は、入出力される1ビット信号をそれぞれX(z),Y(z)とすると、Y(z)/X(z)でである。
【0095】
ここで、Y(z)/X(z)は、下記式33で表され、さらに、A(z)/B(z)は、入力音声信号に対する所望のローパスフィルタ特性であり、下記式34で表される。
【0096】
【数26】
【0097】
【数27】
【0098】
また、C(z)/D(z)は、入力音声信号に対する所望の等化特性であり、下記式35で表される。
【0099】
【数28】
【0100】
一方、雑音除去の伝達関数は、下記式36で表される。
【0101】
【数29】
【0102】
この実施例においては、3次のローパスフィルタ特性と、2次の等化特性を実現しているが、これらの特性の次数は、他の次数であってもよい。
【0103】
DSMにおいて入力音声信号にローパスフィルタリングを施すことにより、音声信号の量子化雑音を低減することができ、複数のDSMを、回路安定度を損なうことなく、例えば上述した図4に示すように縦続接続することができる。
【0104】
量子化器15を、入力される1ビット信号に量子化雑音で代表されるランダム雑音を加算する加算器と見なした分析では、一般的には、従来の技術で述べた図12に示すように、複素平面上において、音声信号に対するフィルタの極と、雑音除去フィルタの極を等しくする。
【0105】
しかしながら、本発明では、上述した図5に示すように、音声信号に対するフィルタの零点をz−1=−1の点に置き、その極をz−1=−1でない点に置く。したがって、音声信号に対しては、図3に示すように、カットオフ周波数が雑音除去フィルタと等しいローパスフィルタリングが施される。
【0106】
【発明の効果】
本発明に係るデルタ−シグマ変調装置は、信号成分と雑音成分を含む1ビット信号が入力されるn(≧1)次のデルタ−シグマ変調装置において、p(>1)ビット信号を1ビット信号に再量子化して、当該デルタ−シグマ変調装置の出力信号として出力する量子化手段と、入力1ビット信号と係数の積と、出力信号と係数の積との加算値の積分値を求める第1段目の混合手段と、入力1ビット信号と係数の積と、出力信号と係数の積と、前段の混合手段からの積分値との加算値の積分値を求める中間段のn−1個の混合手段と、入力1ビット信号と係数の積と、前段の混合手段からの積分値との加算値を求めて、量子化手段で再量子化されるpビット信号を生成する最終段の混合手段とを備える。そして、当該デルタ−シグマ変調装置の入力1ビット信号に対する伝達関数は、下記式37で表され、
【0107】
【数30】
【0108】
量子化手段で発生する量子化雑音に対する伝達関数は、下記式2で表され、
【0109】
【数31】
【0110】
これらの伝達関数における係数a1〜anの少なくとも1つを1とし、係数b1〜bnを1でないとすることによって、音声信号に対するフィルタの零点をz−1=−1の点に置き、その極をz−1=−1でない点に置く。これにより、入力1ビット信号に対して、雑音成分を除去するハイパスフィルタ特性とカットオフ周波数が等しく相補的なローパスフィルタ特性を得ることができ、次数を高めることなく、入力1ビット信号に含まれる雑音を除去することができる。
【図面の簡単な説明】
【図1】 本発明を適用したデルタ−シグマ変調装置の具体的な構成を示すブロック図である。
【図2】 デルタ−シグマ変調装置を構成する積分器の他の具体的な構成を示すブロック図である。
【図3】 デルタ−シグマ変調装置の周波数特性を示す図である。
【図4】 デルタ−シグマ変調装置を縦続接続した構成を示すブロック図である。
【図5】 デルタ−シグマ変調装置の極と零点を示す図である。
【図6】 本発明を適用したデルタ−シグマ変調装置の他の具体的な構成を示すブロック図である。
【図7】 デルタ−シグマA/D変換器の構成を示すブロック図である。
【図8】 3次のデルタ−シグマ変調器の構成を示すブロック図である。
【図9】 3次のデルタ−シグマ変調器の周波数特性を示す図である。
【図10】 雑音除去の伝達関数を導くための従来のデルタ−シグマ変調器の一部の構成を示すブロック図である。
【図11】 デルタ−シグマ変調器の構成を示すブロック図である。
【図12】 従来のデルタ−シグマ変調器の極と零点を示す図である。
【符号の説明】
11 入力端子、121〜124,161〜163 1ビット係数乗算器、131〜134 加算器、15 量子化器
Claims (11)
- デルタ−シグマアナログ/ディジタル変換器によって生成された信号成分と雑音成分を含む1ビット信号が入力され、フィルタとして機能するn(≧1)次のデルタ−シグマ変調装置において、
p(>1)ビット信号を1ビット信号に再量子化して、当該デルタ−シグマ変調装置の出力信号として出力する量子化手段と、
上記入力1ビット信号とPビットの係数の積と、上記出力信号とPビットの係数の積との加算値の積分値を求める第1段目の混合手段と、
上記入力1ビット信号とPビットの係数の積と、上記出力信号とPビットの係数の積と、前段の混合手段からの積分値との加算値の積分値を求める中間段のn−1個の混合手段と、
上記入力1ビット信号とPビットの係数の積と、前段の混合手段からの積分値との加算値を求めて、上記量子化手段で再量子化されるpビット信号を生成する最終段の混合手段とを備え、
当該デルタ−シグマ変調装置の入力1ビット信号に対する伝達関数は、下記式1で表され、
- 上記入力1ビット信号に対する伝達関数における係数a 1 〜a n の全ては、全ての零点をz −1 =−1の点に設けるように1であることを特徴とする請求項1記載のデルタ−シグマ変調装置。
- 上記入力1ビット信号に対する伝達関数における係数a 0 は、z −1 =−1の点に零点を設けることに起因した減衰量を補償するゲイン要素であり、1であることを特徴とする請求項1又は2記載のデルタ−シグマ変調装置。
- 上記次数は、3(n=3)であることを特徴とする請求項1乃至3のいずれか1項記載のデルタ−シグマ変調装置。
- 上記次数は3以上(n≧3)であって、上記入力1ビット信号に対する伝達関数における係数a1〜anの一部は、該入力1ビット信号に対してローパスフィルタ特性を与えるために、零点をz −1 =−1の点に設けるように1であり、該係数a1〜anの残りは、該入力1ビット信号に対して所定の等化特性を与えるために、z −1 =−1の点には零点を有さないように1でないことを特徴とする請求項1記載のデルタ−シグマ変調装置。
- 上記入力1ビット信号に対する伝達関数における係数a1〜anの一部は、上記入力1ビット信号に対してローパスフィルタ特性を与えるために、零点をz −1 =−1の点に設けるように1であることを特徴とする請求項1記載のデルタ−シグマ変調装置。
- 上記次数は、5(n=5)であることを特徴とする請求項5又は6記載のデルタ−シグマ変調装置。
- デルタ−シグマアナログ/ディジタル変換器によって生成された信号成分と雑音成分を含む1ビット信号が入力され、フィルタとして機能するn(≧2)次のデルタ−シグマ変調装置において、
p(>1)ビット信号を1ビット信号に再量子化して、当該デルタ−シグマ変調装置の出力信号として出力する量子化手段と、
上記入力1ビット信号とPビットの係数の積と、上記出力信号とPビットの係数の積との加算値の積分値を求める第1段目の混合手段と、
上記入力1ビット信号とPビットの係数の積と、上記出力信号とPビットの係数の積と、前段の混合手段からの積分値との加算値の積分値を求める中間段のn−1個の混合手段と、
上記入力1ビット信号とPビットの係数の積と、前段の混合手段からの積分値との加算値を求めて、上記量子化手段で再量子化されるpビット信号を生成する最終段の混合手段とを備え、
当該デルタ−シグマ変調装置の入力1ビット信号に対する伝達関数は、下記式3で表され、
- 上記次数は、5(n=5)であり、上記mは、3であることを特徴とする請求項8記載のデルタ−シグマ変調装置。
- デルタ−シグマアナログ/ディジタル変換器によって生成された信号成分と雑音成分を含む1ビット信号が入力され、フィルタとして機能するn(≧2)次のデルタ−シグマ変調装置において、
p(>1)ビット信号を1ビット信号に再量子化して、当該デルタ−シグマ変調装置の出力信号として出力する量子化手段と、
上記入力1ビット信号とPビットの係数の積と、上記出力信号とPビットの係数の積との加算値の積分値を求める第1段目の混合手段と、
上記入力1ビット信号とPビットの係数の積と、上記出力信号とPビットの係数の積と、前段の混合手段からの積分値との加算値の積分値を求める中間段のn−1個の混合手段と、
上記入力1ビット信号とPビットの係数の積と、前段の混合手段からの積分値との加算値を求めて、上記量子化手段で再量子化されるpビット信号を生成する最終段の混合手段とを備え、
当該デルタ−シグマ変調装置の入力1ビット信号に対する伝達関数は、下記式7で表され、
- 請求項1乃至10記載のデルタ−シグマ変調装置が複数縦続接続されて成る1ビット信号処理装置。
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