JP3033162B2 - ノイズシェーピング回路 - Google Patents
ノイズシェーピング回路Info
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- JP3033162B2 JP3033162B2 JP2248875A JP24887590A JP3033162B2 JP 3033162 B2 JP3033162 B2 JP 3033162B2 JP 2248875 A JP2248875 A JP 2248875A JP 24887590 A JP24887590 A JP 24887590A JP 3033162 B2 JP3033162 B2 JP 3033162B2
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- noise shaping
- adder
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B14/00—Transmission systems not characterised by the medium used for transmission
- H04B14/02—Transmission systems not characterised by the medium used for transmission characterised by the use of pulse modulation
- H04B14/04—Transmission systems not characterised by the medium used for transmission characterised by the use of pulse modulation using pulse code modulation
- H04B14/046—Systems or methods for reducing noise or bandwidth
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ノイズシェーピング回路に関し、特に、例
えば１ビットD/A変換装置等に用いて好適なノイズシェ
ーピング回路に関する。
えば１ビットD/A変換装置等に用いて好適なノイズシェ
ーピング回路に関する。
本発明は、入力信号を量子化する第１の量子化器での
量子化誤差成分をフィードバックする１次のノイズシェ
ーピング構成を有すると共に、第１の量子化器の量子化
誤差信号を所定のフィードバック回路部を介して上記第
１の量子化器の入力側に帰還するノイズシェーピング回
路において、フィードバック回路部は、第１の量子化誤
差出力手段からの誤差信号が入力される合成手段と、こ
の合成手段からの出力信号を量子化する第２の量子化器
と、この第２の量子化器での量子化誤差を取り出す第２
の量子化誤差出力手段と、所定の伝達関数を有し第２の
量子化誤差出力手段からの誤差信号が入力され、出力が
上記合成回路に送られる伝達関数手段と、第２の量子化
器からの出力信号が入力される微分手段とを有して成る
ことにより、高次のノイズシェーピング動作の安定化を
図ると共に、ダイナミックレンジの低下も防止し得るよ
うにしたものである。
量子化誤差成分をフィードバックする１次のノイズシェ
ーピング構成を有すると共に、第１の量子化器の量子化
誤差信号を所定のフィードバック回路部を介して上記第
１の量子化器の入力側に帰還するノイズシェーピング回
路において、フィードバック回路部は、第１の量子化誤
差出力手段からの誤差信号が入力される合成手段と、こ
の合成手段からの出力信号を量子化する第２の量子化器
と、この第２の量子化器での量子化誤差を取り出す第２
の量子化誤差出力手段と、所定の伝達関数を有し第２の
量子化誤差出力手段からの誤差信号が入力され、出力が
上記合成回路に送られる伝達関数手段と、第２の量子化
器からの出力信号が入力される微分手段とを有して成る
ことにより、高次のノイズシェーピング動作の安定化を
図ると共に、ダイナミックレンジの低下も防止し得るよ
うにしたものである。
近年において、オーディオ機器等で用いられる高精度
のD/A変換方式として、オーバーサンプリング型１ビッ
トD/A変換方式が注目されている。この方式のD/A変換装
置の基本構成を第４図に示す。
のD/A変換方式として、オーバーサンプリング型１ビッ
トD/A変換方式が注目されている。この方式のD/A変換装
置の基本構成を第４図に示す。
この第４図において、入力端子101に供給されたデジ
タル信号は、デジタルフィルタ等を用いて成るオーバー
サンプリング回路102にて適当な倍率にオーバーサンプ
リングされた後、ノイズシェーピング回路103に送られ
ている。このノイズシェーピング回路103では、数ビッ
ト（現状では１〜５ビット）程度に再量子化され、この
再量子化の際のノイズ（量子化誤差）がフィードバック
されることで高域側にシフトされ、低域側が抑圧された
ノイズスペクトル分布となる。ノイズシェーピング回路
103から出力された数ビットのデータは、PWM回路等を用
いた１ビットD/A変換器104で１ビット波形に変換され、
出力端子105から取り出される。なお、１ビットD/A変換
器104の代わりに、２ビット以上の多ビット波形に変換
するD/A変換器を用いてもよいが、この場合、微分非直
線歪み、グリッチ等の問題を解決する必要がある。
タル信号は、デジタルフィルタ等を用いて成るオーバー
サンプリング回路102にて適当な倍率にオーバーサンプ
リングされた後、ノイズシェーピング回路103に送られ
ている。このノイズシェーピング回路103では、数ビッ
ト（現状では１〜５ビット）程度に再量子化され、この
再量子化の際のノイズ（量子化誤差）がフィードバック
されることで高域側にシフトされ、低域側が抑圧された
ノイズスペクトル分布となる。ノイズシェーピング回路
103から出力された数ビットのデータは、PWM回路等を用
いた１ビットD/A変換器104で１ビット波形に変換され、
出力端子105から取り出される。なお、１ビットD/A変換
器104の代わりに、２ビット以上の多ビット波形に変換
するD/A変換器を用いてもよいが、この場合、微分非直
線歪み、グリッチ等の問題を解決する必要がある。
このような方式において、広いダイナミックレンジを
得るには、ノイズシェーピング回路103に広いダイナミ
ックレンジが要求される。ノイズシェーピング回路103
のダイナミックレンジを決定する要因は、動作レートf
NS、次数Ｎ、再量子化器のビット数Ｍである。動作レー
トfNSを高くとればダイナミックレンジは向上するが、
半導体素子の動作速度の上限値によってfNSは制限を受
ける。そこで、次数Ｎを高めることによって、S/Nを向
上させることが考えられる。
得るには、ノイズシェーピング回路103に広いダイナミ
ックレンジが要求される。ノイズシェーピング回路103
のダイナミックレンジを決定する要因は、動作レートf
NS、次数Ｎ、再量子化器のビット数Ｍである。動作レー
トfNSを高くとればダイナミックレンジは向上するが、
半導体素子の動作速度の上限値によってfNSは制限を受
ける。そこで、次数Ｎを高めることによって、S/Nを向
上させることが考えられる。
ここで第５図は、一般的なＮ次（Ｎ重積分型）のノイ
ズシェーピング回路を示している。この第５図のノイズ
シェーピング回路の入力端子111には、例えば上記第４
図のオーバーサンプリング回路102からの出力信号が供
給されており、出力端子112からの出力信号が例えば上
記第４図の１ビットD/A変換器104に送られる。
ズシェーピング回路を示している。この第５図のノイズ
シェーピング回路の入力端子111には、例えば上記第４
図のオーバーサンプリング回路102からの出力信号が供
給されており、出力端子112からの出力信号が例えば上
記第４図の１ビットD/A変換器104に送られる。
この第５図のノイズシェーピング回路の量子化器113
の出力は、１サンプル遅延素子114を介して取り出され
て量子化器113の入力側に帰還されるようになってお
り、この帰還信号が供給される加算器（入力に対して減
算する減算器）1151と量子化器113の入力端子との間に
１次の積分器1161が挿入接続されている。積分器116
1は、加算器と１サンプル遅延素子から成り、加算出力
を１サンプル遅延して加算器に戻す構成を有している。
ここまでが１次ノイズシェーピング回路の基本構成であ
り、次数が増えるに従って入力端子側に積分器及び負帰
還用の加算器の組を増加させてゆき、例えばＮ組設ける
ことでＮ次のノイズシェーピング回路を構成することが
できる。第５図はＮ次のノイズシェーピング回路の構成
例を示しており、入力端子111にはＮ番目の加算器（減
算器）115Nが接続され、次のＮ−１番目の加算器115N-1
との間にＮ番目の積分器116Nが挿入接続されることにな
る。各加算器115N〜1151には量子化器113の出力を１サ
ンプル遅延素子114で遅延した信号がそれぞれ供給さ
れ、この１サンプル遅延出力信号が各加算器115N〜1151
のそれぞれの入力から減算されるようになっている。
の出力は、１サンプル遅延素子114を介して取り出され
て量子化器113の入力側に帰還されるようになってお
り、この帰還信号が供給される加算器（入力に対して減
算する減算器）1151と量子化器113の入力端子との間に
１次の積分器1161が挿入接続されている。積分器116
1は、加算器と１サンプル遅延素子から成り、加算出力
を１サンプル遅延して加算器に戻す構成を有している。
ここまでが１次ノイズシェーピング回路の基本構成であ
り、次数が増えるに従って入力端子側に積分器及び負帰
還用の加算器の組を増加させてゆき、例えばＮ組設ける
ことでＮ次のノイズシェーピング回路を構成することが
できる。第５図はＮ次のノイズシェーピング回路の構成
例を示しており、入力端子111にはＮ番目の加算器（減
算器）115Nが接続され、次のＮ−１番目の加算器115N-1
との間にＮ番目の積分器116Nが挿入接続されることにな
る。各加算器115N〜1151には量子化器113の出力を１サ
ンプル遅延素子114で遅延した信号がそれぞれ供給さ
れ、この１サンプル遅延出力信号が各加算器115N〜1151
のそれぞれの入力から減算されるようになっている。
ところで、第５図のＮ次のノイズシェーピング回路に
おいて、入力端子111への入力をＸ、出力端子112からの
出力をＹ、量子化器113での量子化誤差をε０とすると
き、 Ｙ＝Ｘ＋（１−z-1）Ｎε０ ・・・ となる。しかしながらこの構成の場合には、次数を３次
以上とすると、積分器がオーバーロードし、動作が不安
定となる。
おいて、入力端子111への入力をＸ、出力端子112からの
出力をＹ、量子化器113での量子化誤差をε０とすると
き、 Ｙ＝Ｘ＋（１−z-1）Ｎε０ ・・・ となる。しかしながらこの構成の場合には、次数を３次
以上とすると、積分器がオーバーロードし、動作が不安
定となる。
そこで、多段構成のノイズシェーピング回路が考えら
れているが、各段の回路の入力が前段の回路の量子化誤
差であることから各段の回路の出力はノイズ成分となっ
ており、最終出力に２段目以降の回路のノイズ成分が加
算されるため、ダイナミックレンジが劣化する傾向があ
る。
れているが、各段の回路の入力が前段の回路の量子化誤
差であることから各段の回路の出力はノイズ成分となっ
ており、最終出力に２段目以降の回路のノイズ成分が加
算されるため、ダイナミックレンジが劣化する傾向があ
る。
本発明はこのような点に鑑みてなされたものであり、
高次のノイズシェーピングが安定に行われるのみなら
ず、ダイナミックレンジの劣化を有効に防止し得るよう
なノイズシェーピング回路の提供を目的とする。
高次のノイズシェーピングが安定に行われるのみなら
ず、ダイナミックレンジの劣化を有効に防止し得るよう
なノイズシェーピング回路の提供を目的とする。
本発明に係るノイズシェーピング回路は、入力信号を
量子化する第１の量子化器と、この第１の量子化器での
量子化誤差成分を入力側にフィードバックする１次のノ
イズシェーピング構成と、上記第１の量子化器での量子
化誤差を取り出す第１の量子化誤差出力手段と、この第
１の量子化誤差出力手段からの誤差信号が入力される合
成手段と、この合成手段からの出力信号を量子化する第
２の量子化器と、この第２の量子化器での量子化誤差を
取り出す第２の量子化誤差出力手段と、所定の伝達関数
を有し、上記第２の量子化誤差出力手段からの誤差信号
が入力され、出力が上記合成回路に送られる伝達関数手
段と、上記第２の量子化器からの出力信号が入力される
微分手段と、この微分手段からの出力信号を上記第１の
量子化器の入力に加算する加算手段とを有して成ること
により、上述の課題を解決する。
量子化する第１の量子化器と、この第１の量子化器での
量子化誤差成分を入力側にフィードバックする１次のノ
イズシェーピング構成と、上記第１の量子化器での量子
化誤差を取り出す第１の量子化誤差出力手段と、この第
１の量子化誤差出力手段からの誤差信号が入力される合
成手段と、この合成手段からの出力信号を量子化する第
２の量子化器と、この第２の量子化器での量子化誤差を
取り出す第２の量子化誤差出力手段と、所定の伝達関数
を有し、上記第２の量子化誤差出力手段からの誤差信号
が入力され、出力が上記合成回路に送られる伝達関数手
段と、上記第２の量子化器からの出力信号が入力される
微分手段と、この微分手段からの出力信号を上記第１の
量子化器の入力に加算する加算手段とを有して成ること
により、上述の課題を解決する。
ここで、上記の合成手段、第２の量子化器、第２の量
子化誤差出力手段、伝達関数手段及び微分手段は、高次
のノイズシェーピングを行うためのフィードバック回路
部を構成している。
子化誤差出力手段、伝達関数手段及び微分手段は、高次
のノイズシェーピングを行うためのフィードバック回路
部を構成している。
高次のノイズシェーピングを行うためのフィードバッ
ク回路部からの出力を、第１の量子化器の入力側に帰還
しており、第１の量子化器からの最終出力に加算してい
ないため、最終出力でのダイナミックレンジを劣化させ
ることがなく、また第２の量子化器の分解能を高めて動
作を安定化することができる。
ク回路部からの出力を、第１の量子化器の入力側に帰還
しており、第１の量子化器からの最終出力に加算してい
ないため、最終出力でのダイナミックレンジを劣化させ
ることがなく、また第２の量子化器の分解能を高めて動
作を安定化することができる。
第１図は本発明に係るノイズシェーピング回路の第１
の実施例を示すブロック回路図である。
の実施例を示すブロック回路図である。
この第１図に示すノイズシェーピング回路において、
入力端子11には、例えば前述した第４図のオーバーサン
プリング回路102にて適当な倍率にオーバーサンプリン
グされたデジタルオーディオ信号が入力されており、ま
た、出力端子12からの出力信号は、例えば前述した第４
図の１ビットD/A変換器104に送られて１ビット波形に変
換されるようになっている。これらの入出力端子間の量
子化器13は、例えば20ビット前後の入力デジタルオーデ
ィオ信号を数ビット程度に再量子化して出力する。この
量子化器13で生ずる量子化誤差を加算器（減算器）14で
取り出し、１サンプル遅延素子16を介し、加算器17を介
して入力側の加算器15に帰還することで、１次のノイズ
シェーピングを行い、また上記加算器14から得られた量
子化誤差を、フィードバック回路部20を介して入力側の
加算器15に帰還することで、高次のノイズシェーピング
を行っている。ここで加算器14は、量子化器13の入力か
ら出力を減算することにより、量子化誤差−εＭを取り
出している。
入力端子11には、例えば前述した第４図のオーバーサン
プリング回路102にて適当な倍率にオーバーサンプリン
グされたデジタルオーディオ信号が入力されており、ま
た、出力端子12からの出力信号は、例えば前述した第４
図の１ビットD/A変換器104に送られて１ビット波形に変
換されるようになっている。これらの入出力端子間の量
子化器13は、例えば20ビット前後の入力デジタルオーデ
ィオ信号を数ビット程度に再量子化して出力する。この
量子化器13で生ずる量子化誤差を加算器（減算器）14で
取り出し、１サンプル遅延素子16を介し、加算器17を介
して入力側の加算器15に帰還することで、１次のノイズ
シェーピングを行い、また上記加算器14から得られた量
子化誤差を、フィードバック回路部20を介して入力側の
加算器15に帰還することで、高次のノイズシェーピング
を行っている。ここで加算器14は、量子化器13の入力か
ら出力を減算することにより、量子化誤差−εＭを取り
出している。
フィードバック回路部20において、上記加算器14から
の量子化誤差を遅延素子16で１サンプル遅延して得られ
た信号が、合成手段である加算器（減算器）21に送られ
ており、この加算器21からの出力は、加算器22を介し、
量子化器23に送られている。この量子化器23で生ずる量
子化誤差は、加算器（減算器）24にて取り出され、１サ
ンプル遅延素子25、26、係数乗算器27（乗算係数２）等
から成る伝達関数回路を介して合成手段である加算器21
に送られている。量子化器23からの出力は、２次の微分
回路30を介し、フィードバック出力信号として加算器17
に送られて上記１サンプル遅延素子16からの出力と加算
され、この加算器17からの加算出力信号が上記入力側の
加算器15に送られている。なお２次の微分回路30は、入
力（量子化器23からの出力）を１サンプル遅延する遅延
素子31と、入力から遅延素子31の出力を減算する加算器
（減算器）32と、この加算器32からの出力を１サンプル
遅延する遅延素子33と、加算器32からの出力が２系統
（２倍分）入力され遅延素子33からの出力が減算信号と
して入力される加算器（減算器）34とから成っている。
の量子化誤差を遅延素子16で１サンプル遅延して得られ
た信号が、合成手段である加算器（減算器）21に送られ
ており、この加算器21からの出力は、加算器22を介し、
量子化器23に送られている。この量子化器23で生ずる量
子化誤差は、加算器（減算器）24にて取り出され、１サ
ンプル遅延素子25、26、係数乗算器27（乗算係数２）等
から成る伝達関数回路を介して合成手段である加算器21
に送られている。量子化器23からの出力は、２次の微分
回路30を介し、フィードバック出力信号として加算器17
に送られて上記１サンプル遅延素子16からの出力と加算
され、この加算器17からの加算出力信号が上記入力側の
加算器15に送られている。なお２次の微分回路30は、入
力（量子化器23からの出力）を１サンプル遅延する遅延
素子31と、入力から遅延素子31の出力を減算する加算器
（減算器）32と、この加算器32からの出力を１サンプル
遅延する遅延素子33と、加算器32からの出力が２系統
（２倍分）入力され遅延素子33からの出力が減算信号と
して入力される加算器（減算器）34とから成っている。
以上のような構成において、入力端子11への入力を
Ｘ、出力端子12からの出力をＹ、加算器15から量子化器
13への入力をＶとするとき、量子化器13で生ずる量子化
誤差εＭは、 εＭ＝Ｙ−Ｖ ・・・ である。加算器（減算器）14は、量子化器13への入力Ｖ
から出力Ｙを減算しているから、加算器13からは−εＭ
が取り出され、遅延素子16で１サンプル遅延されて、−
z-1εＭがフィードバック回路部20に供給されることに
なる。次に量子化器23での量子化誤差をεＦとすると
き、加算器24からは−εＦが出力されることになり、こ
れが遅延素子25、26で２サンプル遅延されて−z-2εＦ
となり、加算器21に送られて遅延素子16からの−z-1ε
Ｍから減算されることにより、加算器21からの出力が、 −z-1εＭ＋z-2εＦ となる。この出力が加算器22に送られて、係数乗算器27
からの出力−2z-1εＦと加算されることにより、加算器
22からの出力は、 −z-1εＭ−2z-1εＦ＋z-2εＦ となる。この出力が量子化器23で再量子化される際に上
記量子化誤差εＦが生ずる（加わる）ことから、量子化
器23からの出力Ｗは、 Ｗ＝−z-1εＭ＋εＦ−2z-1εＦ＋z-2εＦ ＝−z-1εＭ＋（１−z-1）２εＦ ・・・ となる。これは、前記式のＮ次のノイズシェーピング
構成の入出力を表す式中のＸを−z-1εＭとし、Ｎを２
とし、量子化誤差ε０をεＦとしたものであり、加算器
21から伝達関数回路を含み量子化器23までの構成が２次
のノイズシェーピング回路構成に等価であることを示
す。この量子化器出力Ｗは、微分回路30により、１回微
分したものと２回微分したものとの和が取り出されるこ
とから、微分回路30の出力Ｕは、 Ｕ＝（１−z-1）Ｗ＋（１−z-1）2W ＝（２−z-1）（１−z-1）Ｗ ・・・ また、この出力Ｕが加算器17で遅延素子16からの出力−
z-1εＭと加算され、次の加算器15で入力Ｘと加算され
るから、加算器15から量子化器13に送られる入力Ｖは、 Ｖ＝Ｕ−z-1εＭ＋Ｘ ・・・ この入力Ｖが量子化器13で再量子化される際に量子化誤
差εＭが重畳されて出力Ｙとなるから、 Ｙ＝Ｖ＋εＭ ＝Ｕ−z-1εＭ＋Ｘ＋εＭ ＝Ｘ＋Ｕ＋（１−z-1）εＭ ・・・ この式のＵに上記式を代入して、 Ｙ＝Ｘ＋（２−z-1）（１−z-1）Ｗ＋（１−z-1）εＭ
・・・ この式式のＷに上記式を代入して整理すると、 Ｙ＝Ｘ＋（１−z-1）３εＭ ＋（２−z-1）（１−z-1）３εＦ ＝Ｘ＋（１−z-1）３（εＭ＋εＦ） ＋（１−z-1）４εＦ ・・・ が得られる。この式から明らかなように、第１図の回
路の入出力特性は、３次及び４次のノイズシェーピング
特性となっていることが分かる。
Ｘ、出力端子12からの出力をＹ、加算器15から量子化器
13への入力をＶとするとき、量子化器13で生ずる量子化
誤差εＭは、 εＭ＝Ｙ−Ｖ ・・・ である。加算器（減算器）14は、量子化器13への入力Ｖ
から出力Ｙを減算しているから、加算器13からは−εＭ
が取り出され、遅延素子16で１サンプル遅延されて、−
z-1εＭがフィードバック回路部20に供給されることに
なる。次に量子化器23での量子化誤差をεＦとすると
き、加算器24からは−εＦが出力されることになり、こ
れが遅延素子25、26で２サンプル遅延されて−z-2εＦ
となり、加算器21に送られて遅延素子16からの−z-1ε
Ｍから減算されることにより、加算器21からの出力が、 −z-1εＭ＋z-2εＦ となる。この出力が加算器22に送られて、係数乗算器27
からの出力−2z-1εＦと加算されることにより、加算器
22からの出力は、 −z-1εＭ−2z-1εＦ＋z-2εＦ となる。この出力が量子化器23で再量子化される際に上
記量子化誤差εＦが生ずる（加わる）ことから、量子化
器23からの出力Ｗは、 Ｗ＝−z-1εＭ＋εＦ−2z-1εＦ＋z-2εＦ ＝−z-1εＭ＋（１−z-1）２εＦ ・・・ となる。これは、前記式のＮ次のノイズシェーピング
構成の入出力を表す式中のＸを−z-1εＭとし、Ｎを２
とし、量子化誤差ε０をεＦとしたものであり、加算器
21から伝達関数回路を含み量子化器23までの構成が２次
のノイズシェーピング回路構成に等価であることを示
す。この量子化器出力Ｗは、微分回路30により、１回微
分したものと２回微分したものとの和が取り出されるこ
とから、微分回路30の出力Ｕは、 Ｕ＝（１−z-1）Ｗ＋（１−z-1）2W ＝（２−z-1）（１−z-1）Ｗ ・・・ また、この出力Ｕが加算器17で遅延素子16からの出力−
z-1εＭと加算され、次の加算器15で入力Ｘと加算され
るから、加算器15から量子化器13に送られる入力Ｖは、 Ｖ＝Ｕ−z-1εＭ＋Ｘ ・・・ この入力Ｖが量子化器13で再量子化される際に量子化誤
差εＭが重畳されて出力Ｙとなるから、 Ｙ＝Ｖ＋εＭ ＝Ｕ−z-1εＭ＋Ｘ＋εＭ ＝Ｘ＋Ｕ＋（１−z-1）εＭ ・・・ この式のＵに上記式を代入して、 Ｙ＝Ｘ＋（２−z-1）（１−z-1）Ｗ＋（１−z-1）εＭ
・・・ この式式のＷに上記式を代入して整理すると、 Ｙ＝Ｘ＋（１−z-1）３εＭ ＋（２−z-1）（１−z-1）３εＦ ＝Ｘ＋（１−z-1）３（εＭ＋εＦ） ＋（１−z-1）４εＦ ・・・ が得られる。この式から明らかなように、第１図の回
路の入出力特性は、３次及び４次のノイズシェーピング
特性となっていることが分かる。
ところで、遅延素子16からの量子化誤差成分出力を加
算器17を介して加算器15に帰還する構成は、１次のノイ
ズシェーピング回路構成であるから、安定な動作が可能
である。また、フィードバック回路部20の加算器21から
量子化器23までの２次のノイズシェーピング回路構成に
ついては、この出力が微分回路30を介して量子化器13の
入力側に帰還されており量子化器13の最終出力に加算さ
れることがないことから、量子化器23を多値化、高分解
能化して量子化誤差を小さくでき、積分器のオーバーロ
ードを防止できて、動作の安定化が図れると共に、量子
化器13からの最終出力でのダイナミックレンジの劣化も
ない。
算器17を介して加算器15に帰還する構成は、１次のノイ
ズシェーピング回路構成であるから、安定な動作が可能
である。また、フィードバック回路部20の加算器21から
量子化器23までの２次のノイズシェーピング回路構成に
ついては、この出力が微分回路30を介して量子化器13の
入力側に帰還されており量子化器13の最終出力に加算さ
れることがないことから、量子化器23を多値化、高分解
能化して量子化誤差を小さくでき、積分器のオーバーロ
ードを防止できて、動作の安定化が図れると共に、量子
化器13からの最終出力でのダイナミックレンジの劣化も
ない。
ところで、フィードバック回路部20内の量子化器23
は、上述したように高分解能化が可能であり、高分解能
化した場合には、メインの量子化器13の量子化誤差εＭ
の最大振幅に比べてεＦは無視できる程度に小さくな
る。このとき、上記式中の右辺第３項の（１−z-1）
４εＦは、第２項に比べて非常に小さな値となることか
ら、上記式は、 Ｙ≒Ｘ＋（１−z-1）３（εＭ＋εＦ） ＝Ｘ＋（１−z-1）３εＭ（１＋εF/εＭ） ≒Ｘ＋（１−z-1）３εＭ となり、見掛け上は３次のノイズシェーピング特性が支
配的に現れることになる。
は、上述したように高分解能化が可能であり、高分解能
化した場合には、メインの量子化器13の量子化誤差εＭ
の最大振幅に比べてεＦは無視できる程度に小さくな
る。このとき、上記式中の右辺第３項の（１−z-1）
４εＦは、第２項に比べて非常に小さな値となることか
ら、上記式は、 Ｙ≒Ｘ＋（１−z-1）３（εＭ＋εＦ） ＝Ｘ＋（１−z-1）３εＭ（１＋εF/εＭ） ≒Ｘ＋（１−z-1）３εＭ となり、見掛け上は３次のノイズシェーピング特性が支
配的に現れることになる。
以上のような見掛け上３次のノイズシェーピング特性
を有するノイズシェーピング回路は、例えば第２図に示
すような本発明の第２の実施例の回路構成によっても実
現できる。この第２図において、上記第１図の各部と対
応する部分には同じ参照番号を付することによって説明
を省略する。
を有するノイズシェーピング回路は、例えば第２図に示
すような本発明の第２の実施例の回路構成によっても実
現できる。この第２図において、上記第１図の各部と対
応する部分には同じ参照番号を付することによって説明
を省略する。
この第２図に示す第２の実施例において、１次のノイ
ズシェーピング構成としては、メインの量子化器13の入
力側に積分器18を挿入接続し、この積分器18の入力側の
加算器15bに量子化器13の出力を１サンプル遅延素子16b
を介して送って入力から減算することにより、量子化器
13の量子化誤差成分を負帰還するような構成を用いてい
る。また、高次のノイズシェーピングを行うために、量
子化器13の量子化誤差をフィードバック回路部20を介し
て入力端子11側の加算器15aに負帰還している。すなわ
ち、加算器14aにて、量子化器13の入力を遅延素子16cで
１サンプル遅延したものから量子化器13の出力を遅延素
子16dで１サンプル遅延したものを減算することで、量
子化器13の量子化誤差を取り出し、フィードバック回路
部20に送っている。フィードバック回路部20は、量子化
器23の入力側に２個の積分器41、45を設けて成る２次の
ノイズシェーピング回路と、この２次のノイズシェーピ
ング回路からの出力を微分する微分回路30とから構成さ
れている。すなわち、上記加算器14aからの量子化誤差
は、加算器21、積分器41、加算器44及び積分器45を介し
て量子化器23に送られており、この量子化器23からの出
力が遅延素子48で１サンプル遅延されて、加算器44及び
21にそれぞれ減算信号として帰還（負帰還）されてい
る。なお、積分器41は、加算器42からの出力を１サンプ
ル遅延素子43を介して加算器42に帰還する構成を有し、
また積分器45は、加算器46からの出力を１サンプル遅延
素子47を介して加算器46に帰還する構成を有している。
この２次のノイズシェーピング回路から出力Ｗは、前記
式より、 Ｗ＝−z-1εＭ＋（１−z-1）２εＦ すなわち、上記式と同じものとなり、同様な動作が行
われる。また、この出力Ｗが供給される微分回路30は、
上記第１図の微分回路30と全く同じものであり、加算器
34への加算器32からの２系統（２倍）の入力を、２倍の
係数乗算器35にて表現している。
ズシェーピング構成としては、メインの量子化器13の入
力側に積分器18を挿入接続し、この積分器18の入力側の
加算器15bに量子化器13の出力を１サンプル遅延素子16b
を介して送って入力から減算することにより、量子化器
13の量子化誤差成分を負帰還するような構成を用いてい
る。また、高次のノイズシェーピングを行うために、量
子化器13の量子化誤差をフィードバック回路部20を介し
て入力端子11側の加算器15aに負帰還している。すなわ
ち、加算器14aにて、量子化器13の入力を遅延素子16cで
１サンプル遅延したものから量子化器13の出力を遅延素
子16dで１サンプル遅延したものを減算することで、量
子化器13の量子化誤差を取り出し、フィードバック回路
部20に送っている。フィードバック回路部20は、量子化
器23の入力側に２個の積分器41、45を設けて成る２次の
ノイズシェーピング回路と、この２次のノイズシェーピ
ング回路からの出力を微分する微分回路30とから構成さ
れている。すなわち、上記加算器14aからの量子化誤差
は、加算器21、積分器41、加算器44及び積分器45を介し
て量子化器23に送られており、この量子化器23からの出
力が遅延素子48で１サンプル遅延されて、加算器44及び
21にそれぞれ減算信号として帰還（負帰還）されてい
る。なお、積分器41は、加算器42からの出力を１サンプ
ル遅延素子43を介して加算器42に帰還する構成を有し、
また積分器45は、加算器46からの出力を１サンプル遅延
素子47を介して加算器46に帰還する構成を有している。
この２次のノイズシェーピング回路から出力Ｗは、前記
式より、 Ｗ＝−z-1εＭ＋（１−z-1）２εＦ すなわち、上記式と同じものとなり、同様な動作が行
われる。また、この出力Ｗが供給される微分回路30は、
上記第１図の微分回路30と全く同じものであり、加算器
34への加算器32からの２系統（２倍）の入力を、２倍の
係数乗算器35にて表現している。
この第２図において、第１図の加算器14及び15は、加
算器15a、15b及び15cにて等価の動作が実現され、また
第１図の１サンプル遅延素子16は４個の１サンプル遅延
素子16a〜16dにて等価の動作が実現されている。
算器15a、15b及び15cにて等価の動作が実現され、また
第１図の１サンプル遅延素子16は４個の１サンプル遅延
素子16a〜16dにて等価の動作が実現されている。
この第２図に示す第２の実施例の動作及び効果は、上
述した第１図の第１の実施例と同様であるため、説明を
省略する。
述した第１図の第１の実施例と同様であるため、説明を
省略する。
次に第３図は、本発明の第３の実施例として、上記第
１の実施例の３次のノイズシェーピング回路構成を一般
にＮ次に拡張した例を示している。この第３図中の上記
第１図の各部と同じ部分には同じ参照番号を付して説明
を省略する。
１の実施例の３次のノイズシェーピング回路構成を一般
にＮ次に拡張した例を示している。この第３図中の上記
第１図の各部と同じ部分には同じ参照番号を付して説明
を省略する。
一般にＮ次のノイズシェーピング特性を得るために
は、第１図の２段の微分器のカスケード接続を有して成
る微分回路30の代わりに、Ｎ−１段の微分器のカスケー
ド接続し、各微分器からの出力を加算するような構成の
微分回路50を用いることで実現できる。すなわち、量子
化器23からの出力を、１サンプル遅延素子511を介して
加算器（減算器）521に送って、入力（量子化器23から
の出力）から減算する微分器を初段に設け、この第１段
目の微分器からの出力（加算器521からの出力）を次の
第２段目の微分器に送ると共に最終段である第Ｎ−１段
目の微分器の加算器52N-1に送るようにし、以下同様
に、各段の微分器出力を次段の微分器に送ると共に最終
段の第Ｎ−１段目の微分器の加算器52N-1に送るように
して、微分回路50を構成している。他の構成は、上記第
１図に示した第１の実施例と同様である。
は、第１図の２段の微分器のカスケード接続を有して成
る微分回路30の代わりに、Ｎ−１段の微分器のカスケー
ド接続し、各微分器からの出力を加算するような構成の
微分回路50を用いることで実現できる。すなわち、量子
化器23からの出力を、１サンプル遅延素子511を介して
加算器（減算器）521に送って、入力（量子化器23から
の出力）から減算する微分器を初段に設け、この第１段
目の微分器からの出力（加算器521からの出力）を次の
第２段目の微分器に送ると共に最終段である第Ｎ−１段
目の微分器の加算器52N-1に送るようにし、以下同様
に、各段の微分器出力を次段の微分器に送ると共に最終
段の第Ｎ−１段目の微分器の加算器52N-1に送るように
して、微分回路50を構成している。他の構成は、上記第
１図に示した第１の実施例と同様である。
この第３の実施例のノイズシェーピング回路における
入力Ｘに対する出力Ｙは、 Ｙ＝Ｘ＋（１−z-1）ＮεＭ＋ （（１−z-1）３＋（１−z-1）４ ＋…＋（１−z-1）Ｎ＋（１−z-1）N+1）εＦ ・
・・ となる。ここで、フィードバック回路部20内の量子化器
23の分解能をメインの量子化器13の分解能よりも充分に
細かくとることで、εＭ≫εＦとなるから、上記式
は、 Ｙ≒Ｘ＋（１−z-1）ＮεＭ ・・・ と近似でき、Ｎ次のノイズシェーピング特性が得られる
ことになる。
入力Ｘに対する出力Ｙは、 Ｙ＝Ｘ＋（１−z-1）ＮεＭ＋ （（１−z-1）３＋（１−z-1）４ ＋…＋（１−z-1）Ｎ＋（１−z-1）N+1）εＦ ・
・・ となる。ここで、フィードバック回路部20内の量子化器
23の分解能をメインの量子化器13の分解能よりも充分に
細かくとることで、εＭ≫εＦとなるから、上記式
は、 Ｙ≒Ｘ＋（１−z-1）ＮεＭ ・・・ と近似でき、Ｎ次のノイズシェーピング特性が得られる
ことになる。
この第３の実施例の動作及び効果も、上記第１の実施
例と同様であるため、説明を省略する。
例と同様であるため、説明を省略する。
以上説明したことからも明らかなように、本発明に係
るノイズシェーピング回路によれば、第１の量子化器で
生じた量子化誤差を該第１の量子化器の入力側に帰還し
て高次のノイズシェーピングを行うためのフィードバッ
ク回路部として、第１の量子化誤差出力手段からの誤差
信号を合成手段を介して第２の量子化器に送り、この第
２の量子化器での量子化誤差を伝達関数手段を介して上
記合成手段に送ると共に、上記第２の量子化器からの出
力信号を微分手段を介して上記第１の量子化器の入力側
に帰還していることにより、高次のノイズシェーピング
用のフィードバック回路部からの出力を、上記第１の量
子化器からの最終出力に加算していないため、最終出力
でのダイナミックレンジを劣化させることがなく、また
第２の量子化器の分解能を高めて量子化誤差を小さくし
動作を安定化することができる。
るノイズシェーピング回路によれば、第１の量子化器で
生じた量子化誤差を該第１の量子化器の入力側に帰還し
て高次のノイズシェーピングを行うためのフィードバッ
ク回路部として、第１の量子化誤差出力手段からの誤差
信号を合成手段を介して第２の量子化器に送り、この第
２の量子化器での量子化誤差を伝達関数手段を介して上
記合成手段に送ると共に、上記第２の量子化器からの出
力信号を微分手段を介して上記第１の量子化器の入力側
に帰還していることにより、高次のノイズシェーピング
用のフィードバック回路部からの出力を、上記第１の量
子化器からの最終出力に加算していないため、最終出力
でのダイナミックレンジを劣化させることがなく、また
第２の量子化器の分解能を高めて量子化誤差を小さくし
動作を安定化することができる。
第１図は本発明に係るノイズシェーピング回路の第１の
実施例を示すブロック回路図、第２図は本発明の第２の
実施例を示すブロック回路図、第３図は本発明の第３の
実施例を示すブロック回路図、第４図は１ビットD/A変
換装置の全体構成を概略的に示すブロック図、第５図は
Ｎ次のノイズシェーピング回路の従来例を示すブロック
回路図である。 11……入力端子 12……出力端子 13……（第１の）量子化器 14、15、17、21、22、24、32、34……加算器 16、25、26、31、33……１サンプル遅延素子 20……フィードバック回路部 23……（第２の）量子化器 30……微分回路
実施例を示すブロック回路図、第２図は本発明の第２の
実施例を示すブロック回路図、第３図は本発明の第３の
実施例を示すブロック回路図、第４図は１ビットD/A変
換装置の全体構成を概略的に示すブロック図、第５図は
Ｎ次のノイズシェーピング回路の従来例を示すブロック
回路図である。 11……入力端子 12……出力端子 13……（第１の）量子化器 14、15、17、21、22、24、32、34……加算器 16、25、26、31、33……１サンプル遅延素子 20……フィードバック回路部 23……（第２の）量子化器 30……微分回路
Claims (1)
- 【請求項１】入力信号を量子化する第１の量子化器での
量子化誤差成分を入力側にフィードバックする１次のノ
イズシェーピング構成を有すると共に、上記第１の量子
化器での量子化誤差を取り出す第１の量子化誤差出力手
段からの誤差信号を所定のフィードバック回路部を介し
て上記第１の量子化器の入力側に帰還するノイズシェー
ピング回路において、 上記フィードバック回路部は、 上記第１の量子化誤差出力手段からの誤差信号が入力さ
れる合成手段と、 この合成手段からの出力信号を量子化する第２の量子化
器と、 この第２の量子化器での量子化誤差を取り出す第２の量
子化誤差出力手段と、 所定の伝達関数を有し、上記第２の量子化誤差出力手段
からの誤差信号が入力され、出力が上記合成回路に送ら
れる伝達関数手段と、 上記第２の量子化器からの出力信号が入力される微分手
段と、 を有して成るノイズシェーピング回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2248875A JP3033162B2 (ja) | 1990-09-20 | 1990-09-20 | ノイズシェーピング回路 |
| US07/759,930 US5144306A (en) | 1990-09-20 | 1991-09-13 | Noise shaping circuit |
| EP91308476A EP0476973B1 (en) | 1990-09-20 | 1991-09-17 | Noise shaping circuit |
| DE69107155T DE69107155T2 (de) | 1990-09-20 | 1991-09-17 | Rauschformerschaltung. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2248875A JP3033162B2 (ja) | 1990-09-20 | 1990-09-20 | ノイズシェーピング回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04129316A JPH04129316A (ja) | 1992-04-30 |
| JP3033162B2 true JP3033162B2 (ja) | 2000-04-17 |
Family
ID=17184728
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2248875A Expired - Lifetime JP3033162B2 (ja) | 1990-09-20 | 1990-09-20 | ノイズシェーピング回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5144306A (ja) |
| EP (1) | EP0476973B1 (ja) |
| JP (1) | JP3033162B2 (ja) |
| DE (1) | DE69107155T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1306555B (zh) * | 1998-04-19 | 2011-07-13 | 格雷斯股份有限两合公司 | 粒状物及其制造方法和在聚合物组合物中的应用 |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0537381A (ja) * | 1991-07-18 | 1993-02-12 | Nec Corp | ノイズシエーピング回路 |
| JPH05167891A (ja) * | 1991-12-17 | 1993-07-02 | Sony Corp | ２次元ノイズシェーピングフイルタ回路 |
| JP2778566B2 (ja) * | 1995-12-27 | 1998-07-23 | 日本電気株式会社 | Ｄ／ａ変換装置 |
| US6535153B1 (en) * | 1999-02-04 | 2003-03-18 | Med-El Electromedizinische Gerate Ges.M.B.H. | Adaptive sigma-delta modulation with one-bit quantization |
| US6885326B2 (en) * | 1999-02-04 | 2005-04-26 | Med-El Elektromedizinische Geraeta Gmbh | Accumulator for adaptive Σ-Δ modulation |
| US6255975B1 (en) * | 1999-04-27 | 2001-07-03 | Cirrus Logic, Inc. | Circuits and methods for noise filtering in 1-bit audio applications and systems using the same |
| JP4209035B2 (ja) | 1999-05-28 | 2009-01-14 | 株式会社ルネサステクノロジ | Δςモジュレータ、ｄａコンバータ、および、ａｄコンバータ |
| CA2294404C (en) * | 2000-01-07 | 2004-11-02 | Tadeuse A. Kwasniewski | Delta-sigma modulator for fractional-n frequency synthesis |
| WO2002080370A2 (de) * | 2001-03-30 | 2002-10-10 | Infineon Technologies Ag | Überabtasten in analog-digital- und digital-analog-umsetzern |
| JP4530119B2 (ja) * | 2001-06-08 | 2010-08-25 | ルネサスエレクトロニクス株式会社 | ディジタルδςモジュレータおよびそれを用いたｄ／ａコンバータ |
| US6832886B2 (en) | 2001-07-27 | 2004-12-21 | C. G. Bretting Manufacturing Co., Inc. | Apparatus and method for stacking sheets discharged from a starwheel assembly |
| EP2183020B1 (en) * | 2007-08-10 | 2016-09-28 | Med-El Elektromedizinische Geräte GmbH | Pulse width adaptation for inductive links |
| US10523937B2 (en) | 2013-07-19 | 2019-12-31 | Intel Corporation | Method for noise shaping and a noise shaping filter |
| DE102014115527B4 (de) | 2014-10-24 | 2021-12-30 | Intel Corporation | Erfassung von aktiven Spreizcodes und Modulationsschemata |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3232558A1 (de) * | 1982-09-01 | 1984-03-01 | Siemens AG, 1000 Berlin und 8000 München | Digitaler dpcm-kodierer mit hoher verarbeitungsgeschwindigkeit |
| JP2543095B2 (ja) * | 1987-09-14 | 1996-10-16 | 松下電器産業株式会社 | オ―バ―サンプリング型ｄ／ａ変換器 |
| US5030952A (en) * | 1990-12-26 | 1991-07-09 | Motorola, Inc. | Sigma-delta type analog to digital converter with trimmed output and feedback |
-
1990
- 1990-09-20 JP JP2248875A patent/JP3033162B2/ja not_active Expired - Lifetime
-
1991
- 1991-09-13 US US07/759,930 patent/US5144306A/en not_active Expired - Lifetime
- 1991-09-17 DE DE69107155T patent/DE69107155T2/de not_active Expired - Lifetime
- 1991-09-17 EP EP91308476A patent/EP0476973B1/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1306555B (zh) * | 1998-04-19 | 2011-07-13 | 格雷斯股份有限两合公司 | 粒状物及其制造方法和在聚合物组合物中的应用 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5144306A (en) | 1992-09-01 |
| JPH04129316A (ja) | 1992-04-30 |
| DE69107155T2 (de) | 1995-05-24 |
| EP0476973A1 (en) | 1992-03-25 |
| EP0476973B1 (en) | 1995-02-01 |
| DE69107155D1 (de) | 1995-03-16 |
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Legal Events
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