JPH05110442A - 高次シグマ−デルタ変調器の安定化方法および構成 - Google Patents

高次シグマ−デルタ変調器の安定化方法および構成

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JPH05110442A
JPH05110442A JP4087243A JP8724392A JPH05110442A JP H05110442 A JPH05110442 A JP H05110442A JP 4087243 A JP4087243 A JP 4087243A JP 8724392 A JP8724392 A JP 8724392A JP H05110442 A JPH05110442 A JP H05110442A
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Abstract

(57)【要約】 【目的】 少くとも２つの積分器段と量子化手段を具備
する高次シグマ−デルタ変調器の安定化方法および構成
を提供する。 【構成】 高次変調器の最初、最初の２つ、もしくは最
初の３つの積分器段（Ｈ 1 〜Ｈ3 ）が全ての入力値につ
いて安定な低次変調器を形成する。本構成は高次変調器
の安定動作範囲を越える場合に低次変調器に続く積分器
段（Ｈ3 〜Ｈn ）を復帰させる手段（３１）からなる。
ＭＦ変調器に対しては、本構成はさらに復帰と同時に高
次変調器の最終積分器の出力を量子化手段（２２）から
減結合しかつ前記低次変調器の出力を量子化手段へ結合
する結合手段を具備する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は少くとも２つの積分器段
を有する高次シグマ−デルタ変調器の安定化方法及び装
置に関する。
【０００２】
【従来の技術】高分解能アナログ／デジタル変換器（Ａ
／Ｄ）に対するニーズによりオーバサンプリング及びシ
グマ−デルタ変調に基ずくノイズ整形（シェイピング）
技術が多用されるようになってきた。シグマ−デルタＡ
／Ｄ変調器の分解能はオーバサンプリング比（Ｍ）及び
ノイズ整形機能の次数により決定される。しかしなが
ら、高次（＞２）シグマ−デルタ変調器には厳しい安定
度問題が伴う。
【０００３】高次変調器の安定度は入信号の振幅に依存
する。変調器が不安定動作モードとなると、その積分器
の電圧が急増し変調器出力からのビット流は入力信号と
は無関係に振動開始する。入力が安定動作範囲に戻って
も高次変調器は線形動作範囲には戻らない。この問題に
対する公知の解決方法として、入力信号値が過剰である
間に全ての積分器を復帰させるかもしくは積分器の電圧
範囲を安全動作範囲内に正確に制限することにより変調
器の安定性が維持される。
【０００４】積分器の電圧範囲を制限することについて
は、それを技術的に実現させることが問題となる。とり
わけ、変調器の感度が最高となる変調器の第１段におい
ていかなる不用の回路も省くことが必要である。信号対
ノイズ比が１６ビット（９８ｄＢ）を越えると、所要の
回路を達成することが困難になる。変調器の干渉に対す
る感度は後続の積分器段において急速に低減するため、
これらの段には付加回路を設けることが望ましい。
【０００５】さらに、多重帰還（ＭＦ）形変調器の全て
の積分器を復帰させると、入力信号レベルが安定動作範
囲よりも上にある間変調器出力からのビット流パワーが
低減する。その結果、変調器に続く１０進化フィルタか
ら得られる値は正常動作範囲内よりも低くなる。これは
実際の応用において極めて不利である。通常入力信号の
振幅がその動作範囲を越える時は、出力は飽和して最大
値となることが望ましい。フィードフォワード型変調器
では、前記した問題を伴うことなく積分器段の復帰を使
用することができる。
【０００６】
【発明が解決しようとする課題】本発明の目的は高次シ
グマ−デルタ変調器の安定度を向上させることである。
【０００７】
【課題を解決するための手段】これは高次シグマ−デル
タ変調器を安定化させる本発明に従った方法により達成
され、ここで変調器入力信号の振幅が高次変調器の動作
範囲を越える時に高次変調器の次数が一時的に低下さ
れ、変調器入力信号の振幅に無関係に変調器が安定化さ
れる。従来全ての積分器を復帰させて変調器を安定化さ
せようとすると実際の応用において（第１の積分器段に
おいて）信号の干渉を生じるため、本発明ではこのよう
な復帰は回避される。公知のように、低次すなわち１次
変調器は入力信号レベルに無関係に安定であり、２次シ
グマ−デルタ変調器もそうである。３次変調器は実際の
応用では動作電圧により積分器を安定動作範囲へ制限す
ることにより安定化させることができる。それよりも高
次の変調器には外部安定化が必要となる。本発明の基本
的な考えは積分器段の電圧を監視して検出される入力信
号レベルが高次変調器の安定動作範囲を越える場合に、
高次変調器の次数を低下させて変調器を、入力信号レベ
ルに無関係に安定な、１次、２次もしくは３次変調器へ
と一時的に変換させることにより安定度を確保し、第１
の積分器段の復帰を回避することである。入力信号レベ
ルが前記安定動作範囲内であれば、変調器は高次変調器
と同様に正常に作動し、高次変調器の良好な量子化ノイ
ズ整形特性が得られる。
【０００８】本発明はＦＦ及びＭＦ型の高次シグマ−デ
ルタ変調器を安定化させる請求項４及び５に開示された
構成にも関連している。
【０００９】
【実施例】シグマ−デルタ変調器は図１に示すフィード
フォワード（ＦＦ）構成もしくは図２に示す多重帰還
（ＭＦ）構成として実現できる。図２はｎ個の段Ｈ1 ，
Ｈ2 ，─Ｈn の一連の接続により構成され、ｎは正の整
数である。変調器の次数は積分器段数に等しい。少くと
も２つの積分器段からなる変調器（２次変調器）は高次
変調器と呼ばれる。次に、これら２つの公知の変調器構
造について一般的説明を行う。
【００１０】図１に示すＦＦ型変調器において、量子化
装置２（および変調器全体）の出力信号Ｄｏｕｔおよび
帰還係数ａ1 により校正された第２の積分器の出力電圧
が減算器手段１内の変調器の入力信号ＩＮから減算され
る。減算器手段１の出力は第２の積分器段Ｈ2 に接続さ
れた出力を有する第１の積分器段Ｈ1 へ与えられる。最
終積分器Ｈn の出力電圧は帰還係数ａ2 により校正され
次に減算器手段３により第２の積分器段Ｈ2 の出力から
減算され、その差は第３の積分器段Ｈ3 へ与えられる。
各積分器段Ｈ1 ─Ｈn の出力電圧は各重み付け係数ｂ1
─ｂn により校正され、量子化装置もしくは比較器２に
接続された出力を有する加算手段４へ与えられる。量子
化装置２、減算器手段１及び３、加算手段４及び一つの
積分器段から後続の積分器段への積分器電圧の転送はオ
ーバーサンプリングクロックＦs により制御される。
【００１１】図２に示すＭＦ型変調器では、量子化装置
２２（および変調器全体）のデジタル出力信号Ｄｏｕｔ
は帰還係数ｂn により校正され、減算器手段２１n によ
り変調器の入力信号ＩＮから減算されて第１の積分器段
Ｈn へ与えられる。同様な減算器手段２１n-1 ─２１1
が後続の各積分器段Ｈn-1 ─Ｈ1 の入力に設けられてい
て各帰還係数ｂn-1 ─ｂ1 により校正された出力信号を
先行する積分器の出力信号から減算して、その差を後続
積分器段の入力へ与える。減算器手段２１n はまた帰還
係数ａm により校正された積分器段Ｈ3 の出力電圧を入
力信号ＩＮから減算する。同様に、減算器２１2 はまた
帰還係数ａ1 により校正された最終積分器段Ｈ1 の出力
電圧を積分器段Ｈ3 の出力信号から減算する。量子化装
置２２及び減算器手段２１n ─２１1はオーバーサンプ
リングクロックＦs により制御される。変調器に帰還ａ
1 ─ａm は不要である。量子化ノイズをこれらの係数に
より整形して通過域のノイズ量を帰還係数の無い変調器
に較べて低減することができる。
【００１２】変調器の実際の応用については、１９９０
年１１月、ＫａｔｈｏｌｉｅｋｅＵｎｉｖｅｒｓｉｔｅ
ｉｔ Ｌｅｕｖｅｎ，Ｆｒａｎｋ ＯＰ ´Ｔ Ｅｙｅ
ｎｄｅの博士論文デジタル信号プロセッサ用高性能アナ
ログインターフェイス及び１９９０年５月、回路及びシ
ステムのＩＥＥＥ国際シンポジウム議事進行、第３２６
７〜３２７０頁、Ｔａｐａｎｉ Ｒｉｔｏｎｉｅｍｉ等
の論文安定高次１ビット シグマ−デルタ変調器の設計
を参照し、後者にはスイッチドコンデンサ（ＳＣ）技術
を使用する時の３次、４次、５次及び６次ＦＦ及びＦＭ
変調器が記載されている。この論文には安定度問題及び
入力信号を制限することによる問題の解決も記載されて
いる。
【００１３】前記したように、シグマ−デルタ変調器を
安定化させるもう一つの従来技術は全ての変調器段を復
帰させることである。
【００１４】図５及び図６に入力信号ＩＮの関数として
の図１及び図２の１次変調器のデジタル出力Ｄｏｕｔを
示す。変調器の安定線型範囲はＡ点まで拡張される。入
力レベルＩＮがＡ点を越えると、全ての積分器段が復帰
されて変調器を不安定モードから戻す。図５において、
ＦＦ変調器の出力Ｄｏｕｔはその最大値以上の値へ飽和
され、これは所望する結果である。図６では、ＭＦ変調
器の積分器を復帰させることによりＡ点よりも高い信号
レベルの出ビット流のパワーが低減し、変調器に続く１
０進化フィルタから得られる値は入力信号の正常安定動
作範囲よりも小さくなる。この現象は実際の応用では非
常に不利である。
【００１５】本発明は高次変調器の次数を一時的に低下
させて変調器入力信号の振幅に無関係に安定化させるこ
とにより、入力信号がその正常安定動作範囲を越える場
合に高次変調器の安定度を向上させるものである。実施
例において、変調器の第１、第２及び第３積分器の出力
電圧が監視され、被監視積分器の出力電圧が所定の閾値
を越える時に被監視積分器に続く全ての積分器を復帰さ
せることにより変調器の次数が低下される。
【００１６】次に、２つの実施例により本発明の基本的
アイデアについて説明する。
【００１７】図３のブロック図は、図１に示すフィード
フォワード（ＦＦ）型シグマ−デルタ変調器に対して実
現させた本発明による安定化を示す。シグマ−デルタ変
調器自体の構造は実質的に図１の構造と同じであるた
め、本発明に関連する相違点についてのみ後記する。図
１および図３の同じ参照番号及び符号は同じアイテムも
しくは機能を示す。
【００１８】図３の実施例において、高次（ｎ次）シグ
マ−デルタ変調器の最初の２つの積分器段は入力信号Ｉ
Ｎのレベルに無関係に安定な２次シグマ−デルタ変調器
を形成する。安定化回路は比較器手段３１からなり、そ
の一つの入力には第２の積分器段Ｈ2 （すなわち、前記
２次変調器）の出力電圧が接続されている。さらに、入
力電圧ＩＮの安定範囲の最大及び最小値を表わす２つの
基準電圧Ｖｍａｘ及びＶｍｉｎが比較器回路３１に接続
されている。比較器回路３１の出力は被監視積分器段Ｈ
2 に続く積分器段Ｈ3 ─内の復帰入力ＲＥＳＥＴに接続
されている。入力信号ＩＮが前記安定線型範囲内にあれ
ば、図３の変調器はｎ次変調器として正常に作動する。
積分器段Ｈ2 の出力電圧が基準電圧Ｖｍａｘを越えるこ
とを比較器回路３１が検出すると、比較器回路３１の出
力状態が変化し、その結果積分器段Ｈ3 ─が復帰され最
初の２つの積分器段Ｈ1 およびＨ2 だけが作動し続け、
加算手段４及び量子化装置２を介して変調器出力Ｄｏｕ
ｔが形成される。このようにして、図３のｎ次変調器
は、あらゆる値の入力信号に対しても安定な、２次変調
器へ一時的に変換される。したがって、ｎ次変調器の安
定動作範囲外の入力信号値についても、変調器出力信号
Ｄｏｕｔは、比較的ノイズは多いが、安定化される。積
分器段Ｈ2 の出力電圧が再びＶｍａｘよりも低くなる、
すなわち、入力信号ＩＮが安定動作範囲へ戻るまで、比
較器手段３１は積分器段Ｈ3 ─Ｈn を復帰させたままと
する。上記したように、積分器段Ｈ2 の出力電圧が監視
される。また、第１の積分器段Ｈ2 だけを安定化させて
その出力電圧を監視するか、もしくは第１、第２および
第３の積分器段Ｈ1 ，Ｈ2 およびＨ3 からなる変調器を
入力信号ＩＮの全ての値について安定化させて積分器段
Ｈ3の出力電圧を監視することもできる。この場合、被
監視積分器段に続く全ての積分器段も復帰される。
【００１９】図３にもう一つの実施例を示し、ここでは
図２に示す多重帰還型シグマ−デルタ変調器に対して本
発明による安定化が適用される。変調器の構成自体は実
質的に図２に示すものと同じであり、本発明に関連する
相違点についてのみ後記する。図２および図４におい
て、同じ参照番号は同じアイテムもしくは機能を示す。
図４の実施例において、最初、最初の２つ、もしくは最
初の３つの積分器段Ｈn ，Ｈn-1 およびＨＮ-2が、入力
信号ＩＮの振幅に無関係に安定な、それぞれ１次、２次
もしくは３次シグマ−デルタ変調器を形成する。この１
次、２次もしくは３次変調器の出力はセレクタ手段もし
くはアナログマルチプレクサ４１の第１の入力ＩＮ1 に
接続されている。ｎ次変調器内の最終積分器段Ｈ1 の出
力はマルチプレクサ４１の第２の入力ＩＮ2 に接続され
ている。マルチプレクサ４１の出力は量子化装置２２に
接続されている。マルチプレクサ４１は選定信号ＳＥＬ
の状態に従ってその入力信号ＩＮ1 およびＩＮ2 のいず
れか一方を量子化装置２２へ接続する。ｎ次変調器の最
終積分器Ｈ1 の出力電圧は比較器回路４２の一つの入力
へ接続される。入力信号ＩＮの安定範囲の上下限を表わ
す基準電圧Ｖｍａｘ，Ｖｍｉｎおよび比較器回路を変調
器の復帰動作と同期化させるオーバーサンプリングクロ
ック信号Ｆs も比較器回路４２に接続されている。比較
器回路４２の出力は前記低次変調器に続く積分器段
Ｈ3 ，Ｈ2 ，Ｈ1 の復帰入力ＲＥＳＥＴ、ＲＳフリップ
フロップの設定入力ＳＥＴ及び遅延手段４４の入力に接
続されている。遅延手段４４の出力はＲＳフリップフロ
ップ４３の復帰入力ＲＥＳＥＴに接続されている。ＲＳ
フリップフロップ４３の非反転出力Ｑはマルチプレクサ
４１の選定信号ＳＥＬを発生する。入力信号ＩＮがその
安定動作範囲にある場合、図４の接続はｎ次変調器とし
て作動し、マルチプレクサ４１は入力ＩＮ2 を量子化装
置２２へ接続する。積分器段Ｈ1 の出力電圧が基準電圧
Ｖｍａｘを越えることを比較器手段４２が検出すると、
比較器手段４２の出力状態が変化して積分器段Ｈ 3 ，Ｈ
2 ，Ｈ1 が復帰されＲＳフリップフロップの出力状態が
変化する。その結果、マルチプレクサ４１により入力Ｉ
Ｎ1 が量子化装置２２へ接続される。したがって、本発
明により、図４の変調器は入力信号ＩＮのレベルに無関
係に安定な１次、２次もしくは３次変調器として作用す
る。これは積分器段Ｈ1 の出力電圧が再び基準電圧Ｖｍ
ａｘよりも小さくなるまで継続される。次に、比較器手
段４２の状態が変化して積分器段Ｈ3 ，Ｈ2 ，Ｈ1 が解
除される。しかしながら、低次変調器に続く積分器段Ｈ
3 ，Ｈ2 ，Ｈ1 の遅延に少くとも等しい（各遅延積分器
段当り少くとも１クロックサイクルの）遅延手段４４の
遅延中に入力ＩＮはマルチプレクサ４１により量子化装
置２２に接続されたままとされる。遅延が必要なのは最
終積分器Ｈ1 の出力が量子化装置２２の入力として再び
選定される前に信号が最終積分器Ｈ1 へ伝播する時間を
持てるようにするためである。
【００２０】図７は入力信号ＩＮの関数としての図４に
示す５次変調器の出力Ｄｏｕｔを示す。安定化された状
況では、変調器の次数は３へ低下され、遅延手段４４の
遅延は３クロックサイクルとされる。図６に較べて、出
力は入力信号に所望するように依存する。すなわち、デ
ジタルフィルタの出力値は、低分解能ではあるが、Ａ点
を越える入力信号値についても入力信号ＩＮに比例す
る。
【００２１】関連図および説明は本発明の単なる説明用
にすぎない。詳細に関しては、本発明による方法および
構成は特許請求の範囲内で変更できる。
【図面の簡単な説明】
【図１】フィードフォワード構成とされた従来技術のシ
グマ−デルタ変調器のブロック図。
【図２】多重帰還構成とされた従来技術のシグマ−デル
タ変調器のブロック図。
【図３】本発明による安定化を適用したＦＦ型シグマ−
デルタ変調器のブロック図。
【図４】本発明による安定化を適用したＦＦ型シグマ−
デルタ変調器のブロック図。
【図５】入力信号ＩＮの関数として表わす図１の変調器
のデジタル出力Ｄｏｕｔのグラフを示す図。
【図６】入力信号ＩＮの関数として表わす図２の変調器
のデジタル出力Ｄｏｕｔのグラフを示す図。
【図７】入力信号ＩＮの関数として表わす図４の変調器
のデジタル出力Ｄｏｕｔのグラフを示す図。
【符号の説明】
１ 減算器手段 ２ 量子化装置 ３ 減算器手段 ４ 加算手段 ２１1 〜２１n 減算器手段 ２２ 量子化装置 ３１ 比較器手段 ４１ マルチプレクサ ４２ 比較器回路 ４３ ＲＳフリップフロップ ４４ 遅延手段 Ｈ1 〜Ｈn 積分器段 ａ1 〜ａm 帰還係数 ｂ1 〜ｂn 重み付け係数
───────────────────────────────────────────────────── フロントページの続き (72)発明者 タパニ リトニエミ フインランド国タムペレ，オピスケリヤン ク ４ デイー

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 高次シグマ−デルタ変調器の安定化方法
    において、変調器入力信号の振幅が高次変調器の安定動
    作範囲を越える場合に高次変調器の次数を一時的に低下
    させて変調器入力信号の振幅に無関係に変調器を安定化
    させることを特徴とする安定化方法。
  2. 【請求項２】 請求項１記載の安定化方法において、安
    定動作範囲を越えることは変調器内の少くとも一つの積
    分器の出力電圧を監視することにより検出されることを
    特徴とする、安定化方法。
  3. 【請求項３】 請求項１もしくは２記載の安定化方法に
    おいて、変調器の第１、第２もしくは第３積分器の出力
    電圧が監視され、被監視積分器の出力電圧が所定の閾値
    を越える場合に被監視積分器に続く全ての積分器を復帰
    させることにより変調器の次数を低下させることを特徴
    とする、安定化方法。
  4. 【請求項４】 少くとも２つの積分器段（Ｈ1 〜Ｈn ）
    の直列接続を具備するＦＦ型高次シグマ−デルタ変調器
    の安定化構成において、高次変調器の最初、最初の２つ
    もしくは最初の３つの積分器段（Ｈ1 ，Ｈ2 ，Ｈ3 ）が
    全ての入力信号値について安定な低次変調器を形成し、
    該構成は前記低次変調器の出力電圧を監視して出力電圧
    が高次変調器の安定動作範囲の上限に対応する所定の閾
    値を越える場合に高次変調器の後続積分器段を復帰させ
    る手段（３１）を具備することを特徴とする安定化構
    成。
  5. 【請求項５】 少くとも２つの積分器段（Ｈ1 〜Ｈn ）
    および最終積分器段（Ｈ1 ）の出力が接続されている量
    子化手段（２２）を具備するＦＦ型高次シグマ−デルタ
    変調器の安定化構成において、高次変調器の最初、最初
    の２つもしくは最初の３つの積分器段が全ての入力信号
    値について安定な低次変調器を形成し、該構成は、低次
    変調器に続く積分器段を復帰させる手段（４２）および
    前記最終積分器段（Ｈ1 ）の出力電圧が高次変調器の安
    定動作範囲の上限に対応する所定の閾値を越える場合に
    前記直列接続積分器段（Ｈ1 ）の一方の出力を量子化手
    段（２２）から減結合させかつ前記低次変調器の出力を
    量子化手段（２２）へ結合させる結合手段（４１）を具
    備することを特徴とする、安定化構成。
  6. 【請求項６】 請求項５記載の構成において、結合手段
    （４１）は最終積分器（Ｈ1 ）が再び前記所定の閾値よ
    りも降下した後に所定の遅延を置いて最終積分器段（Ｈ
    1 ）の出力を量子化手段（２２）へ再結合させることを
    特徴とする、安定化構成。
  7. 【請求項７】 請求項６記載の構成において、前記所定
    の遅延は前記低次変調器に続く各遅延積分器段について
    少くとも１クロックサイクルであることを特徴とする、
    安定化構成。
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