JP5711706B2

JP5711706B2 - デルタシグマ変調回路

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Publication number: JP5711706B2
Application number: JP2012200508A
Authority: JP
Inventors: 上石　純平; 純平上石
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Priority date: 2012-09-12
Filing date: 2012-09-12
Publication date: 2015-05-07
Anticipated expiration: 2032-09-12
Also published as: JP2014057200A

Description

本発明はデルタシグマ変調回路に関する。

デルタシグマ変調回路とは、オーバーサンプリングと負帰還の技術を用いて、入力信号と出力信号の差分を積分し量子化することで信号帯域の量子化雑音を低く抑えることができる回路である。このデルタシグマ変調回路は、ディジタル−アナログ変換器やアナログ−ディジタル変換器、位相同期回路等に用いられている。近年、通信分野においては新規格に伴う信号帯域のさらなる広帯域化や、微細化加工技術の向上に伴うディジタル信号処理領域の拡大化によりデルタシグマ変調回路のさらなる高精度化が要求されている。デルタシグマ変調回路のさらなる高精度化の一つは、複数個の積分器を用いてループフィルタの次数を高次にすることで、より高い信号電力対雑音電力比（ＳＮＲ）を得ることである。

しかしながら、ループフィルタの次数を大きくするに従ってデルタシグマ変調回路の動作は不安定になりやすく、正常動作範囲を超えた振幅の入力信号がデルタシグマ変調回路に入力されると、デルタシグマ変調回路の出力が飽和し発振しやすくなる。さらに、一旦、発振状態に陥ると入力信号を正常動作範囲以下の振幅に戻しても発振状態が持続するという問題がある。そこで、高次のループフィルタを有したデルタシグマ変調回路では、従来からこの発振状態を防止する技術が検討されている。

この発振状態を防止する技術として、特許文献１に開示されているデルタシグマ変調回路が知られている。特許文献１に開示されているデルタシグマ変調回路を図７に示す。このデルタシグマ変調器は、量子化器において発振状態を検出し、発振状態と判定したときには、量子化器の前段に接続された積分器の積分キャパシタの電荷を放電させることで積分器の出力をリセットし、併せてこの積分器の演算増幅器をスリープ状態にする。さらにディジタル−アナログ変換器のサンプリングキャパシタの電荷を放電させることでデルタシグマ変調器が発振状態を持続することを防止している。

特開２００８−２６３２５８号公報

しかしながら、以上のように構成されたデルタシグマ変調回路の発振持続状態を防止する技術では、発振を判定すると、入力信号の振幅に係らず、積分器の出力がアナログの基準電位にリセットされてしまうため、もはや量子化器出力では、入力信号が飽和しているか否かの検出は困難である。このため、入力信号の振幅が正常範囲に戻ったときに、リセットを解除するタイミングを正しく生成できない問題がある。これは、発振を判定すると、積分器とディジタル−アナログ変換器をリセットし、リセットをした積分器の演算増幅器をスリープ状態にするためにＡＤ変換動作を諦めることに起因している。

さらに、デルタシグマ変調回路を用いたアナログ−ディジタル変換回路においても、ナイキスト型のアナログ−ディジタル変換器と同様に、入力信号が飽和したら出力信号もそれに応答して飽和したままとし、かつ入力信号振幅が正常動作範囲に戻ればそれに追従して迅速に正常動作に戻り、入力信号の振幅の大きさに係らずアナログ−ディジタル変換動作を常に維持することが望まれる。

なぜなら、特に、近年の通信分野に用いられる信号の多くは、想定外の振幅が大きな妨害波やＯＦＤＭのようなＰＡＰＲ（ＰｅａｋｔｏＡｖｅｒａｇｅＰｏｗｅｒＲａｔｉｏ）が高い変調信号等により一定期間アナログ−ディジタル変換器の出力信号が飽和しても、誤り訂正により元の信号を生成することが可能であり、常にアナログ−ディジタル変換動作を維持し続けるほうが、結果としてより安定した通信品質を維持できるからである。

そこで、本発明は、上記の点に鑑み、従来技術と比較して、デルタシグマ変調回路の出力が飽和したときには、簡単な構成で発振状態に陥るのを防止し、さらに、入力信号振幅が正常動作範囲に戻れば、速やかに通常動作に復帰でき、その間、常にアナログ−ディジタル変換動作を維持できることを特徴としたデルタシグマ変調回路を提供することを課題とする。

上記課題を解決して本発明の目的を達成するため、本発明による請求項１のデルタシグ
マ変調回路は、縦続接続されたｎ個（ｎ≧３）の積分器により構成されたｎ次のループフィルタと、前記ループフィルタの出力を量子化する量子化器と、前記量子化器の出力のディジタル−アナログ変換を行い、前記ループフィルタを構成している積分器のうち少なくともいずれかの積分器へアナログ変換された信号が入力される少なくとも１つのディジタル−アナログ変換器と、を有するデルタシグマ変調回路において、前記ループフィルタを構成している前記ｎ個の積分器の内、少なくともｎ−２個の積分器は、その利得特性の減衰部における傾斜の絶対値が小さくなるように変化可能な増幅器で構成されており、前記ループフィルタの出力が飽和しているか否かを判定し、飽和していることを検出したときには前記増幅器が前記小さくなった傾斜を有するように変化し、且つ、前記ループフィルタの次数をｎ次から１次または２次に減少させることを特徴とする。

また、本発明による請求項２のデルタシグマ変調回路は、請求項１に記載のデルタシグ
マ変調回路であって、前記ループフィルタの出力が飽和から復帰したことを判定したときには、前記ループフィルタの次数が１次または２次から飽和前のｎ次に戻るように制御されることを特徴とする。

また、本発明による請求項３のデルタシグマ変調回路は、請求項１または２に記載のデルタシグマ変調回路であって、量子化器の出力に基づいてループフィルタの出力が飽和しているかを判定し、飽和を判定したら、ループフィルタの次数を１次または２次に減少させることを特徴とする。

また、本発明による請求項４のデルタシグマ変調回路は、請求項３に記載のデルタシグマ変調回路であって、量子化器の出力に基づいてループフィルタの出力が飽和しているかを判定する判定回路をさらに有することを特徴とする。

また、本発明による請求項５のデルタシグマ変調回路は、請求項１または２に記載のデ
ルタシグマ変調回路であって、前記積分器の少なくとも１つの出力に基づいて前記ループフィルタの出力が飽和しているかを判定し、飽和を判定したら、前記ループフィルタの次数を１次または２次に減少させることを特徴とする。

また、本発明による請求項６のデルタシグマ変調回路は、請求項５に記載のデルタシグ
マ変調回路であって、前記積分器の少なくとも１つの出力に基づいて前記ループフィルタの出力が飽和しているかを判定する判定回路を有することを特徴とする。

また、本発明による請求項７のデルタシグマ変調回路は、請求項１乃至６のいずれかに記載のデルタシグマ変調回路であって、ループフィルタは連続時間型のフィルタで構成されることを特徴とする。

また、本発明による請求項８のデルタシグマ変調回路は、請求項７に記載のデルタシグマ変調回路であって、前記ループフィルタを構成している積分器の内、その利得特性の減衰部における傾斜の絶対値が小さくなるように変化可能な増幅器で構成された積分器は、入力抵抗と帰還容量と帰還抵抗と制御スイッチと演算増幅器とを備え、前記入力抵抗は前記演算増幅器の入力端子に接続され、前記演算増幅器の出力端子と前記演算増幅器の入力端子との間に接続された前記帰還容量に対し並列になるよう接続された前記帰還抵抗は、前記制御スイッチを介して、前記演算増幅器の入力端子への負帰還ループを形成するように接続されることを特徴とする。

また、本発明による請求項９のデルタシグマ変調回路は、請求項１乃至６のいずれかに記載のデルタシグマ変調回路であって、ループフィルタは離散型のフィルタで構成されることを特徴とする。

また、本発明の別の側面によれば、デルタシグマ変調回路は、縦続接続されたｎ個（ｎ≧３）の積分器により構成されたｎ次のループフィルタと、ループフィルタの出力を量子化する量子化器と、量子化器の出力をディジタル−アナログ変換を行い、ループフィルタを構成している積分器のうち少なくともいずれかの積分器へ入力されるディジタル−アナログ変換器と、を有するデルタシグマ変調回路において、ループフィルタの出力が飽和しているか否かを判定し、飽和を検出したときに、ディジタル−アナログ変換器の入力から量子化器の出力までの開ループの位相特性が、負の領域から正の領域に向けて位相０度を横切らない周波数−位相特性を有するように変化可能とすることを特徴とする。

このように、上記特徴を備えることで、デルタシグマ変調回路の出力が飽和したときには、簡単な構成で発振状態に陥るのを防止し、さらに、入力信号振幅が正常動作範囲に戻れば、速やかに通常動作に復帰でき、その間、常にアナログ−ディジタル変換動作を維持し続けることができる。

以上説明したように、本発明のデルタシグマ変調回路は、デルタシグマ変調回路の出力が飽和したときには、ループフィルタの次数を高次から１次または２次に変化可能な構成とすることで、簡単な構成で発振状態に陥るのを防止し、さらに、入力信号振幅が正常動作範囲に戻れば、速やかに通常動作に復帰でき、その間、常にアナログ−ディジタル変換動作を維持できることを提供する。

本発明の発振を防止する技術を備えたデルタシグマ変調回路の図である。図１のデルタシグマ変調回路の入出力信号の波形図であり、（ａ）はデルタシグマ変調回路の入力信号の波形図であり、（ｂ）および（ｃ）はデルタシグマ変調回路の出力信号の波形図である。図１のデルタシグマ変調回路の負帰還の開ループ特性図であり、（ａ）は利得を周波数に対して示したグラフであり、（ｂ）は位相を周波数に対して示したグラフである。本発明の発振を防止する技術を備えたデルタシグマ変調回路の負帰還の開ループ特性図であり、（ａ）は利得を周波数に対して示したグラフであり、（ｂ）は位相を周波数に対して示したグラフである。本発明の発振を防止する技術を備えたデルタシグマ変調回路の図であり、飽和検出回路を有する図である。本発明の発振を防止する技術を備えたデルタシグマ変調回路の図であり、飽和検出回路を有する図である。発振を防止する従来の技術を備えたデルタシグマ変調回路の図である。

以下、本発明の実施の形態について図面を参照して説明する。

図１は、アナログ−ディジタル変換器に適応した、ループフィルタ次数が３次である本実施形態のデルタシグマ変調回路４２である。本実施形態のデルタシグマ変調回路は、正入力端子１８と、負入力端子１９と、出力端子２０と、制御端子２１と、３個の積分器１１〜１３からなるループフィルタと、量子化器１７と、３個のディジタル−アナログ変換器１４〜１６と、を備えている。縦続接続された３段の積分器１１〜１３は、正入力端子１８と負入力端子１９に入力される差動アナログ信号を積分する３次のループフィルタであり、ループフィルタの差動出力は、量子化器の差動入力端子に接続されている。

１段目の積分器１１は、全差動演算増幅器２３と、全差動演算増幅器２３の正入力端子に接続された入力抵抗２６と、全差動演算増幅器２３の負入力端子に接続された入力抵抗２７と、全差動演算増幅器２３の負出力端子と正入力端子とに接続された帰還キャパシタ３４と、全差動演算増幅器２３の正出力端子と負入力端子とに接続された帰還キャパシタ３５と、を備えている。正入力端子１８からのアナログ正入力信号は、入力抵抗２６を介して全差動演算増幅器２３の正入力端子に入力される。負入力端子１９からのアナログ負入力信号は、入力抵抗２７を介して全差動演算増幅器２３の負入力端子に入力される。全差動演算増幅器２３の負出力端子からの積分器１１負出力信号は、帰還キャパシタ３４へ出力されるとともに２段目の積分器１２の入力抵抗２９へ出力される。全差動演算増幅器２３の正出力端子からの積分器１１正出力信号は、帰還キャパシタ３５へ出力されるとともに２段目の積分器１２の入力抵抗２８へ出力される。

２段目の積分器１２は、全差動演算増幅器２４と、全差動演算増幅器２４の正入力端子に接続された入力抵抗２８と、全差動演算増幅器２４の負入力端子に接続された入力抵抗２９と、全差動演算増幅器２４の負出力端子と正入力端子とに接続された帰還キャパシタ３６と、全差動演算増幅器２４の正出力端子と負入力端子とに接続された帰還キャパシタ３７と、を備えている。前段の積分器１１のアナログ正出力信号は、入力抵抗２８介して全差動演算増幅器２４の正入力端子に入力される。前段の積分器１１のアナログ負入力信号は、入力抵抗２９介して全差動演算増幅器２４の負入力端子に入力される。全差動演算増幅器２４の負出力端子からの積分器１２負出力信号は、帰還キャパシタ３６へ出力されるとともに３段目の積分器１３の入力抵抗３１へ出力される。全差動演算増幅器２４の正出力端子からの積分器１２正出力信号は、帰還キャパシタ３７へ出力されるとともに３段目の積分器１３の入力抵抗３０へ出力される。

３段目の積分器１３は、全差動演算増幅器２５と、全差動演算増幅器２５の正入力端子に接続された入力抵抗３０と、全差動演算増幅器２５の負入力端子に接続された入力抵抗３１と、全差動演算増幅器２５の負出力端子と正入力端子とに接続された帰還キャパシタ３８と、全差動演算増幅器２５の負出力端子と制御スイッチ４０とに接続された帰還抵抗３２と、帰還抵抗３２と全差動演算増幅器２５の正入力端子とに接続された制御スイッチ４０と、全差動演算増幅器２５の正出力端子と負入力端子とに接続された帰還キャパシタ３９と、全差動演算増幅器２５の負出力端子と制御スイッチ４１とに接続された帰還抵抗３３と、帰還抵抗３３と全差動演算増幅器２５の負入力端子とに接続された制御スイッチ４１と、を備えている。

前段の積分器１２のアナログ正出力信号は、入力抵抗３０を介して全差動演算増幅器２５の正入力端子に入力される。前段の積分器１２のアナログ負入力信号は、入力抵抗３１を介して全差動演算増幅器２５の負入力端子に入力される。全差動演算増幅器２５の負出力端子からの積分器１３負出力信号は、帰還キャパシタ３８と帰還抵抗３２とへ出力されるとともに量子化器１７の負入力端子へ出力される。全差動演算増幅器２５の正出力端子からの積分器１３正出力信号は、帰還キャパシタ３９と帰還抵抗３３とへ出力されるとともに３量子化器１７の正入力端子へ出力される。

量子化器１７は、積分器１１〜１３からなるループフィルタから出力されたアナログ信号をディジタル信号へ量子化し、このディジタル信号を出力端子２０からデルタシグマ変調器の出力として出力されるとともに、ディジタル−アナログ変換器を介して積分器１１〜１３の入力端子に入力されるよう負帰還を形成する。

ディジタル−アナログ変換器１４は、量子化器１７のディジタル出力が入力され、１段目の積分器１１の正入力端子と負入力端子とへ、ディジタル−アナログ変換後のアナログ信号が出力される。

ディジタル−アナログ変換器１５は、量子化器１７のディジタル出力が入力され、２段目の積分器１２の正入力端子と負入力端子とへ、ディジタル−アナログ変換後のアナログ信号が出力される。

ディジタル−アナログ変換器１４は、量子化器１７のディジタル出力が入力され、３段目の積分器１３の正入力端子と負入力端子とへ、ディジタル−アナログ変換後のアナログ信号が出力される。

制御線２２は、制御端子２１からデルタシグマ変調回路が飽和しているか否かが判定された判定信号が入力され、制御スイッチ４０、４１の開閉を制御するように制御スイッチ４０、４１に接続される。

図２は、デルタシグマ変調回路４２の入出力信号の波形図の一例である。図２（ａ）は、デルタシグマ変調回路４２へ入力信号の波形図である。実線は、デルタシグマ変調回路４２の正入力端子へ入力される波形である。破線は、デルタシグマ変調回路４２の負入力端子へ入力される波形である。図２（ｂ）に示した実線は、デルタシグマ変調回路４２のループフィルタの次数を固定にしたときのデルタシグマ変調回路の出力の波形である。図２（ｃ）に示した実線は、デルタシグマ変調回路４２の出力が飽和した区間のみループフィルタの次数を３次から２次へ変化し、飽和していない区間は、ループフィルタの次数が３次のままであるときのデルタシグマ変調回路４２の出力の波形である。

図３は、デルタシグマ変調回路４２の負帰還の開ループ特性を示したものである。図３（ａ）の図において、横軸は対数で表示された周波数の軸であり、縦軸は、対数表示であらわされた利得の軸である。デルタシグマ変調回路４２において、ディジタル−アナログ変換１４〜１６の入力端子から、デルタシグマ変調回路の出力端子２０までの負帰還における、周波数に対する利得の開ループ特性である。実線は、ループフィルタの次数が３次のときのものであり低域側における傾きは６０ｄＢ／ｄｅｃで、高域側における傾きは２０ｄＢ／ｄｅｃである。破線は、ループフィルタの次数を３次から２次へ変化後のものであり、低域側における傾きは、４０ｄＢ／ｄｅｃで、高域側における傾きは２０ｄＢ／ｄｅｃである。

図３（ｂ）の図において、横軸は対数で表示された周波数の軸であり、縦軸は、対数表示であらわされた位相の軸である。デルタシグマ変調回路４２において、ディジタル−アナログ変換１４〜１６の入力端子から、デルタシグマ変調回路の出力端子２０までの負帰還における、周波数に対する位相の開ループ特性である。実線は、ループフィルタの次数が３次のときのものである。破線は、ループフィルタの次数を３次から２次へ変化後のものである。

図４は、デルタシグマ変調回路の負帰還の開ループ特性を示したものである。図４（ａ）の図において、横軸は対数で表示された周波数の軸であり、縦軸は、対数表示であらわされた利得の軸である。デルタシグマ変調回路において、ディジタル−アナログ変換の入力端子から、デルタシグマ変調回路の出力端子２０までの負帰還における、周波数に対する利得の開ループ特性である。実線は、ループフィルタの次数が３次のときのものであり低域側における傾きは６０ｄＢ／ｄｅｃで、高域側における傾きは２０ｄＢ／ｄｅｃである。破線は、ループフィルタの次数を３次から１次へ変化後のものであり、低域側における傾きは、２０ｄＢ／ｄｅｃで、高域側における傾きは２０ｄＢ／ｄｅｃである。

図４（ｂ）の図において、横軸は対数で表示された周波数の軸であり、縦軸は、対数表示であらわされた位相の軸である。デルタシグマ変調回路において、ディジタル−アナログ変換の入力端子から、デルタシグマ変調回路の出力端子までの負帰還における、周波数に対する位相の開ループ特性である。実線は、ループフィルタの次数が３次のときのものである。破線は、ループフィルタの次数を３次から１次へ変化後のものである。

図５は、図１に示したデルタシグマ変調回路に、飽和判定回路が備わったデルタシグマ変調回路である。量子化器１７の出力が飽和判定回路４３の入力端子に接続され、飽和判定回路４３の出力は、制御線２２に接続される。

図６は、図１に示したデルタシグマ変調回路に、飽和判定回路が備わったデルタシグマ変調回路である。積分器１３の出力が飽和判定回路４３の入力端子に接続され、飽和判定回路４３の出力は、制御線２２に接続される。

次に本発明の実施の形態における発振を防止する技術を備えたデルタシグマ変調器の動作を説明する。

図１に示されるデルタシグマ変調回路４２に、図２（ａ）の入力がされる。この時、制御端子２１にはＬｏが入力されており、制御スイッチ４０と４１は、開であり、このデルタシグマの負帰還の開ループ特性は、図３（ａ）および図３（ｂ）の実線で示された利得特性と位相特性を有する。

デルタシグマ変調回路４２に通常動作範囲を超える入力信号が入力されると、デルタシグマ変調回路の出力が飽和する。この飽和状態を検出することで、制御端子２１にＨｉを入力するよう制御する。制御端子２１がＨｉになると、制御スイッチ４０と４１が閉じ、制御スイッチ４０を介して、帰還抵抗３２が積分器１３の全差動演算増幅器２５の正入力端子に接続され、制御スイッチ４１を介して、帰還抵抗３３が全差動演算増幅器２５の負入力端子に接続される。これにより、３段目の積分器がローパスフィルタ特性に変わる。この変化により、デルタシグマ変調回路のループフィルタの次数は３次から２次へ変更され、この時のデルタシグマ変調回路の負帰還の開ループ特性は、図３（ａ）および図３（ｂ）の破線で示された利得特性と位相特性を示す。

ここで、３段目の積分器１３をローパスフィルタ特性に変化可能とする帰還抵抗３２と３３の抵抗値について説明する。３段目の積分器１３の帰還容量と並列に帰還抵抗３２を、制御スイッチ４０を介して全差動演算増幅器２５の正入力端子に接続し、帰還容量３９と並列に帰還抵抗３３を、制御スイッチ４１を介して全差動演算増幅器の負入力端子に接続することで、積分器１３のフィルタ特性を積分器特性からローパスフィルタ特性に変化させる。このように積分器１３のフィルタ特性を変化させることで、ループフィルタの次数を３次から２次へ変化可能となるように、帰還抵抗値３２と３３の抵抗値を係数設計により決定する。次に以上の変化動作をデルタシグマ変調器の負帰還の開ループ特性図を用いてさらに詳しく説明する。図３（ａ）の利得特性図の破線で示したように、低域側の傾きが４０ｄＢ／ｄｅｃになるような利得特性に、かつ図３（ｂ）の位相特性図の破線で示したように、低域側において位相が負の領域から正の領域に向けて位相０度を横切らないような位相特性になるように係数設計により帰還抵抗値３２と３３を決定する。なお、ループフィルタの次数は、図３（ａ）に示した利得特性で低域側の傾きが６０ｄＢ／ｄｅｃなら３次と呼び、傾きが４０ｄＢ／ｄｅｃなら２次の次数と呼ぶ。

デルタシグマ変調回路４２に通常動作範囲を超える入力信号が入力された状態から正常動作に戻ったとき、飽和判定回路にて飽和していないことを判定し、制御端子２１にＨｉからＬｏを入力するよう制御する。制御端子２１がＬｏになると、制御スイッチ４０と４１が開き、これにより、３段目の積分器１３のローパスフィルタ特性が元の積分器特性に戻る。この変化により、デルタシグマ変調回路のループフィルタの次数は２次から３次へ変更され、この時のデルタシグマ変調回路の負帰還の開ループ特性は、図３（ａ）および図３（ｂ）の実線で示された利得特性と位相特性へと戻る。

飽和の検出は、図５に示すような量子化器出力でも、図６に示すような各積分器出力でもよく、これらの出力波形の少なくともいずれか１つがデルタシグマ変調回路の正常動作範囲の上限値または下限値を超えることを検出した期間のみ、制御端子にＨｉを入力し、制御スイッチを閉の状態にさせる。入力信号がデルタシグマの正常動作範囲内であれば、制御端子２１には常にＬｏが入力され、制御スイッチ４０と４１は閉の状態のままである。発振を防止するためにループフィルタの次数を減少させるのみで、積分器やディジタル−アナログ変換器をリセットする動作は行われず、またデルタシグマ変調回路内の積分器の出力振幅を減少させるよう制限も行われないため、入力信号振幅が正常動作範囲を超えたら、デルタシグマ変調器の出力は飽和し、入力信号振幅が正常動作範囲に戻ったら、デルタシグマ変調回路の出力も、正常動作範囲に復帰する。これにより、量子化器出力か、または積分器出力のいずれかの信号振幅が正常動作範囲に復帰することを検出するだけで、速やかに飽和状態から通常動作に復帰できる。

以上の動作をすることで、出力は、図２（ｃ）に示された通り、入力信号が正常動作範囲内であれば、３次のノイズシェーピング特性を有するＳＮＲで入力信号がアナログ−ディジタル変換されたディジタル信号が出力され、入力信号が正常動作範囲を超えた区間では、飽和したディジタル信号が出力される。また、入力信号が正常動作範囲内に戻れば、デルタシグマ変調回路の出力波形も飽和から復帰し、図２（ａ）の入力信号に対応して、３次のノイズシェーピング特性を有するＳＮＲでアナログ−ディジタル変換されたディジタル信号が出力される。

制御端子によりループフィルタの次数の変化させる制御を行わなければ、図２（ｂ）の出力波形に示された通り、入力信号が、正常動作範囲を超えるとデルタシグマ変調回路の出力は飽和し、その直後、出力最大値と出力最小値を繰り返しながら発振を継続してしまうことから、本発明の示した発振防止技術が有効であることがわかる。

また本特許に示した発振防止技術の趣旨は、飽和を検出することにより、動的にデルタシグマ変調回路のループフィルタの伝達関数を変化させることで、図３（ａ）の破線に示したようにループフィルタの次数を２次に変化させ、かつデルタシグマ変調回路の負帰還の開ループ特性の位相特性を図３（ｂ）に示したように、負の領域から正の領域に向けて位相０度を横切らない周波数−位相特性を有するように変化させることである。入力信号が正常動作範囲を超えた区間のみ、ループフィルタの次数を低減させるため正常動作区間に比べＳＮＲの低下を引き起こすが、このときデルタシグマ変調器の出力は、飽和しているため、ＳＮＲ低下は、問題にならない。

なお、図１に示した実施形態のデルタシグマ変調回路は、ループフィルタの次数を３次から２次へ変化させているが、次数を３次から１次に変化させてもよい。このときのデルタシグマ変調回路の負帰還の開ループ特性を図４に破線で示す。

また、図１に示した実施形態のデルタシグマ変調回路は、ループフィルタの次数を３次としたが、ループフィルタの次数は３次よりも大きくてもよい。

また、図１に示した実施形態のデルタシグマ変調回路は、複数個の積分器を縦続接続し最終段の積分器出力を量子化器に入力しているが、縦続接続された複数個の積分器出力をすべてまたはいずれかを加算する加算器を設け、この加算器の出力を量子化に入力されるデルタシグマ変調回路でもよい。

また、図１に示した実施形態のデルタシグマ変調回路はループフィルタが連続時間型のフィルタであるが、スイッチドキャパシタフィルタで構成された離散時間型のフィルタでもよい。

１１〜１３積分器
１４〜１６ディジタル−アナログ変換器
１７量子化器
１８デルタシグマ変調回路の正入力端子
１９デルタシグマ変調回路の負入力端子
２０デルタシグマ変調回路の出力端子
２１制御端子
２２制御線
２３〜２５全差動演算増幅器
２６〜３１積分器の入力抵抗
３２、３３積分器の帰還抵抗
３４〜３９積分器の帰還容量
４０、４１制御スイッチ
４２デルタシグマ変調回路
４３飽和判定回路

Claims

縦続接続されたｎ個（ｎ≧３）の積分器により構成されたｎ次のループフィルタと、
前記ループフィルタの出力を量子化する量子化器と、
前記量子化器の出力のディジタル−アナログ変換を行い、前記ループフィルタを構成している積分器のうち少なくともいずれかの積分器へアナログ変換された信号が入力される少なくとも１つのディジタル−アナログ変換器と、
を有するデルタシグマ変調回路において、
前記ループフィルタを構成している前記ｎ個の積分器の内、少なくともｎ−２個の積分器は、その利得特性の減衰部における傾斜の絶対値が小さくなるように変化可能な増幅器で構成されており、
前記ループフィルタの出力が飽和しているか否かを判定し、飽和していることを検出したときには前記増幅器が前記小さくなった傾斜を有するように変化し、且つ、前記ループフィルタの次数をｎ次から１次または２次に減少させることを特徴とするデルタシグマ変調回路。
前記ループフィルタの出力が飽和から復帰したことを判定したときには、前記ループフィルタの次数が１次または２次から飽和前のｎ次に戻るように制御されることを特徴とする請求項１に記載のデルタシグマ変調回路。
前記量子化器の出力に基づいて前記ループフィルタの出力が飽和しているかを判定し、飽和を判定したら、前記ループフィルタの次数を１次または２次に減少させることを特徴とする請求項１または２に記載のデルタシグマ変調回路。
前記量子化器の出力に基づいて前記ループフィルタの出力が飽和しているかを判定する判定回路をさらに有することを特徴とする請求項３に記載のデルタシグマ変調回路。
前記積分器の少なくとも１つの出力に基づいて前記ループフィルタの出力が飽和しているかを判定し、飽和を判定したら、前記ループフィルタの次数を１次または２次に減少させることを特徴とする請求項１または２に記載のデルタシグマ変調回路。
前記積分器の少なくとも１つの出力に基づいて前記ループフィルタの出力が飽和しているかを判定する判定回路を有することを特徴とする請求項５に記載のデルタシグマ変調回路。
前記ループフィルタは連続時間型のフィルタで構成されることを特徴とする請求項１乃至６のいずれかに記載のデルタシグマ変調回路。
前記ループフィルタを構成している積分器の内、その利得特性の減衰部における傾斜の絶対値が小さくなるように変化可能な増幅器で構成された積分器は、入力抵抗と帰還容量と帰還抵抗と制御スイッチと演算増幅器とを備え、
前記入力抵抗は前記演算増幅器の入力端子に接続され、
前記演算増幅器の出力端子と前記演算増幅器の入力端子との間に接続された前記帰還容量に対し並列になるよう接続された前記帰還抵抗は、前記制御スイッチを介して、前記演算増幅器の入力端子への負帰還ループを形成するように接続されることを特徴とする請求項７に記載のデルタシグマ変調回路。
前記ループフィルタは離散型のフィルタで構成されることを特徴とする請求項１乃至６のいずれかに記載のデルタシグマ変調回路。