JPH05167891A - ２次元ノイズシェーピングフイルタ回路 - Google Patents
２次元ノイズシェーピングフイルタ回路Info
- Publication number
- JPH05167891A JPH05167891A JP3352872A JP35287291A JPH05167891A JP H05167891 A JPH05167891 A JP H05167891A JP 3352872 A JP3352872 A JP 3352872A JP 35287291 A JP35287291 A JP 35287291A JP H05167891 A JPH05167891 A JP H05167891A
- Authority
- JP
- Japan
- Prior art keywords
- adder
- signal
- output signal
- coefficient
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/14—Picture signal circuitry for video frequency region
- H04N5/21—Circuitry for suppressing or minimising disturbance, e.g. moiré or halo
Abstract
(57)【要約】
【目的】 本発明は前ライン、次ライン等をも含めた２
次元でノイズシェーピング処理を行ない、これによって
量子化処理によって生じるホワイトノイズを四角いブリ
ルアンゾーンの隅に持っていき、画面中心となる空間周
波数の低い部分のノイズレベルを下げる。 【構成】 加算器１によって入力信号と、帰還信号とを
加算し、量子化器２によって前記加算器１の出力信号を
量子化するとともに、加算器３によって前記量子化器２
の出力信号と、前記加算器１の出力信号との差を求め、
伝達関数ユニット４によって前記加算器３の出力信号に
対し２次元で所定の伝達関数を与えて帰還信号を生成
し、これを前記加算器１に供給して前記量子化器２の出
力信号をノイズシェーピングする。
次元でノイズシェーピング処理を行ない、これによって
量子化処理によって生じるホワイトノイズを四角いブリ
ルアンゾーンの隅に持っていき、画面中心となる空間周
波数の低い部分のノイズレベルを下げる。 【構成】 加算器１によって入力信号と、帰還信号とを
加算し、量子化器２によって前記加算器１の出力信号を
量子化するとともに、加算器３によって前記量子化器２
の出力信号と、前記加算器１の出力信号との差を求め、
伝達関数ユニット４によって前記加算器３の出力信号に
対し２次元で所定の伝達関数を与えて帰還信号を生成
し、これを前記加算器１に供給して前記量子化器２の出
力信号をノイズシェーピングする。
Description
【０００１】
【産業上の利用分野】本発明はビデオ信号のノイズシェ
ーピングを行なう２次元ノイズシェーピングフィルタ回
路に関する。
ーピングを行なう２次元ノイズシェーピングフィルタ回
路に関する。
【０００２】
【従来の技術】処理対象となる信号中のノイズをシェー
ピングするノイズシェーピングフィルタ回路として、従
来、図１９に示す回路が知られている。
ピングするノイズシェーピングフィルタ回路として、従
来、図１９に示す回路が知られている。
【０００３】この図に示すノイズシェーピングフィルタ
回路は加算器１０１と、量子化器１０２と、加算器１０
３と、伝達関数ユニット１０４とを備えており、処理対
象となる信号を取り込んでこれを量子化するとともに、
この量子化処理によって発生する量子化歪みを伝達関数
ユニット１０４を介してを入力側に帰還し、前記量子化
歪みを小さくしながら、量子化処理によって得られた信
号を出力する。
回路は加算器１０１と、量子化器１０２と、加算器１０
３と、伝達関数ユニット１０４とを備えており、処理対
象となる信号を取り込んでこれを量子化するとともに、
この量子化処理によって発生する量子化歪みを伝達関数
ユニット１０４を介してを入力側に帰還し、前記量子化
歪みを小さくしながら、量子化処理によって得られた信
号を出力する。
【０００４】加算器１０１は処理対象となる信号と、伝
達関数ユニット１０４から帰還される信号とを加算して
この加算動作によって得られた信号を量子化器１０２
と、加算器１０３とに供給する。
達関数ユニット１０４から帰還される信号とを加算して
この加算動作によって得られた信号を量子化器１０２
と、加算器１０３とに供給する。
【０００５】量子化器１０２は前記加算器１０１から出
力される信号を取り込んでこれを予め設定されているビ
ット数で量子化し、この量子化動作によって得られた信
号を出力信号として出力するとともに、この出力信号を
前記加算器１０３に供給する。
力される信号を取り込んでこれを予め設定されているビ
ット数で量子化し、この量子化動作によって得られた信
号を出力信号として出力するとともに、この出力信号を
前記加算器１０３に供給する。
【０００６】加算器１０３は前記加算器１０１から出力
される信号に対し、前記量子化器１０２から出力される
出力信号を減算処理して前記量子化器１０２の量子化処
理によって生じた量子化誤差信号を抽出しこれを伝達関
数ユニット１０４に供給する。
される信号に対し、前記量子化器１０２から出力される
出力信号を減算処理して前記量子化器１０２の量子化処
理によって生じた量子化誤差信号を抽出しこれを伝達関
数ユニット１０４に供給する。
【０００７】伝達関数ユニット１０４は前記加算器１０
３から出力される量子化誤差信号を予め設定されている
フィルタリング特性でフィルタリングしてこのフィルタ
リング処理によって得られた信号を帰還信号として前記
加算器１０１に供給する。
３から出力される量子化誤差信号を予め設定されている
フィルタリング特性でフィルタリングしてこのフィルタ
リング処理によって得られた信号を帰還信号として前記
加算器１０１に供給する。
【０００８】そして、処理対象となる信号が入力される
毎に、この信号を取り込んでこれを量子化するととも
に、この量子化処理によって発生する量子化歪みを伝達
関数ユニット１０４を介してを入力側に帰還し、これに
よって前記量子化歪みを小さくしながら、量子化処理に
よって次式に示す特性を持つ出力信号を生成してこれを
出力する。
毎に、この信号を取り込んでこれを量子化するととも
に、この量子化処理によって発生する量子化歪みを伝達
関数ユニット１０４を介してを入力側に帰還し、これに
よって前記量子化歪みを小さくしながら、量子化処理に
よって次式に示す特性を持つ出力信号を生成してこれを
出力する。
【０００９】
【数１】
【００１０】この（１）式から明らかなように、図１９
に示すノイズシェーピングフィルタ回路は次式に示す伝
達関数Ｐ（Ｚ）を持つ。
に示すノイズシェーピングフィルタ回路は次式に示す伝
達関数Ｐ（Ｚ）を持つ。
【００１１】
【数２】
【００１２】
【発明が解決しようとする課題】ところで、近年、ビデ
オ信号に対してノイズシェーピング処理を行ないたいと
いう強い要望があるが、従来から知られているノイズシ
ェーピングフィルタ回路では、前記（２）式から明らか
なように、１次元のフィルタ処理しか行なうことができ
ないので、ビデオ信号に対し図１９に示すノイズシェー
ピングフィルタ回路でノイズシェーピング処理を行なっ
ても、１ライン内でしかノイズシェーピング処理を行な
うことができず、前ライン、次ライン等をも含めたノイ
ズシェーピング処理を行なうことができないという問題
があった。
オ信号に対してノイズシェーピング処理を行ないたいと
いう強い要望があるが、従来から知られているノイズシ
ェーピングフィルタ回路では、前記（２）式から明らか
なように、１次元のフィルタ処理しか行なうことができ
ないので、ビデオ信号に対し図１９に示すノイズシェー
ピングフィルタ回路でノイズシェーピング処理を行なっ
ても、１ライン内でしかノイズシェーピング処理を行な
うことができず、前ライン、次ライン等をも含めたノイ
ズシェーピング処理を行なうことができないという問題
があった。
【００１３】本発明は上記の事情に鑑み、前ライン、次
ライン等をも含めた２次元でノイズシェーピング処理を
行なうことができ、これによって量子化処理によって生
じるホワイトノイズを四角いブリルアンゾーンの隅に持
っていき、画面中心となる空間周波数の低い部分のノイ
ズレベルを下げることができる２次元ノイズシェーピン
グフィルタ回路を提供することを目的としている。
ライン等をも含めた２次元でノイズシェーピング処理を
行なうことができ、これによって量子化処理によって生
じるホワイトノイズを四角いブリルアンゾーンの隅に持
っていき、画面中心となる空間周波数の低い部分のノイ
ズレベルを下げることができる２次元ノイズシェーピン
グフィルタ回路を提供することを目的としている。
【００１４】
【課題を解決するための手段】上記の目的を達成するた
めに本発明による２次元ノイズシェーピングフィルタ回
路は、処理対象となる入力信号に対して２次元でノイズ
シェーピング処理を行なう２次元ノイズシェーピングフ
ィルタ回路であって、前記入力信号と、帰還信号とを加
算する第１加算器と、この第１加算器の出力信号を量子
化する量子化器と、この量子化器の出力信号と、前記第
１加算器の出力信号とを加算する第２加算器と、この第
２加算器の出力信号に対し２次元で所定の伝達関数を与
えて帰還信号を生成し、これを前記第１加算器に供給す
る伝達関数ユニットとを備えたことを特徴としている。
めに本発明による２次元ノイズシェーピングフィルタ回
路は、処理対象となる入力信号に対して２次元でノイズ
シェーピング処理を行なう２次元ノイズシェーピングフ
ィルタ回路であって、前記入力信号と、帰還信号とを加
算する第１加算器と、この第１加算器の出力信号を量子
化する量子化器と、この量子化器の出力信号と、前記第
１加算器の出力信号とを加算する第２加算器と、この第
２加算器の出力信号に対し２次元で所定の伝達関数を与
えて帰還信号を生成し、これを前記第１加算器に供給す
る伝達関数ユニットとを備えたことを特徴としている。
【００１５】
【作用】上記の構成において、第１加算器によって入力
信号と、帰還信号とが加算され、量子化器によって前記
第１加算器の出力信号が量子化されるとともに、第２加
算器によって前記量子化器の出力信号と、前記第１加算
器の出力信号とが加算され、伝達関数ユニットによって
前記第２加算器の出力信号に対し２次元で所定の伝達関
数が与えられて帰還信号が生成され、これが前記第１加
算器に供給されて前記量子化器の出力信号がノイズシェ
ーピングされる。
信号と、帰還信号とが加算され、量子化器によって前記
第１加算器の出力信号が量子化されるとともに、第２加
算器によって前記量子化器の出力信号と、前記第１加算
器の出力信号とが加算され、伝達関数ユニットによって
前記第２加算器の出力信号に対し２次元で所定の伝達関
数が与えられて帰還信号が生成され、これが前記第１加
算器に供給されて前記量子化器の出力信号がノイズシェ
ーピングされる。
【００１６】
【実施例】図１は本発明による２次元ノイズシェーピン
グフィルタ回路の一実施例を示すブロック図である。
グフィルタ回路の一実施例を示すブロック図である。
【００１７】この図に示す２次元ノイズシェーピングフ
ィルタ回路は加算器１と、量子化器２と、加算器３と、
伝達関数ユニット４とを備えており、処理対象となる信
号を取り込んでこれを量子化するとともに、この量子化
処理によって発生する量子化歪みを２次元の伝達関数ユ
ニット４を介してを入力側に帰還し、前記量子化歪みを
小さくしながら、量子化処理によって得られた信号を出
力する。
ィルタ回路は加算器１と、量子化器２と、加算器３と、
伝達関数ユニット４とを備えており、処理対象となる信
号を取り込んでこれを量子化するとともに、この量子化
処理によって発生する量子化歪みを２次元の伝達関数ユ
ニット４を介してを入力側に帰還し、前記量子化歪みを
小さくしながら、量子化処理によって得られた信号を出
力する。
【００１８】加算器１は処理対象となる信号と、伝達関
数ユニット４から帰還される信号とを加算してこの加算
動作によって得られた信号を量子化器２と、加算器３と
に供給する。
数ユニット４から帰還される信号とを加算してこの加算
動作によって得られた信号を量子化器２と、加算器３と
に供給する。
【００１９】量子化器２は前記加算器１から出力される
信号を取り込んでこれを予め設定されているビット数で
量子化し、この量子化動作によって得られた信号を出力
信号として出力するとともに、この出力信号を前記加算
器３に供給する。
信号を取り込んでこれを予め設定されているビット数で
量子化し、この量子化動作によって得られた信号を出力
信号として出力するとともに、この出力信号を前記加算
器３に供給する。
【００２０】加算器３は前記加算器１から出力される信
号に対し、前記量子化器２から出力される出力信号を減
算処理して前記量子化器２の量子化処理によって生じた
量子化誤差信号を抽出してこれを伝達関数ユニット４に
供給する。
号に対し、前記量子化器２から出力される出力信号を減
算処理して前記量子化器２の量子化処理によって生じた
量子化誤差信号を抽出してこれを伝達関数ユニット４に
供給する。
【００２１】伝達関数ユニット４は図２に示す如く垂直
方向遅延回路５と、複数の水平方向遅延回路６0〜６
nと、複数の係数回路７0〜７nと、水平方向加算回路８0
〜８nと、垂直方向加算回路９とを備えており、前記加
算器３から出力される量子化誤差信号を予め設定されて
いる２次元のフィルタリング特性でフィルタリングして
このフィルタリング処理によって得られた信号を帰還信
号として前記加算器１に供給する。
方向遅延回路５と、複数の水平方向遅延回路６0〜６
nと、複数の係数回路７0〜７nと、水平方向加算回路８0
〜８nと、垂直方向加算回路９とを備えており、前記加
算器３から出力される量子化誤差信号を予め設定されて
いる２次元のフィルタリング特性でフィルタリングして
このフィルタリング処理によって得られた信号を帰還信
号として前記加算器１に供給する。
【００２２】垂直方向遅延回路５はシリアルに接続され
るｎ個の１ライン遅延素子１０0〜１０n-1によって構成
されており、前記加算器３から出力される量子化誤差信
号を取り込んでこれを１段目の水平方向遅延回路６0に
供給するとともに、各１ライン遅延素子１０0〜１０n-1
によって前記加算器３から出力される量子化誤差信号を
１ラインずつ順次、遅延して、各１ライン遅延素子１０
0〜１０n-1の出力タップに得られる量子化誤差信号を２
段目〜ｎ＋１段目の水平方向遅延回路６1〜６nに供給す
る。
るｎ個の１ライン遅延素子１０0〜１０n-1によって構成
されており、前記加算器３から出力される量子化誤差信
号を取り込んでこれを１段目の水平方向遅延回路６0に
供給するとともに、各１ライン遅延素子１０0〜１０n-1
によって前記加算器３から出力される量子化誤差信号を
１ラインずつ順次、遅延して、各１ライン遅延素子１０
0〜１０n-1の出力タップに得られる量子化誤差信号を２
段目〜ｎ＋１段目の水平方向遅延回路６1〜６nに供給す
る。
【００２３】各水平方向遅延回路６0〜６nは各々、シリ
アルに接続されるｍ個の１ピクセル（画素）遅延素子１
１0〜１１m-1によって構成されており、前記垂直方向遅
延回路５から出力される各ラインの画素信号を取り込ん
でこれを各１ピクセル遅延素子１１0〜１１m-1によって
１ピクセル単位で順次、遅延させるとともに、遅延前の
量子化誤差信号と、各１ピクセル遅延素子１１0〜１１
m-1の出力タップに得られた各量子化誤差信号とを１段
目〜ｎ＋１段目の係数回路７0〜７nに各々供給する。
アルに接続されるｍ個の１ピクセル（画素）遅延素子１
１0〜１１m-1によって構成されており、前記垂直方向遅
延回路５から出力される各ラインの画素信号を取り込ん
でこれを各１ピクセル遅延素子１１0〜１１m-1によって
１ピクセル単位で順次、遅延させるとともに、遅延前の
量子化誤差信号と、各１ピクセル遅延素子１１0〜１１
m-1の出力タップに得られた各量子化誤差信号とを１段
目〜ｎ＋１段目の係数回路７0〜７nに各々供給する。
【００２４】１段目の係数回路７0は前記１段目の水平
方向遅延回路６0から出力される各量子化誤差信号と、
予め設定されている係数ａ01〜ａ0mを掛け合わせるｍ個
の係数器１２01〜１２0mを備えており、前記１段目の水
平方向遅延回路６0に設けられている各１ピクセル遅延
素子１１0〜１１m-1から出力される各量子化誤差信号に
対して予め設定されている係数ａ01〜ａ0mを各々、掛け
合わせ、この処理によって得られた量子化誤差信号を１
段目の水平方向加算回路８0に供給する。
方向遅延回路６0から出力される各量子化誤差信号と、
予め設定されている係数ａ01〜ａ0mを掛け合わせるｍ個
の係数器１２01〜１２0mを備えており、前記１段目の水
平方向遅延回路６0に設けられている各１ピクセル遅延
素子１１0〜１１m-1から出力される各量子化誤差信号に
対して予め設定されている係数ａ01〜ａ0mを各々、掛け
合わせ、この処理によって得られた量子化誤差信号を１
段目の水平方向加算回路８0に供給する。
【００２５】１段目の水平方向加算回路８0は前記１段
目の係数回路７0を構成する各係数器１２01〜１２0mか
ら出力される各量子化誤差信号を加算するｍ−１個の加
算器１３2〜１３mを備えており、前記１段目の係数回路
７0を構成する各係数器１２01〜１２0mから出力される
各量子化誤差信号を加算して１つの量子化誤差信号を生
成し、これを垂直方向加算回路９に供給する。
目の係数回路７0を構成する各係数器１２01〜１２0mか
ら出力される各量子化誤差信号を加算するｍ−１個の加
算器１３2〜１３mを備えており、前記１段目の係数回路
７0を構成する各係数器１２01〜１２0mから出力される
各量子化誤差信号を加算して１つの量子化誤差信号を生
成し、これを垂直方向加算回路９に供給する。
【００２６】また、２段目〜ｎ＋１段目の各係数回路７
1〜７nは各々、前記各水平方向遅延回路６1〜６nから出
力される各量子化誤差信号と、予め設定されている係数
を掛け合わせるｍ＋１個の係数器１２10〜１２1m、…、
１２n0〜１２nmを備えており、前記２段目〜ｎ＋１段目
の水平方向遅延回路６1〜６nから出力される各量子化誤
差信号に対して予め設定されている係数ａ10〜ａ1m、
…、ａn0〜ａnmを各々、掛け合わせ、この処理によって
得られた量子化誤差信号を２段目〜ｎ＋１段目の水平方
向加算回路８1〜８nに供給する。
1〜７nは各々、前記各水平方向遅延回路６1〜６nから出
力される各量子化誤差信号と、予め設定されている係数
を掛け合わせるｍ＋１個の係数器１２10〜１２1m、…、
１２n0〜１２nmを備えており、前記２段目〜ｎ＋１段目
の水平方向遅延回路６1〜６nから出力される各量子化誤
差信号に対して予め設定されている係数ａ10〜ａ1m、
…、ａn0〜ａnmを各々、掛け合わせ、この処理によって
得られた量子化誤差信号を２段目〜ｎ＋１段目の水平方
向加算回路８1〜８nに供給する。
【００２７】２段目〜ｎ＋１段目の水平方向加算回路８
1〜８nは各々、前記２段目〜ｎ＋１段目の係数回路７1
〜７nを構成する各係数器１２10〜１２1m、…、１２n0
〜１２nmから出力される各量子化誤差信号を加算するｍ
個の加算器１３1〜１３mを備えており、前記２段目〜ｎ
＋１段目の係数回路７1〜７nを構成する各係数器１２10
〜１２1m、…、１２n0〜１２nmから出力される各量子化
誤差信号を加算して１つの量子化誤差信号を生成し、こ
れを垂直方向加算回路９に供給する。
1〜８nは各々、前記２段目〜ｎ＋１段目の係数回路７1
〜７nを構成する各係数器１２10〜１２1m、…、１２n0
〜１２nmから出力される各量子化誤差信号を加算するｍ
個の加算器１３1〜１３mを備えており、前記２段目〜ｎ
＋１段目の係数回路７1〜７nを構成する各係数器１２10
〜１２1m、…、１２n0〜１２nmから出力される各量子化
誤差信号を加算して１つの量子化誤差信号を生成し、こ
れを垂直方向加算回路９に供給する。
【００２８】垂直方向加算回路９はシリアルに接続され
るｎ個の加算器１４0〜１４n-1を備えており、前記各水
平方向加算回路８0〜８nから出力される各量子化誤差信
号を加算して１つ帰還信号を生成し、これを前記加算器
１に供給する。
るｎ個の加算器１４0〜１４n-1を備えており、前記各水
平方向加算回路８0〜８nから出力される各量子化誤差信
号を加算して１つ帰還信号を生成し、これを前記加算器
１に供給する。
【００２９】この場合、伝達関数ユニット４を構成する
各係数回路７0〜７nの各係数器１２01〜１２0m、１２10
〜１２1m、…、１２n0〜１２nmの係数をａij（但し、ｉ
＝０、１、２、…、ｎ、かつｊ＝０、１、２、…、ｍ、
かつａ00＝０）とし、垂直方向遅延回路５を構成する各
１ライン遅延素子１０0〜１０n-1の遅延量をＺ1 -1、各
水平方向遅延回路を構成する各１ピクセル遅延素子１１
0〜１１m-1の遅延量をＺ2 - 1とすれば、伝達関数ユニッ
ト４の伝達関数Ｈ（Ｚ1、Ｚ2）は次式で表わすことがで
きる。
各係数回路７0〜７nの各係数器１２01〜１２0m、１２10
〜１２1m、…、１２n0〜１２nmの係数をａij（但し、ｉ
＝０、１、２、…、ｎ、かつｊ＝０、１、２、…、ｍ、
かつａ00＝０）とし、垂直方向遅延回路５を構成する各
１ライン遅延素子１０0〜１０n-1の遅延量をＺ1 -1、各
水平方向遅延回路を構成する各１ピクセル遅延素子１１
0〜１１m-1の遅延量をＺ2 - 1とすれば、伝達関数ユニッ
ト４の伝達関数Ｈ（Ｚ1、Ｚ2）は次式で表わすことがで
きる。
【００３０】
【数３】
【００３１】そして、この（３）式を整理すれば、次式
が得られる。
が得られる。
【００３２】
【数４】
【００３３】そして、図１に示すノイズシェーピングフ
ィルタ回路では、入力信号と、出力信号との間に次式に
示す関係が成り立つことから、
ィルタ回路では、入力信号と、出力信号との間に次式に
示す関係が成り立つことから、
【００３４】
【数５】
【００３５】このノイズシェーピングフィルタ回路の伝
達関数Ｐ（Ｚ1、Ｚ2）は、次式で表わすことができる。
達関数Ｐ（Ｚ1、Ｚ2）は、次式で表わすことができる。
【００３６】
【数６】
【００３７】この（６）式および前記（４）式から明ら
かなように、このノイズシェーピングフィルタ回路は２
次元のノイズシェーピング特性を持つ。
かなように、このノイズシェーピングフィルタ回路は２
次元のノイズシェーピング特性を持つ。
【００３８】次に、図３を参照しながら、このノイズシ
ェーピングフィルタ回路で使用される各係数の値の一例
を説明する。
ェーピングフィルタ回路で使用される各係数の値の一例
を説明する。
【００３９】まず、人間の目の感度と、周波数との関係
を示す測定例、例えば文献“ｐｌｕｓ Ｅ． １９８４年
１１月、Ｐ９０−Ｐ１００”に記載されている測定例で
は、人間の目の感度と、周波数との関係を示す表の１つ
として、図３如く平均輝度と空間周波数との関係がある
ことが提示されている。
を示す測定例、例えば文献“ｐｌｕｓ Ｅ． １９８４年
１１月、Ｐ９０−Ｐ１００”に記載されている測定例で
は、人間の目の感度と、周波数との関係を示す表の１つ
として、図３如く平均輝度と空間周波数との関係がある
ことが提示されている。
【００４０】そして、明るいモニタ画面をその縦方向の
長さに対して３倍の距離から前記モニタ画面を見ると、
図４に示す如く視角が１８．９度になることから、モニ
タ画面上に表示される走査線の数５２５を次式に示す如
く除算すると、縦方向のサンプリング周波数として２
７．８ｃｐｄが得られる。
長さに対して３倍の距離から前記モニタ画面を見ると、
図４に示す如く視角が１８．９度になることから、モニ
タ画面上に表示される走査線の数５２５を次式に示す如
く除算すると、縦方向のサンプリング周波数として２
７．８ｃｐｄが得られる。
【００４１】
【数７】
【００４２】ここで、このサンプリング周波数２７．８
ｃｐｄと、図３に示される表から中心周波数等をサンプ
リング周波数で正規化した値として、次式に示す値を採
用しこれをフィルタの周波数特性の仕様とした。
ｃｐｄと、図３に示される表から中心周波数等をサンプ
リング周波数で正規化した値として、次式に示す値を採
用しこれをフィルタの周波数特性の仕様とした。
【００４３】
【数８】
【００４４】さらに、空間周波数の高い方に対して目の
感度が低いことを考慮して周波数の高い部分をパラメー
タＺ1、Ｚ2に対応する角周波数ω1、ω2の次式に示す部
分にノイズを集め、
感度が低いことを考慮して周波数の高い部分をパラメー
タＺ1、Ｚ2に対応する角周波数ω1、ω2の次式に示す部
分にノイズを集め、
【００４５】
【数９】
【００４６】さらに、前記角周波数ω1、ω2の次式に示
す部分でのノイズレベルを下げるように２次元ノイズシ
ェーピングフィルタ回路の各タップ係数を設計した。
す部分でのノイズレベルを下げるように２次元ノイズシ
ェーピングフィルタ回路の各タップ係数を設計した。
【００４７】
【数１０】
【００４８】この結果、７×７次のＦＩＲ型２次元ノイ
ズシェーピングフィルタ回路のタップ係数例として図５
に示す表が得られた。なお、この表の左上にある“１．
０００００”は前記（６）式の第１項目にある“１”に
対応するものである。
ズシェーピングフィルタ回路のタップ係数例として図５
に示す表が得られた。なお、この表の左上にある“１．
０００００”は前記（６）式の第１項目にある“１”に
対応するものである。
【００４９】そして、この図５に示す表に基づいて伝達
関数ユニット４を構成する各係数器１２01〜１２06、
…、１２60〜１２66の係数ａ01〜ａ06、…、ａ60〜ａ66
を設定し、２次元ノイズシェーピングフィルタ回路の周
波数特性を演算したとき、図６の３次元表示に示すよう
な振幅の周波数特性と、図７の等高線表示に示すような
振幅の周波数特性とが得られた。
関数ユニット４を構成する各係数器１２01〜１２06、
…、１２60〜１２66の係数ａ01〜ａ06、…、ａ60〜ａ66
を設定し、２次元ノイズシェーピングフィルタ回路の周
波数特性を演算したとき、図６の３次元表示に示すよう
な振幅の周波数特性と、図７の等高線表示に示すような
振幅の周波数特性とが得られた。
【００５０】これら図６および図７で示される振幅の周
波数特性から明らかなように、ω1＝ω2＝０の部分でノ
イズレベルを−９．４８ｄＢと最も低くすることができ
るとともに、ω1＝ω2＝πの部分でノイズレベルを２
０．５１ｄＢと高くすることができ、これによって量子
化処理によって生じるホワイトノイズを四角いブリルア
ンゾーンの隅に持っていって、画面中心となる空間周波
数の低い部分のノイズレベルを下げることができた。
波数特性から明らかなように、ω1＝ω2＝０の部分でノ
イズレベルを−９．４８ｄＢと最も低くすることができ
るとともに、ω1＝ω2＝πの部分でノイズレベルを２
０．５１ｄＢと高くすることができ、これによって量子
化処理によって生じるホワイトノイズを四角いブリルア
ンゾーンの隅に持っていって、画面中心となる空間周波
数の低い部分のノイズレベルを下げることができた。
【００５１】また、３×３次のＦＩＲ型２次元ノイズシ
ェーピングフィルタ回路に対して上述した条件を適用す
ると、Ｚ1方向およびＺ2方向に対するパラメータが３つ
しかないので、上述した条件と同じく正規化された周波
数０．１４でノイズレベルが最小となり、正規化された
周波数０．４８で最小のノイズレベルから６ｄＢ高いノ
イズレベルとなるようにすると、縦方向または横方向の
タップ係数として図８に示す表が得られる。
ェーピングフィルタ回路に対して上述した条件を適用す
ると、Ｚ1方向およびＺ2方向に対するパラメータが３つ
しかないので、上述した条件と同じく正規化された周波
数０．１４でノイズレベルが最小となり、正規化された
周波数０．４８で最小のノイズレベルから６ｄＢ高いノ
イズレベルとなるようにすると、縦方向または横方向の
タップ係数として図８に示す表が得られる。
【００５２】この場合、この表に基づいて縦方向または
横方向のタップ係数を設定すると、縦方向または横方向
に対して図９に示す周波数特性が得られる。
横方向のタップ係数を設定すると、縦方向または横方向
に対して図９に示す周波数特性が得られる。
【００５３】そして、このような縦方向または横方向の
周波数特性を２次元に拡張すると、図１０に示す表が得
られる。
周波数特性を２次元に拡張すると、図１０に示す表が得
られる。
【００５４】そして、この図１０に示す表に基づいて図
１１に示す如く伝達関数ユニット４を構成する各係数器
１２01〜１２22の係数ａ01〜ａ22を設定し、２次元ノイ
ズシェーピングフィルタ回路の周波数特性を演算したと
き、図１２の３次元表示に示すような振幅の周波数特性
と、図１３の等高線表示に示すような振幅の周波数特性
とが得られた。
１１に示す如く伝達関数ユニット４を構成する各係数器
１２01〜１２22の係数ａ01〜ａ22を設定し、２次元ノイ
ズシェーピングフィルタ回路の周波数特性を演算したと
き、図１２の３次元表示に示すような振幅の周波数特性
と、図１３の等高線表示に示すような振幅の周波数特性
とが得られた。
【００５５】これら図１２および図１３で示される振幅
の周波数特性から明らかなように、最低のノイズレベル
として−４．９ｄＢ、最大のノイズレベルとして７．２
ｄＢとなる周波数特性を持つ２次元ノイズシェーピング
フィルタ回路を得ることができた。
の周波数特性から明らかなように、最低のノイズレベル
として−４．９ｄＢ、最大のノイズレベルとして７．２
ｄＢとなる周波数特性を持つ２次元ノイズシェーピング
フィルタ回路を得ることができた。
【００５６】これによって、上述した２次元ノイズシェ
ーピングフィルタ回路と同様に、前ライン、次ライン等
をも含めた２次元でノイズシェーピング処理を行なうこ
とができ、量子化処理によって生じるホワイトノイズを
四角いブリルアンゾーンの隅に持っていき、画面中心と
なる空間周波数の低い部分のノイズレベルを下げること
ができる。
ーピングフィルタ回路と同様に、前ライン、次ライン等
をも含めた２次元でノイズシェーピング処理を行なうこ
とができ、量子化処理によって生じるホワイトノイズを
四角いブリルアンゾーンの隅に持っていき、画面中心と
なる空間周波数の低い部分のノイズレベルを下げること
ができる。
【００５７】また、ＩＩＲ型フィルタ回路に対して上述
した考え方を適用し、Ｚ1方向およびＺ2方向に２次分の
３次にすると、パラメータの数が４つになる。そこで、
次式に示す伝達関数を持つＩＩＲ型フィルタ回路の周波
数特性を演算すると、縦方向または横方向に対して図１
４に示す周波数特性が得られる。
した考え方を適用し、Ｚ1方向およびＺ2方向に２次分の
３次にすると、パラメータの数が４つになる。そこで、
次式に示す伝達関数を持つＩＩＲ型フィルタ回路の周波
数特性を演算すると、縦方向または横方向に対して図１
４に示す周波数特性が得られる。
【００５８】
【数１１】
【００５９】そして、縦方向の周波数特性および横方向
周波数特性が図１４に示す周波数特性と同じ周波数特性
となるように３次の１次元ＩＩＲ型ノイズシェーピング
フィルタ回路を２次元に拡張し、上述した条件と同じく
正規化された周波数０．１４でノイズレベルが最小とな
り、正規化された周波数０．４８および周波数０．０３
６で最小のノイズレベルから６ｄＢ高いノイズレベルと
なるようにすると、次式に示す伝達関数が得られる。
周波数特性が図１４に示す周波数特性と同じ周波数特性
となるように３次の１次元ＩＩＲ型ノイズシェーピング
フィルタ回路を２次元に拡張し、上述した条件と同じく
正規化された周波数０．１４でノイズレベルが最小とな
り、正規化された周波数０．４８および周波数０．０３
６で最小のノイズレベルから６ｄＢ高いノイズレベルと
なるようにすると、次式に示す伝達関数が得られる。
【００６０】
【数１２】
【００６１】そして、この伝達関数を実現することがで
きる伝達関数ユニットを持つＩＩＲ型２次元ノイズシェ
ーピングフィルタ回路として、例えば図１５に示す回路
を使用する。
きる伝達関数ユニットを持つＩＩＲ型２次元ノイズシェ
ーピングフィルタ回路として、例えば図１５に示す回路
を使用する。
【００６２】この場合、図１５に示すＩＩＲ型２次元ノ
イズシェーピングフィルタ回路は加算器２０と、量子化
器２１と、加算器２２と、伝達関数ユニット２３とを備
えており、処理対象となる信号を取り込んでこれを量子
化するとともに、この量子化処理によって発生する量子
化歪みを２次元の伝達関数ユニット２３を介してを入力
側に帰還し、前記量子化歪みを小さくしながら、量子化
処理によって得られた信号を出力する。
イズシェーピングフィルタ回路は加算器２０と、量子化
器２１と、加算器２２と、伝達関数ユニット２３とを備
えており、処理対象となる信号を取り込んでこれを量子
化するとともに、この量子化処理によって発生する量子
化歪みを２次元の伝達関数ユニット２３を介してを入力
側に帰還し、前記量子化歪みを小さくしながら、量子化
処理によって得られた信号を出力する。
【００６３】加算器２０は処理対象となる信号と、伝達
関数ユニット２３から帰還される信号とを加算してこの
加算動作によって得られた信号を量子化器２１と、加算
器２２とに供給する。
関数ユニット２３から帰還される信号とを加算してこの
加算動作によって得られた信号を量子化器２１と、加算
器２２とに供給する。
【００６４】量子化器２１は前記加算器２０から出力さ
れる信号を取り込んでこれを予め設定されているビット
数で量子化し、この量子化動作によって得られた信号を
出力信号として出力するとともに、この出力信号を前記
加算器２２に供給する。
れる信号を取り込んでこれを予め設定されているビット
数で量子化し、この量子化動作によって得られた信号を
出力信号として出力するとともに、この出力信号を前記
加算器２２に供給する。
【００６５】加算器２２は前記加算器２０から出力され
る信号に対し、前記量子化器２１から出力される出力信
号を減算処理して前記量子化器２１の量子化処理によっ
て生じた量子化誤差信号を抽出してこれを伝達関数ユニ
ット２３に供給する。
る信号に対し、前記量子化器２１から出力される出力信
号を減算処理して前記量子化器２１の量子化処理によっ
て生じた量子化誤差信号を抽出してこれを伝達関数ユニ
ット２３に供給する。
【００６６】伝達関数ユニット２３は３つの演算回路２
４、２５、２６と、１つの加算回路２７とを備えてお
り、前記加算器２２から出力される量子化誤差信号に対
し２次元のフィルタリング処理を行なって帰還信号を生
成し、これを前記加算回路２０に供給する。
４、２５、２６と、１つの加算回路２７とを備えてお
り、前記加算器２２から出力される量子化誤差信号に対
し２次元のフィルタリング処理を行なって帰還信号を生
成し、これを前記加算回路２０に供給する。
【００６７】１段目の演算回路２４は前記加算器２２か
ら出力される量子化誤差信号を１画素分だけ遅延させる
１ピクセル遅延素子２８と、この１ピクセル遅延素子２
８から出力される量子化誤差信号に対して予め設定され
ている係数を掛け合わせる係数器２９と、この係数器２
９から出力される量子化誤差信号と帰還信号とを加算す
る加算器３０と、この加算器３０から出力される量子化
誤差信号を１画素分だけ遅延させる１ピクセル遅延素子
３１と、この１ピクセル遅延素子３１から出力される量
子化誤差信号に対して予め設定されている係数を掛け合
わせてこの演算動作によって得られた量子化誤差信号を
帰還信号として前記加算器３０に供給する係数器３２
と、前記１ピクセル遅延素子３１から出力される量子化
誤差信号に対して予め設定されている係数を掛け合わせ
る係数器３３と、この係数器３３から出力される量子化
誤差信号と前記加算器３０から出力される量子化誤差信
号とを加算する加算器３４とを備えており、前記加算器
２２から出力される量子化誤差信号を取り込んで１画素
単位でフィルタリング処理を行なって、このフィルタリ
ング処理によって得られた量子化誤差信号を前記加算回
路２７に供給する。
ら出力される量子化誤差信号を１画素分だけ遅延させる
１ピクセル遅延素子２８と、この１ピクセル遅延素子２
８から出力される量子化誤差信号に対して予め設定され
ている係数を掛け合わせる係数器２９と、この係数器２
９から出力される量子化誤差信号と帰還信号とを加算す
る加算器３０と、この加算器３０から出力される量子化
誤差信号を１画素分だけ遅延させる１ピクセル遅延素子
３１と、この１ピクセル遅延素子３１から出力される量
子化誤差信号に対して予め設定されている係数を掛け合
わせてこの演算動作によって得られた量子化誤差信号を
帰還信号として前記加算器３０に供給する係数器３２
と、前記１ピクセル遅延素子３１から出力される量子化
誤差信号に対して予め設定されている係数を掛け合わせ
る係数器３３と、この係数器３３から出力される量子化
誤差信号と前記加算器３０から出力される量子化誤差信
号とを加算する加算器３４とを備えており、前記加算器
２２から出力される量子化誤差信号を取り込んで１画素
単位でフィルタリング処理を行なって、このフィルタリ
ング処理によって得られた量子化誤差信号を前記加算回
路２７に供給する。
【００６８】また、２段目の演算回路２５は前記加算器
２２から出力される量子化誤差信号を１ライン分だけ遅
延させる１ライン遅延素子３５と、この１ライン遅延素
子３５から出力される量子化誤差信号に対して予め設定
されている係数を掛け合わせる係数器３６と、この係数
器３６から出力される量子化誤差信号と帰還信号とを加
算する加算器３７と、この加算器３７から出力される量
子化誤差信号を１ライン分だけ遅延させる１ライン遅延
素子３８と、この１ライン遅延素子３８から出力される
量子化誤差信号に対して予め設定されている係数を掛け
合わせてこの演算動作によって得られた量子化誤差信号
を帰還信号として前記加算器３７に供給する係数器３９
と、前記１ライン遅延素子３８から出力される量子化誤
差信号に対して予め設定されている係数を掛け合わせる
係数器４０と、この係数器４０から出力される量子化誤
差信号と前記加算器３７から出力される量子化誤差信号
とを加算する加算器４１とを備えており、前記加算器２
２から出力される量子化誤差信号を取り込んでライン単
位で遅延させながら１画素ずつフィルタリング処理を行
なって、このフィルタリング処理によって得られた量子
化誤差信号を３段目の演算回路２６と、前記加算回路２
７とに供給する。
２２から出力される量子化誤差信号を１ライン分だけ遅
延させる１ライン遅延素子３５と、この１ライン遅延素
子３５から出力される量子化誤差信号に対して予め設定
されている係数を掛け合わせる係数器３６と、この係数
器３６から出力される量子化誤差信号と帰還信号とを加
算する加算器３７と、この加算器３７から出力される量
子化誤差信号を１ライン分だけ遅延させる１ライン遅延
素子３８と、この１ライン遅延素子３８から出力される
量子化誤差信号に対して予め設定されている係数を掛け
合わせてこの演算動作によって得られた量子化誤差信号
を帰還信号として前記加算器３７に供給する係数器３９
と、前記１ライン遅延素子３８から出力される量子化誤
差信号に対して予め設定されている係数を掛け合わせる
係数器４０と、この係数器４０から出力される量子化誤
差信号と前記加算器３７から出力される量子化誤差信号
とを加算する加算器４１とを備えており、前記加算器２
２から出力される量子化誤差信号を取り込んでライン単
位で遅延させながら１画素ずつフィルタリング処理を行
なって、このフィルタリング処理によって得られた量子
化誤差信号を３段目の演算回路２６と、前記加算回路２
７とに供給する。
【００６９】３段目の演算回路２６は前記２段目の演算
回路２５から出力される量子化誤差信号を１画素分だけ
遅延させる１ピクセル遅延素子４２と、この１ピクセル
遅延素子４２から出力される量子化誤差信号に対して予
め設定されている係数を掛け合わせる係数器４３と、こ
の係数器４３から出力される量子化誤差信号と帰還信号
とを加算する加算器４４と、この加算器４４から出力さ
れる量子化誤差信号を１画素分だけ遅延させる１ピクセ
ル遅延素子４５と、この１ピクセル遅延素子４５から出
力される量子化誤差信号に対して予め設定されている係
数を掛け合わせてこの演算動作によって得られた量子化
誤差信号を帰還信号として前記加算器４４に供給する係
数器４６と、前記１ピクセル遅延素子４５から出力され
る量子化誤差信号に対して予め設定されている係数を掛
け合わせる係数器４７と、この係数器４７から出力され
る量子化誤差信号と前記加算器４４から出力される量子
化誤差信号とを加算する加算器４８とを備えており、前
記２段目の演算回路２５から出力される量子化誤差信号
を取り込んで１画素単位でフィルタリング処理を行なっ
て、このフィルタリング処理によって得られた量子化誤
差信号を前記加算回路２７に供給する。
回路２５から出力される量子化誤差信号を１画素分だけ
遅延させる１ピクセル遅延素子４２と、この１ピクセル
遅延素子４２から出力される量子化誤差信号に対して予
め設定されている係数を掛け合わせる係数器４３と、こ
の係数器４３から出力される量子化誤差信号と帰還信号
とを加算する加算器４４と、この加算器４４から出力さ
れる量子化誤差信号を１画素分だけ遅延させる１ピクセ
ル遅延素子４５と、この１ピクセル遅延素子４５から出
力される量子化誤差信号に対して予め設定されている係
数を掛け合わせてこの演算動作によって得られた量子化
誤差信号を帰還信号として前記加算器４４に供給する係
数器４６と、前記１ピクセル遅延素子４５から出力され
る量子化誤差信号に対して予め設定されている係数を掛
け合わせる係数器４７と、この係数器４７から出力され
る量子化誤差信号と前記加算器４４から出力される量子
化誤差信号とを加算する加算器４８とを備えており、前
記２段目の演算回路２５から出力される量子化誤差信号
を取り込んで１画素単位でフィルタリング処理を行なっ
て、このフィルタリング処理によって得られた量子化誤
差信号を前記加算回路２７に供給する。
【００７０】加算回路２７はシリアルに接続される２つ
の加算器４９、５０を備えており、前記１段目〜３段目
の演算回路２４、２５、２６から出力される各量子化誤
差信号を加算して１つの帰還信号を生成し、これを前記
加算器２０に供給する。
の加算器４９、５０を備えており、前記１段目〜３段目
の演算回路２４、２５、２６から出力される各量子化誤
差信号を加算して１つの帰還信号を生成し、これを前記
加算器２０に供給する。
【００７１】そして、前記（１２）式に基づいて図１６
に示す如く各係数器２９、３２、３３、３６、３９、４
０、４３、４６、４７の値を設定して２次元ノイズシェ
ーピングフィルタ回路の周波数特性を演算したとき、図
１７の３次元表示に示すような振幅の周波数特性と、図
１８の等高線表示に示すような振幅の周波数特性とが得
られた。
に示す如く各係数器２９、３２、３３、３６、３９、４
０、４３、４６、４７の値を設定して２次元ノイズシェ
ーピングフィルタ回路の周波数特性を演算したとき、図
１７の３次元表示に示すような振幅の周波数特性と、図
１８の等高線表示に示すような振幅の周波数特性とが得
られた。
【００７２】これら図１７および図１８で示される振幅
の周波数特性から明らかなように、最低のノイズレベル
として−７．４ｄＢ、最大のノイズレベルとして７．９
ｄＢとなる周波数特性を持つ２次元ノイズシェーピング
フィルタ回路を得ることができた。
の周波数特性から明らかなように、最低のノイズレベル
として−７．４ｄＢ、最大のノイズレベルとして７．９
ｄＢとなる周波数特性を持つ２次元ノイズシェーピング
フィルタ回路を得ることができた。
【００７３】
【発明の効果】以上説明したように本発明によれば、前
ライン、次ライン等をも含めた２次元でノイズシェーピ
ング処理を行なうことができ、これによって量子化処理
によって生じるホワイトノイズを四角いブリルアンゾー
ンの隅に持っていき、画面中心となる空間周波数の低い
部分のノイズレベルを下げることができる。
ライン、次ライン等をも含めた２次元でノイズシェーピ
ング処理を行なうことができ、これによって量子化処理
によって生じるホワイトノイズを四角いブリルアンゾー
ンの隅に持っていき、画面中心となる空間周波数の低い
部分のノイズレベルを下げることができる。
【図１】本発明による２次元ノイズシェーピングフィル
タ回路の一実施例を示すブロック図である。
タ回路の一実施例を示すブロック図である。
【図２】図１に示す伝達関数ユニットの詳細な回路例を
示すブロック図である。
示すブロック図である。
【図３】一般的に知られている目の感度と周波数との関
係例を示す模式図である。
係例を示す模式図である。
【図４】図１に示す伝達関数ユニットのタップ係数例を
演算するときの条件例を示す模式図である。
演算するときの条件例を示す模式図である。
【図５】図１に示す伝達関数ユニットのタップ係数例を
示す模式図である。
示す模式図である。
【図６】図５に示すタップ係数を使用したときの振幅−
周波数例を示す３次元表示図である。
周波数例を示す３次元表示図である。
【図７】図５に示すタップ係数例を使用したときの振幅
−周波数例を示す等高線表示図である。
−周波数例を示す等高線表示図である。
【図８】図１に示す伝達関数ユニットのタップ係数例を
演算するときに使用される１次元のタップ例を示す模式
図である。
演算するときに使用される１次元のタップ例を示す模式
図である。
【図９】図８に示すタップ係数を使用したときの振幅−
周波数例を示す模式図である。
周波数例を示す模式図である。
【図１０】図８に示すタップ係数を２次元化したときの
タップ係数例を示す模式図である。
タップ係数例を示す模式図である。
【図１１】図１０に示すタップ係数を使用した２次元ノ
イズシェーピングフィルタ回路の具体的な回路構成例を
示すブロック図である。
イズシェーピングフィルタ回路の具体的な回路構成例を
示すブロック図である。
【図１２】図１１に示す２次元ノイズシェーピングフィ
ルタ回路の振幅−周波数例を示す３次元表示図である。
ルタ回路の振幅−周波数例を示す３次元表示図である。
【図１３】図１１に示す２次元ノイズシェーピングフィ
ルタ回路の振幅−周波数例を示す等高線表示図である。
ルタ回路の振幅−周波数例を示す等高線表示図である。
【図１４】本発明で使用されるタップ係数を求めるとき
の基になる１次元の伝達関数に対応する振幅−周波数例
を示す模式図である。
の基になる１次元の伝達関数に対応する振幅−周波数例
を示す模式図である。
【図１５】本発明による２次元ノイズシェーピングフィ
ルタ回路の他の実施例を示すブロック図である。
ルタ回路の他の実施例を示すブロック図である。
【図１６】図１５に示す２次元ノイズシェーピングフィ
ルタ回路に対し図１４で示される振幅−周波数の伝達関
数を２次元化して得られるタップ係数を適用したときの
一例を示すブロック図である。
ルタ回路に対し図１４で示される振幅−周波数の伝達関
数を２次元化して得られるタップ係数を適用したときの
一例を示すブロック図である。
【図１７】図１６に示す２次元ノイズシェーピングフィ
ルタ回路の振幅−周波数例を示す３次元表示図である。
ルタ回路の振幅−周波数例を示す３次元表示図である。
【図１８】図１６に示す２次元ノイズシェーピングフィ
ルタ回路の振幅−周波数例を示す等高線表示図である。
ルタ回路の振幅−周波数例を示す等高線表示図である。
【図１９】従来から知られているノイズシェーピングフ
ィルタ回路の一例を示すブロック図である。
ィルタ回路の一例を示すブロック図である。
【符号の説明】 １ 加算器（第１加算器） ２ 量子化器 ３ 加算器（第２加算器） ４、２３ 伝達関数ユニット ５ 垂直方向遅延回路 ６0〜６n 水平方向遅延回路 ７0〜７n 係数回路 ８0〜８n 水平方向加算回路 ９ 垂直方向加算回路 １０0〜１０n-1 １ライン遅延素子（垂直方向遅延素
子） １１0〜１１m-1 １ピクセル遅延素子（水平方向遅延素
子） ２４、２６ 演算回路（水平方向演算回路） ２５ 演算回路（垂直方向演算回路） ２７ 加算回路 ２８、４２ １ピクセル遅延素子（第１水平方向遅延素
子） ２９、４３ 係数器（第１係数素子） ３０、４４ 加算器（第３加算器） ３１、４５ １ピクセル遅延素子（第２水平方向遅延素
子） ３２、４６ 係数器（第２係数素子） ３３、４７ 係数器（第３係数素子） ３４、４８ 加算器（第４加算器） ３５ １ライン遅延素子（第１垂直方向遅延素子） ３６ 係数器（第４係数素子） ３７ 加算器（第５加算器） ３８ １ライン遅延素子（第２垂直方向遅延素子） ３９ 係数器（第５係数素子） ４０ 係数器（第６係数素子） ４１ 加算器（第６加算器）
子） １１0〜１１m-1 １ピクセル遅延素子（水平方向遅延素
子） ２４、２６ 演算回路（水平方向演算回路） ２５ 演算回路（垂直方向演算回路） ２７ 加算回路 ２８、４２ １ピクセル遅延素子（第１水平方向遅延素
子） ２９、４３ 係数器（第１係数素子） ３０、４４ 加算器（第３加算器） ３１、４５ １ピクセル遅延素子（第２水平方向遅延素
子） ３２、４６ 係数器（第２係数素子） ３３、４７ 係数器（第３係数素子） ３４、４８ 加算器（第４加算器） ３５ １ライン遅延素子（第１垂直方向遅延素子） ３６ 係数器（第４係数素子） ３７ 加算器（第５加算器） ３８ １ライン遅延素子（第２垂直方向遅延素子） ３９ 係数器（第５係数素子） ４０ 係数器（第６係数素子） ４１ 加算器（第６加算器）
Claims (3)
- 【請求項１】 処理対象となる入力信号に対して２次元
でノイズシェーピング処理を行なう２次元ノイズシェー
ピングフィルタ回路であって、 前記入力信号と、帰還信号とを加算する第１加算器と、 この第１加算器の出力信号を量子化する量子化器と、 この量子化器の出力信号と、前記第１加算器の出力信号
とを加算する第２加算器と、 この第２加算器の出力信号に対し２次元で所定の伝達関
数を与えて帰還信号を生成し、これを前記第１加算器に
供給する伝達関数ユニットと、 を備えたことを特徴とする２次元ノイズシェーピングフ
ィルタ回路。 - 【請求項２】 前記伝達関数ユニットは複数の垂直方向
遅延素子を有し、これらの各垂直方向遅延素子によって
前記第２加算器の出力を垂直方向に順次、遅延させて各
タップに得られた信号を出力する垂直方向遅延回路と、 複数の水平方向遅延素子を有し、これらの各水平方向遅
延素子によって前記垂直方向遅延回路の各タップから出
力される各信号を水平方向に遅延させる複数の水平方向
遅延回路と、 前記各水平方向遅延回路に対して配置され、前記各水平
方向遅延回路の各タップからの出力信号に対して予め設
定されている係数で重み付けを行なう複数の係数回路
と、 これらの各係数回路に対して配置され、前記各係数回路
からの出力信号を加算する複数の水平方向加算回路と、 これらの各水平加算回路からの出力信号を加算して帰還
信号を生成してこれを前記第１加算器に供給する垂直方
向加算回路と、 を備えた請求項１記載の２次元ノイズシェーピングフィ
ルタ回路。 - 【請求項３】 前記伝達関数ユニットは水平方向演算回
路と、垂直方向演算回路との組み合わせて形成した演算
部と、この演算部からの出力回路を加算して帰還信号を
生成する加算回路とによって構成され、 前記水平方向演算回路は入力された信号を遅延させる第
１水平方向遅延素子と、この水平方向素子からの出力信
号に対し所定の重み付けを行なう第１係数素子と、この
第１係数素子からの出力信号と第１帰還信号とを加算す
る第３加算器と、この第３加算器からの出力信号を遅延
させる第２水平方向遅延素子と、この第２水平方向遅延
素子からの出力信号に対し所定の重み付けを行ない、こ
れを第１帰還信号として前記第３加算器に供給する第２
係数素子と、前記第２水平方向遅延素子からの出力信号
に対し所定の重み付けを行なう第３係数素子と、この第
３係数素子からの出力信号と前記第３加算器からの出力
信号とを加算する第４加算器とを備え、 前記垂直方向演算回路は入力された信号を遅延させる第
１垂直方向遅延素子と、この垂直方向素子からの出力信
号に対し所定の重み付けを行なう第４係数素子と、この
第４係数素子からの出力信号と第２帰還信号とを加算す
る第５加算器と、この第５加算器からの出力信号を遅延
させる第２垂直方向遅延素子と、この第２垂直方向遅延
素子からの出力信号に対し所定の重み付けを行ない、こ
れを第２帰還信号として前記第５加算器に供給する第５
係数素子と、前記第２垂直方向遅延素子からの出力信号
に対し所定の重み付けを行なう第６係数素子と、この第
６係数素子からの出力信号と前記第５加算器からの出力
信号とを加算する第６加算器とを備え、 前記水平方向演算回路と、前記垂直方向演算回路と、前
記加算回路とによって前記第２加算器からの出力信号に
対し、２次元で所定の伝達関数を与えて帰還信号を生成
し、これを前記第１加算器に供給する、 請求項１記載の２次元ノイズシェーピングフィルタ回
路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3352872A JPH05167891A (ja) | 1991-12-17 | 1991-12-17 | ２次元ノイズシェーピングフイルタ回路 |
| US07/986,258 US5388081A (en) | 1991-12-17 | 1992-12-07 | Two-dimensional noise shaping filter circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3352872A JPH05167891A (ja) | 1991-12-17 | 1991-12-17 | ２次元ノイズシェーピングフイルタ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05167891A true JPH05167891A (ja) | 1993-07-02 |
Family
ID=18427027
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3352872A Pending JPH05167891A (ja) | 1991-12-17 | 1991-12-17 | ２次元ノイズシェーピングフイルタ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5388081A (ja) |
| JP (1) | JPH05167891A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100404216B1 (ko) * | 2001-12-18 | 2003-11-05 | 엘지전자 주식회사 | 영상표시기기의 화면 보상장치 및 그 방법 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1995013682A1 (en) * | 1993-11-08 | 1995-05-18 | Sony Corporation | Animation encoding method, animation decoding method, animation recording medium and animation encoder |
| JP3334419B2 (ja) * | 1995-04-20 | 2002-10-15 | ソニー株式会社 | ノイズ低減方法及びノイズ低減装置 |
| US6158795A (en) * | 1995-09-06 | 2000-12-12 | Textron Automotive Company, Inc. | Mechanized floor console |
| US6339479B1 (en) * | 1996-11-22 | 2002-01-15 | Sony Corporation | Video processing apparatus for processing pixel for generating high-picture-quality image, method thereof, and video printer to which they are applied |
| SE9802109D0 (sv) * | 1998-06-12 | 1998-06-12 | Ericsson Telefon Ab L M | One-bit correlator rake receiver |
| JP3774704B2 (ja) * | 2003-03-04 | 2006-05-17 | キヤノン株式会社 | 画像信号処理装置及び画像表示装置並びにその方法 |
| JP3774706B2 (ja) * | 2003-03-14 | 2006-05-17 | キヤノン株式会社 | 画像表示装置及び画像表示装置の変換回路の特性決定方法 |
| ATE453907T1 (de) | 2004-10-25 | 2010-01-15 | Barco Nv | OPTISCHE KORREKTUR FÜR LEUCHTPANEELE MIT HOHER GLEICHMÄßIGKEIT |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2534737B2 (ja) * | 1987-11-24 | 1996-09-18 | 日本電気ホームエレクトロニクス株式会社 | ゴ―スト除去用フィルタ回路 |
| JPH0683435B2 (ja) * | 1989-02-03 | 1994-10-19 | 三洋電機株式会社 | サブサンプル映像信号復調装置 |
| US5124703A (en) * | 1990-04-05 | 1992-06-23 | Matsushita Electric Industrial Co., Ltd. | Digital signal requantizing circuit using multistage noise shaping |
| JP3033162B2 (ja) * | 1990-09-20 | 2000-04-17 | ソニー株式会社 | ノイズシェーピング回路 |
-
1991
- 1991-12-17 JP JP3352872A patent/JPH05167891A/ja active Pending
-
1992
- 1992-12-07 US US07/986,258 patent/US5388081A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100404216B1 (ko) * | 2001-12-18 | 2003-11-05 | 엘지전자 주식회사 | 영상표시기기의 화면 보상장치 및 그 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5388081A (en) | 1995-02-07 |
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