JPH10322220A - デルタ−シグマ変調装置 - Google Patents
デルタ−シグマ変調装置Info
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- JPH10322220A JPH10322220A JP9280839A JP28083997A JPH10322220A JP H10322220 A JPH10322220 A JP H10322220A JP 9280839 A JP9280839 A JP 9280839A JP 28083997 A JP28083997 A JP 28083997A JP H10322220 A JPH10322220 A JP H10322220A
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- delta
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
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- H03H17/04—Recursive filters
-
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- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
- H03H17/04—Recursive filters
- H03H17/0411—Recursive filters using DELTA modulation
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- Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)
Abstract
(57)【要約】 （修正有）
【課題】 次数を高めることなく、入力１ビット信号の
雑音を除去する。 【解決手段】 信号成分と雑音成分を含む１ビット信号
が入力端子１１を介して入力されるｎ（≧１）次のデル
タ−シグマ変調装置は、ｐ（＞１）ビット信号を１ビッ
ト信号に再量子化して、当該装置の出力信号として出力
する量子化器１５と、入力１ビット信号と係数ａの積
と、出力信号と係数Ａの積との加算値の積分値を求める
第１段目の混合手段（１ビット乗算器１２1、１ビット
乗算器１６1、加算器１３1、遅延回路１４1）と、入力
１ビット信号と係数の積と、出力信号と係数の積と、前
段の混合手段からの積分値との加算値の積分値を求める
中間段のｎ−１個の混合手段と、入力１ビット信号と係
数ｄの積と、前段の混合手段からの積分値との加算値を
求め、量子化器１５で再量子化されるｐビット信号を生
成する最終段の混合手段（１ビット乗算器１２4、加算
器１３4）を備える。
雑音を除去する。 【解決手段】 信号成分と雑音成分を含む１ビット信号
が入力端子１１を介して入力されるｎ（≧１）次のデル
タ−シグマ変調装置は、ｐ（＞１）ビット信号を１ビッ
ト信号に再量子化して、当該装置の出力信号として出力
する量子化器１５と、入力１ビット信号と係数ａの積
と、出力信号と係数Ａの積との加算値の積分値を求める
第１段目の混合手段（１ビット乗算器１２1、１ビット
乗算器１６1、加算器１３1、遅延回路１４1）と、入力
１ビット信号と係数の積と、出力信号と係数の積と、前
段の混合手段からの積分値との加算値の積分値を求める
中間段のｎ−１個の混合手段と、入力１ビット信号と係
数ｄの積と、前段の混合手段からの積分値との加算値を
求め、量子化器１５で再量子化されるｐビット信号を生
成する最終段の混合手段（１ビット乗算器１２4、加算
器１３4）を備える。
Description
【０００１】
【発明の属する技術分野】本発明は、１ビット信号を処
理するデルタ−シグマ変調装置に関し、特に、ｎが１以
上であるｎ次のデルタ−シグマ変調装置に関する。
理するデルタ−シグマ変調装置に関し、特に、ｎが１以
上であるｎ次のデルタ−シグマ変調装置に関する。
【０００２】
【従来の技術】アナログ信号を、ナイキスト周波数以上
の周波数でサンプリングし、得られるサンプルの振幅を
ｍビットで量子化することによって、アナログ信号をデ
ィジタル信号に変換することが知られている。例えばｍ
＝８のときは、サンプル値は、８ビットの精度で量子化
される。一般的に、ｍは１以上とされる。
の周波数でサンプリングし、得られるサンプルの振幅を
ｍビットで量子化することによって、アナログ信号をデ
ィジタル信号に変換することが知られている。例えばｍ
＝８のときは、サンプル値は、８ビットの精度で量子化
される。一般的に、ｍは１以上とされる。
【０００３】アナログ信号を１ビットのディジタル信号
に量子化するアナログ／ディジタル変換器（以下、Ａ／
Ｄ変換器という。）として、「シグマ−デルタＡ／Ｄ変
換器」又は「デルタ−シグマＡ／Ｄ変換器」が知られて
いる。ここでは、「デルタ−シグマ」の用語を用いる。
そのようなデルタ−シグマＡ／Ｄ変換器は、例えば、ク
レイグ・マービン（Craig Marven）、ギリアン・イーワ
ース（Gillian Ewers)著、１９９３年、テキサスインス
トルメント（Texas Instruments)出版の「ディジタル信
号処理への簡単なアプローチ（A Simple Approach to D
igital SignalProcessing）」（ISBN 0-904.047-00-8)
に記述されている。
に量子化するアナログ／ディジタル変換器（以下、Ａ／
Ｄ変換器という。）として、「シグマ−デルタＡ／Ｄ変
換器」又は「デルタ−シグマＡ／Ｄ変換器」が知られて
いる。ここでは、「デルタ−シグマ」の用語を用いる。
そのようなデルタ−シグマＡ／Ｄ変換器は、例えば、ク
レイグ・マービン（Craig Marven）、ギリアン・イーワ
ース（Gillian Ewers)著、１９９３年、テキサスインス
トルメント（Texas Instruments)出版の「ディジタル信
号処理への簡単なアプローチ（A Simple Approach to D
igital SignalProcessing）」（ISBN 0-904.047-00-8)
に記述されている。
【０００４】デルタ−シグマＡ／Ｄ変換器では、図７に
示すように、アナログ入力信号と、１ビットの出力信号
の積分値（シグマ）との差分（デルタ）が加算器１０１
によって求められ、１ビット量子化器１０２に供給され
る。出力信号は、論理０と論理１のビットよりなるが、
論理０と論理１は、実際の値としては−１と＋１をそれ
ぞれ表している。積分器１０３は、１ビットの出力信号
を累積し、アナログ入力信号の値に追従する累積値を出
力する。１ビット量子化器１０２は、生成するビット毎
に、累積値を増加（＋１）又は減少（−１）させる。デ
ルタ−シグマＡ／Ｄ変換器のサンプリング周波数は、累
積値がアナログ入力信号に追従するような出力ビットス
トリームを生成することができるように、高い周波数と
される。
示すように、アナログ入力信号と、１ビットの出力信号
の積分値（シグマ）との差分（デルタ）が加算器１０１
によって求められ、１ビット量子化器１０２に供給され
る。出力信号は、論理０と論理１のビットよりなるが、
論理０と論理１は、実際の値としては−１と＋１をそれ
ぞれ表している。積分器１０３は、１ビットの出力信号
を累積し、アナログ入力信号の値に追従する累積値を出
力する。１ビット量子化器１０２は、生成するビット毎
に、累積値を増加（＋１）又は減少（−１）させる。デ
ルタ−シグマＡ／Ｄ変換器のサンプリング周波数は、累
積値がアナログ入力信号に追従するような出力ビットス
トリームを生成することができるように、高い周波数と
される。
【０００５】特許請求の範囲及び以下の説明で用いてい
る「１ビット」信号の用語は、例えばデルタ−シグマＡ
／Ｄ変換器によって生成され、１ディジタルビットの精
度で量子化された信号を意味する。
る「１ビット」信号の用語は、例えばデルタ−シグマＡ
／Ｄ変換器によって生成され、１ディジタルビットの精
度で量子化された信号を意味する。
【０００６】デルタ−シグマ変調器（以下、ＤＳＭとい
う。）は、１ビット信号を直接処理するｎ次のフィルタ
として構成され、このｎ次のフィルタは、１９９３年１
０月７日〜１０日に行われた第９５回ＡＥＳ（Audio En
gineering Society)会議でエヌ．エム．ケーシー（N.M.
Casey）、ジェームス エー．エス．アンガス（James
A.S. Angus）によって発表された論文「音声信号の１ビ
ットディジタル処理（One Bit Digital Processing of
Audio Signals）」−信号処理：音声研究グループ、電
気部門、ヨーク大学、ヘスリングトン、ヨークＹ０１
５ＤＤ 英国（Signal Processing : Audio Research G
roup, The Electronics Department, The University o
f York, Heslington, York YO1 5DD England）で提案さ
れたものである。図８は、ＤＳＭの３（ｎ＝３）次のフ
ィルタ部分の構成を示すブロック図である。
う。）は、１ビット信号を直接処理するｎ次のフィルタ
として構成され、このｎ次のフィルタは、１９９３年１
０月７日〜１０日に行われた第９５回ＡＥＳ（Audio En
gineering Society)会議でエヌ．エム．ケーシー（N.M.
Casey）、ジェームス エー．エス．アンガス（James
A.S. Angus）によって発表された論文「音声信号の１ビ
ットディジタル処理（One Bit Digital Processing of
Audio Signals）」−信号処理：音声研究グループ、電
気部門、ヨーク大学、ヘスリングトン、ヨークＹ０１
５ＤＤ 英国（Signal Processing : Audio Research G
roup, The Electronics Department, The University o
f York, Heslington, York YO1 5DD England）で提案さ
れたものである。図８は、ＤＳＭの３（ｎ＝３）次のフ
ィルタ部分の構成を示すブロック図である。
【０００７】ＤＳＭは、図８に示すように、１ビット信
号が入力される入力端子１１１と、処理された１ビット
信号を出力する出力端子１１７とを備える。１ビット信
号の各ビットは、ＤＳＭ全体において所定のクロック
（図示せず）に同期して処理される。出力ビット信号
は、例えば閾値が０の比較器からなる１ビット量子化器
１１５によって生成される。ＤＳＭは、入力端子１１１
に接続された１ビット乗算器１１２1，１１２2，１１２
3と、出力端子１１７に接続された１ビット乗算器１１
６1，１１６2，１１６3と、加算器１１３1，１１３2，
１１３3と、積分器１１４1，１１４2，１１４3とを備え
ている。
号が入力される入力端子１１１と、処理された１ビット
信号を出力する出力端子１１７とを備える。１ビット信
号の各ビットは、ＤＳＭ全体において所定のクロック
（図示せず）に同期して処理される。出力ビット信号
は、例えば閾値が０の比較器からなる１ビット量子化器
１１５によって生成される。ＤＳＭは、入力端子１１１
に接続された１ビット乗算器１１２1，１１２2，１１２
3と、出力端子１１７に接続された１ビット乗算器１１
６1，１１６2，１１６3と、加算器１１３1，１１３2，
１１３3と、積分器１１４1，１１４2，１１４3とを備え
ている。
【０００８】１ビット乗算器１１２1〜１１２3は、入力
端子１１１を介して供給される１ビット信号にｐビット
からなる係数Ａ1〜Ａ3をそれぞれ乗算し、得られるｐビ
ットの乗算値を加算器１１３1〜１１３3にそれぞれ供給
し、１ビット乗算器１１６1〜１１６3は、出力信号にｐ
ビットの係数Ｃ1〜Ｃ3をそれぞれ乗算し、得られるｐビ
ットの乗算値を加算器１１３1〜１１３3にそれぞれ供給
する。加算器１１３1〜１１３3は、それらの乗算値をそ
れぞれ加算し、得られる加算値を積分器１１４1〜１１
４3に供給する。また、中間段の加算器１１３2，１１３
3は、前段の積分器１１４1，１１４2の出力もそれぞれ
加算する。最終段は、入力端子１１１に接続された１ビ
ット乗算器１１２4と、加算器１１３4とを備え、１ビッ
ト乗算器１１２4は、入力１ビット信号にｐビットの係
数Ａ4を乗算し、加算器１１３4は、この乗算値に前段の
積分器１１４3の出力を加算する。そして、得られる加
算値は、１ビット量子化器１１５に供給される。
端子１１１を介して供給される１ビット信号にｐビット
からなる係数Ａ1〜Ａ3をそれぞれ乗算し、得られるｐビ
ットの乗算値を加算器１１３1〜１１３3にそれぞれ供給
し、１ビット乗算器１１６1〜１１６3は、出力信号にｐ
ビットの係数Ｃ1〜Ｃ3をそれぞれ乗算し、得られるｐビ
ットの乗算値を加算器１１３1〜１１３3にそれぞれ供給
する。加算器１１３1〜１１３3は、それらの乗算値をそ
れぞれ加算し、得られる加算値を積分器１１４1〜１１
４3に供給する。また、中間段の加算器１１３2，１１３
3は、前段の積分器１１４1，１１４2の出力もそれぞれ
加算する。最終段は、入力端子１１１に接続された１ビ
ット乗算器１１２4と、加算器１１３4とを備え、１ビッ
ト乗算器１１２4は、入力１ビット信号にｐビットの係
数Ａ4を乗算し、加算器１１３4は、この乗算値に前段の
積分器１１４3の出力を加算する。そして、得られる加
算値は、１ビット量子化器１１５に供給される。
【０００９】ＤＳＭでは、正及び負のｐビットの数を表
すために２の補数計算が用いられる。１ビット量子化器
１１５は、正の値が入力されると、それを＋１（論理
１）に量子化し、負の値が入力されると、それを−１
（論理０）に量子化して出力する。
すために２の補数計算が用いられる。１ビット量子化器
１１５は、正の値が入力されると、それを＋１（論理
１）に量子化し、負の値が入力されると、それを−１
（論理０）に量子化して出力する。
【００１０】ケーシー及びアンガス著の論文には、「１
ビットの処理装置は、雑音により許容できないほど不明
瞭な音声信号を含む１ビットの出力信号を生成するの
で、・・・量子化雑音を適切に除去しなければならな
い。」との記載がある。音声信号を不明瞭にする雑音
は、１ビット量子化器１１５によって発生する量子化雑
音である。
ビットの処理装置は、雑音により許容できないほど不明
瞭な音声信号を含む１ビットの出力信号を生成するの
で、・・・量子化雑音を適切に除去しなければならな
い。」との記載がある。音声信号を不明瞭にする雑音
は、１ビット量子化器１１５によって発生する量子化雑
音である。
【００１１】１ビット量子化器１１５は、音声信号が供
給される第１の入力端子と、音声信号と実質的に相関が
ないランダムビットストリーム（量子化雑音）が供給さ
れる第２の入力端子とを有する加算器と見なすことがで
きる。このモデルでは、入力端子１１１を介して入力さ
れる音声信号は、１ビット乗算器１１２1〜１１２4によ
って出力端子１１７にフィードフォワードされるととも
に、１ビット乗算器１１６1〜１１６3によってフィード
バックされる。したがって、フィードフォワードパスに
おける係数Ａ1〜Ａ4は、音声信号に対する伝達関数のｚ
変換における零点を定め、フィードバックパスにおける
係数Ｃ1〜Ｃ3は、伝達関数のｚ変換における極を定めて
いる。
給される第１の入力端子と、音声信号と実質的に相関が
ないランダムビットストリーム（量子化雑音）が供給さ
れる第２の入力端子とを有する加算器と見なすことがで
きる。このモデルでは、入力端子１１１を介して入力さ
れる音声信号は、１ビット乗算器１１２1〜１１２4によ
って出力端子１１７にフィードフォワードされるととも
に、１ビット乗算器１１６1〜１１６3によってフィード
バックされる。したがって、フィードフォワードパスに
おける係数Ａ1〜Ａ4は、音声信号に対する伝達関数のｚ
変換における零点を定め、フィードバックパスにおける
係数Ｃ1〜Ｃ3は、伝達関数のｚ変換における極を定めて
いる。
【００１２】一方、１ビット量子化器１１５で発生する
雑音信号（量子化雑音）は、１ビット乗算器１１６1〜
１１６3、加算器１１３1〜１１３4及び積分器１１４1〜
１１４3には供給されるが、１ビット乗算器１１２1〜１
１２4には供給されない。したがって、雑音信号に対す
る伝達関数は、入力信号に対する伝達関数とは異なって
いる。
雑音信号（量子化雑音）は、１ビット乗算器１１６1〜
１１６3、加算器１１３1〜１１３4及び積分器１１４1〜
１１４3には供給されるが、１ビット乗算器１１２1〜１
１２4には供給されない。したがって、雑音信号に対す
る伝達関数は、入力信号に対する伝達関数とは異なって
いる。
【００１３】係数Ａ1〜Ａ4，Ｃ1〜Ｃ3は、他の所望の特
性の中で回路安定度が得られるように定められる。
性の中で回路安定度が得られるように定められる。
【００１４】係数Ｃ1〜Ｃ3は、例えば図９に実線１２０
で示すように、１ビット量子化器１１５で発生する音声
帯域内の量子化雑音を除去して最小にするように定めら
れる。
で示すように、１ビット量子化器１１５で発生する音声
帯域内の量子化雑音を除去して最小にするように定めら
れる。
【００１５】係数Ａ1〜Ａ4，Ｃ1〜Ｃ3は、また所望の音
声信号特性が得られるように定められる。
声信号特性が得られるように定められる。
【００１６】係数Ａ1〜Ａ4，Ｃ1〜Ｃ3は、以下のように
して定めることができる。
して定めることができる。
【００１７】ａ）例えば雑音除去機能を有する所望のフ
ィルタ特性の伝達関数をｚ変換してＨ(ｚ)を求める。
ィルタ特性の伝達関数をｚ変換してＨ(ｚ)を求める。
【００１８】ｂ）Ｈ(ｚ)を係数に変換する。
【００１９】これは、「５次のシグマ−デルタＡ／Ｄ変
換器の理論と実践（Theory and Practical Implementat
ion of a Fifth Order Sigma-Delta A/D Converter）」
−オーディオ・エンジニアリング・ソサィティ・ジャー
ナル、３９巻、Ｎｏ．７／８、１９９１年、７月／８
月、アール．ダブル．アダムス等著（Journal of Audio
Engineering Society, Volume 39, no. 7/8, 1991 July
/August by R.W Adamset al.）、及びアンガスとケーシ
ーの上述した論文に記述されている方法を用いて、行う
ことができる。
換器の理論と実践（Theory and Practical Implementat
ion of a Fifth Order Sigma-Delta A/D Converter）」
−オーディオ・エンジニアリング・ソサィティ・ジャー
ナル、３９巻、Ｎｏ．７／８、１９９１年、７月／８
月、アール．ダブル．アダムス等著（Journal of Audio
Engineering Society, Volume 39, no. 7/8, 1991 July
/August by R.W Adamset al.）、及びアンガスとケーシ
ーの上述した論文に記述されている方法を用いて、行う
ことができる。
【００２０】ここで、係数を定める具体的な方法につい
て説明する。
て説明する。
【００２１】１．５次のデルタ−シグマ変調器における
雑音除去フィルタの伝達関数例えば図１０に示す５次の
ＤＳＭにおける雑音除去フィルタの特性は、下記式９で
表すことができる。
雑音除去フィルタの伝達関数例えば図１０に示す５次の
ＤＳＭにおける雑音除去フィルタの特性は、下記式９で
表すことができる。
【００２２】 ｙ[ｎ]＝ｑ[ｎ]＋ｘ[ｎ] ｘ[ｎ]＝ｘ[ｎ−１]＋ｗ[ｎ−１]＋Ｅｙ[ｎ−１] ｗ[ｎ]＝ｗ[ｎ−１]＋ｖ[ｎ−１]＋Ｄｙ[ｎ−１] ｖ[ｎ]＝ｖ[ｎ−１]＋ｕ[ｎ−１]＋Ｃｙ[ｎ−１] ｕ[ｎ]＝ｕ[ｎ−１]＋ｔ[ｎ−１]＋Ｂｙ[ｎ−１] ｔ[ｎ]＝ｔ[ｎ−１]＋Ａｙ[ｎ−１] ・・・式９ これらの式９をｚ変換するとともに、α＝ｚ-1／(１−
ｚ-1)とおくと、下記式１０が得られる。
ｚ-1)とおくと、下記式１０が得られる。
【００２３】 Ｙ(ｚ)＝Ｑ(ｚ)＋Ｘ(ｚ) Ｘ(ｚ)＝α(Ｗ(ｚ)＋ＥＹ(ｚ)) Ｗ(ｚ)＝α(Ｖ(ｚ)＋ＤＹ(ｚ)) Ｖ(ｚ)＝α(Ｕ(ｚ)＋ＣＹ(ｚ)) Ｕ(ｚ)＝α(Ｔ(ｚ)＋ＢＹ(ｚ)) Ｔ(ｚ)＝αＡＹ(ｚ) ・・・式１０ 式１０において、αを元に戻し、Ｙ(ｚ)をＱ(ｚ)で解く
と、下記式１１が得られる。
と、下記式１１が得られる。
【００２４】 Ｙ(ｚ)[(１−ｚ-1)−ｚ-1(Ｅ＋αＤ＋α2Ｃ＋α3Ｂ＋α4Ａ)] ＝(１−ｚ-1)Ｑ(ｚ) ・・・式１１ この式１１より、５次のＤＳＭにおける雑音除去フィル
タの伝達関数Ｈns(ｚ)は、下記式１２のように得られ
る。
タの伝達関数Ｈns(ｚ)は、下記式１２のように得られ
る。
【００２５】
【数９】
【００２６】この式１２に示す伝達関数Ｈns(z)は、周
波数が０Ｈｚ（直流）に零点を有し、標準のバタワース
又はチェビシェフタイプＩのハイパスフィルタで確実に
設計することができる。この手法は、いずれの次数のフ
ィルタにおいても適用することができる。
波数が０Ｈｚ（直流）に零点を有し、標準のバタワース
又はチェビシェフタイプＩのハイパスフィルタで確実に
設計することができる。この手法は、いずれの次数のフ
ィルタにおいても適用することができる。
【００２７】２．５次のデルタ−シグマ変調器における
音声信号フィルタの伝達関数例えば図１１に示す５次の
ＤＳＭの音声信号フィルタの特性は、下記式１３で表す
ことができる。
音声信号フィルタの伝達関数例えば図１１に示す５次の
ＤＳＭの音声信号フィルタの特性は、下記式１３で表す
ことができる。
【００２８】 ｙ[ｎ]＝ｆｘ[ｎ]＋ｗ[ｎ]＋ｑ[ｎ] ｗ[ｎ]＝ｗ[ｎ−１]＋ｅｘ[ｎ−１]＋Ｅｙ[ｎ−１]＋ｖ[ｎ−１] ｖ[ｎ]＝ｖ[ｎ−１]＋ｄｘ[ｎ−１]＋Ｄｙ[ｎ−１]＋ｕ[ｎ−１] ｕ[ｎ]＝ｕ[ｎ−１]＋ｃｘ[ｎ−１]＋Ｃｙ[ｎ−１]＋ｔ[ｎ−１] ｔ[ｎ]＝ｔ[ｎ−１]＋ｂｘ[ｎ−１]＋Ｂｙ[ｎ−１]＋ｓ[ｎ−１] ｓ[ｎ]＝ｓ[ｎ−１]＋ａｘ[ｎ−１]＋Ａｙ[ｎ−１] ・・・式１３ これらの式１３をｚ変換するとともに、α＝ｚ-1／(１
−ｚ-1)とおくと、下記式１４が得られる。
−ｚ-1)とおくと、下記式１４が得られる。
【００２９】 Ｙ(ｚ)＝ｆＸ(ｚ)＋Ｗ(ｚ)＋Ｑ(ｚ) Ｗ(ｚ)＝α(ｅＸ(ｚ)＋ＥＹ(ｚ)＋Ｖ(ｚ)) Ｖ(ｚ)＝α(ｄＸ(ｚ)＋ＤＹ(ｚ)＋Ｕ(ｚ)) Ｕ(ｚ)＝α(ｃＸ(ｚ)＋ＣＹ(ｚ)＋Ｔ(ｚ)) Ｔ(ｚ)＝α(ｂＸ(ｚ)＋ＢＹ(ｚ)＋Ｓ(ｚ)) Ｓ(ｚ)＝α(ａＸ(ｚ)＋ＡＹ(ｚ)) ・・・式１４ 式１４において、Ｙ(ｚ)をＸ(ｚ)、Ｑ(ｚ)で解くと、下
記式１５が得られる。
記式１５が得られる。
【００３０】 Ｙ(ｚ)[１−α5Ａ−α4Ｂ−α3Ｃ−α2Ｄ−αＥ] ＝Ｘ(ｚ)[α5ａ＋α4ｂ＋α3ｃ＋α2ｄ＋αｅ＋ｆ]＋Ｑ(ｚ) ・・・式１５ この式１５において、Ｑ(ｚ)は、雑音除去フィルタによ
るものであるので、周波数が０Ｈｚ（直流）に零点を有
し、サンプリング周波数が音声信号の帯域と比較して十
分高い、例えばＭＨｚオーダーであるとき、直流の近傍
では０と近似することができる。したがって、５次のＤ
ＳＭの音声信号に対する伝達関数ＨA(ｚ)は下記式１６
のように得られる。
るものであるので、周波数が０Ｈｚ（直流）に零点を有
し、サンプリング周波数が音声信号の帯域と比較して十
分高い、例えばＭＨｚオーダーであるとき、直流の近傍
では０と近似することができる。したがって、５次のＤ
ＳＭの音声信号に対する伝達関数ＨA(ｚ)は下記式１６
のように得られる。
【００３１】
【数１０】
【００３２】この式１６に示す伝達関数ＨA(ｚ)の分子
及び分母は、下記式１７に示すように分子と分母におけ
る(１−ｚ-1)5、ｚ-1(１−ｚ-1)4、ｚ-2(１−ｚ-1)3、
ｚ-3(1-z-1)2、ｚ-4(１−ｚ-1)、ｚ-5の各係数を等しい
とすることにより、約分することができる。
及び分母は、下記式１７に示すように分子と分母におけ
る(１−ｚ-1)5、ｚ-1(１−ｚ-1)4、ｚ-2(１−ｚ-1)3、
ｚ-3(1-z-1)2、ｚ-4(１−ｚ-1)、ｚ-5の各係数を等しい
とすることにより、約分することができる。
【００３３】 ｆ＝１，ｅ＝−Ｅ，ｄ＝−Ｄ，ｃ＝−Ｃ，ｂ＝−Ｂ，ａ＝−Ａ ・・・式１７ したがって、音声信号に対する伝達関数の極と零点は相
殺され、平坦な周波数特性が得られる。この手法は、い
ずれの次数のフィルタにも適用することができる。
殺され、平坦な周波数特性が得られる。この手法は、い
ずれの次数のフィルタにも適用することができる。
【００３４】
【発明が解決しようとする課題】ところで、上述した論
文では、１ビット信号を処理するために、複数のＤＳＭ
を縦続する構成については何ら記載も示唆もなされてい
ない。
文では、１ビット信号を処理するために、複数のＤＳＭ
を縦続する構成については何ら記載も示唆もなされてい
ない。
【００３５】ＤＳＭに入力される１ビット信号は、信号
成分と雑音成分を有し、１ビット信号に含まれる雑音成
分は、ＤＳＭの回路安定度を低下されるという問題があ
る。特に、複数のＤＳＭを縦続接続したときは、回路安
定度が更に低下する。
成分と雑音成分を有し、１ビット信号に含まれる雑音成
分は、ＤＳＭの回路安定度を低下されるという問題があ
る。特に、複数のＤＳＭを縦続接続したときは、回路安
定度が更に低下する。
【００３６】本発明は、上述した実情を鑑みてなされた
ものであり、本発明の目的は、次数を高めることなく、
入力１ビット信号に含まれる雑音を除去することができ
るデルタ−シグマ変調装置を提供することである。
ものであり、本発明の目的は、次数を高めることなく、
入力１ビット信号に含まれる雑音を除去することができ
るデルタ−シグマ変調装置を提供することである。
【００３７】
【課題を解決する手段】本発明に係るデルタ−シグマ変
調装置は、信号成分と雑音成分を含む１ビット信号が入
力されるｎ（≧１）次のデルタ−シグマ変調装置におい
て、ｐ（＞１）ビット信号を１ビット信号に再量子化し
て、このデルタ−シグマ変調装置の出力信号として出力
する量子化手段と、入力１ビット信号と係数の積と、出
力信号と係数の積との加算値の積分値を求める第１段目
の混合手段と、入力１ビット信号と係数の積と、出力信
号と係数の積と、前段の混合手段からの積分値との加算
値の積分値を求める中間段のｎ−１個の混合手段と、入
力１ビット信号と係数の積と、前段の混合手段からの積
分値との加算値を求めて、量子化手段で再量子化される
ｐビット信号を生成する最終段の混合手段とを備える。
調装置は、信号成分と雑音成分を含む１ビット信号が入
力されるｎ（≧１）次のデルタ−シグマ変調装置におい
て、ｐ（＞１）ビット信号を１ビット信号に再量子化し
て、このデルタ−シグマ変調装置の出力信号として出力
する量子化手段と、入力１ビット信号と係数の積と、出
力信号と係数の積との加算値の積分値を求める第１段目
の混合手段と、入力１ビット信号と係数の積と、出力信
号と係数の積と、前段の混合手段からの積分値との加算
値の積分値を求める中間段のｎ−１個の混合手段と、入
力１ビット信号と係数の積と、前段の混合手段からの積
分値との加算値を求めて、量子化手段で再量子化される
ｐビット信号を生成する最終段の混合手段とを備える。
【００３８】このデルタ−シグマ変調装置の入力１ビッ
ト信号に対する伝達関数は、下記式１８で表される。
ト信号に対する伝達関数は、下記式１８で表される。
【００３９】
【数１１】
【００４０】量子化手段で発生する量子化雑音に対する
伝達関数は、下記式１９で表される。
伝達関数は、下記式１９で表される。
【００４１】
【数１２】
【００４２】これらの伝達関数における係数ａ1〜ａnの
少なくとも１つは１であり、係数ｂ1〜ｂnは１でない。
少なくとも１つは１であり、係数ｂ1〜ｂnは１でない。
【００４３】ここで、これらの２つの伝達関数は、次数
が１（ｎ＝１）のときは、下記式２０、式２１に示すよ
うに簡単な式となる。
が１（ｎ＝１）のときは、下記式２０、式２１に示すよ
うに簡単な式となる。
【００４４】
【数１３】
【００４５】
【数１４】
【００４６】ところで、従来のデルタ−シグマ変調装置
では、次数が１以外（ｎ≠１）のとき、係数ａ1〜ａnと
係数ｂ1〜ｂnはそれぞれ等しくされ、その結果、図１２
に示すように、入力１ビット信号に対する伝達関数の極
と零点は相殺されて、平坦な周波数特性が得られてい
た。これに対して、本発明に係るデルタ−シグマ変調装
置では、係数ａ1〜ａnは、係数ｂ1〜ｂnとは独立して設
定される。雑音除去の伝達関数は、上記式１９で表さ
れ、係数ａ1〜ａnの値とは無関係である。すなわち、本
発明に係るデルタ−シグマ変調装置では、入力１ビット
信号に対する伝達関数の零点は、雑音除去の伝達関数の
極及び零点とは独立して設定される。
では、次数が１以外（ｎ≠１）のとき、係数ａ1〜ａnと
係数ｂ1〜ｂnはそれぞれ等しくされ、その結果、図１２
に示すように、入力１ビット信号に対する伝達関数の極
と零点は相殺されて、平坦な周波数特性が得られてい
た。これに対して、本発明に係るデルタ−シグマ変調装
置では、係数ａ1〜ａnは、係数ｂ1〜ｂnとは独立して設
定される。雑音除去の伝達関数は、上記式１９で表さ
れ、係数ａ1〜ａnの値とは無関係である。すなわち、本
発明に係るデルタ−シグマ変調装置では、入力１ビット
信号に対する伝達関数の零点は、雑音除去の伝達関数の
極及び零点とは独立して設定される。
【００４７】例えば次数が３（ｎ＝３）のとき、入力１
ビット信号に対する伝達関数の係数ａ1〜ａnは、全て１
に設定され、これにより定義される零点は、等しいが、
雑音除去の伝達関数の零点とは逆の極性を有する。この
結果、入力１ビット信号に対して、雑音成分を除去する
ハイパスフィルタ特性とカットオフ周波数が等しく相補
的なローパスフィルタ特性を得ることができる。
ビット信号に対する伝達関数の係数ａ1〜ａnは、全て１
に設定され、これにより定義される零点は、等しいが、
雑音除去の伝達関数の零点とは逆の極性を有する。この
結果、入力１ビット信号に対して、雑音成分を除去する
ハイパスフィルタ特性とカットオフ周波数が等しく相補
的なローパスフィルタ特性を得ることができる。
【００４８】したがって、本発明に係るデルタ−シグマ
変調装置では、デルタ−シグマ変調装置で発生する量子
化雑音の除去と、入力１ビット信号に含まれる雑音成分
の低減とを、デルタ−シグマ変調装置の次数を高くする
ことなく、行うことができる。ところで、従来の技術で
説明した、例えば３次のデルタ−シグマ変調装置は、入
力１ビット信号に対して平坦な周波数特性を有し、必要
な量子化雑音除去特性を有する。そこで、入力１ビット
信号の雑音成分を除去するために必要とされるローパス
フィルタリングは、例えば２次の等化器を追加して行う
ことができるが、次数が全体で５次となってしまう。こ
のように従来のデルタ−シグマ変調装置では、入力１ビ
ット信号の雑音成分を除去するためには、ローパスフィ
ルタが必要とされ、不必要に次数が高くなり、本発明に
係るデルタ−シグマ変調装置に比して、満足できるもの
ではなかった。
変調装置では、デルタ−シグマ変調装置で発生する量子
化雑音の除去と、入力１ビット信号に含まれる雑音成分
の低減とを、デルタ−シグマ変調装置の次数を高くする
ことなく、行うことができる。ところで、従来の技術で
説明した、例えば３次のデルタ−シグマ変調装置は、入
力１ビット信号に対して平坦な周波数特性を有し、必要
な量子化雑音除去特性を有する。そこで、入力１ビット
信号の雑音成分を除去するために必要とされるローパス
フィルタリングは、例えば２次の等化器を追加して行う
ことができるが、次数が全体で５次となってしまう。こ
のように従来のデルタ−シグマ変調装置では、入力１ビ
ット信号の雑音成分を除去するためには、ローパスフィ
ルタが必要とされ、不必要に次数が高くなり、本発明に
係るデルタ−シグマ変調装置に比して、満足できるもの
ではなかった。
【００４９】本発明に係るデルタ−シグマ変調装置で
は、例えば次数を３以上（ｎ≧３）とすると、係数ａ1
〜ａnの一部は、入力１ビット信号に対してローパスフ
ィルタ特性を与えるとともに、量子化雑音に対する伝達
関数が量子化雑音を除去するようなハイパス特性を与
え、係数ａ1〜ａnの残りは、入力１ビット信号に対して
所定の等化特性を与える。例えば次数が５（ｎ＝５）と
すると、値が１であるａ1〜ａ3がローパスフィルタ特性
を与え、係数ａ4，ａ5が等化特性を与える。これに対し
て、従来のデルタ−シグマ変調装置では、等化特性を有
するようにするには、次数を７（ｎ＝７）とする必要が
ある。デルタ−シグマ変調装置の次数を高くすると、信
号処理のために遅延が増え、回路安定度が低下する虞が
ある。
は、例えば次数を３以上（ｎ≧３）とすると、係数ａ1
〜ａnの一部は、入力１ビット信号に対してローパスフ
ィルタ特性を与えるとともに、量子化雑音に対する伝達
関数が量子化雑音を除去するようなハイパス特性を与
え、係数ａ1〜ａnの残りは、入力１ビット信号に対して
所定の等化特性を与える。例えば次数が５（ｎ＝５）と
すると、値が１であるａ1〜ａ3がローパスフィルタ特性
を与え、係数ａ4，ａ5が等化特性を与える。これに対し
て、従来のデルタ−シグマ変調装置では、等化特性を有
するようにするには、次数を７（ｎ＝７）とする必要が
ある。デルタ−シグマ変調装置の次数を高くすると、信
号処理のために遅延が増え、回路安定度が低下する虞が
ある。
【００５０】とことで、従来のデルタ−シグマ変調装置
でも、１ビット信号の雑音を、デルタ−シグマ変調装置
に入力される前にローパスフィルタを用いて、低減する
ことができる。しかしながら、このようなローパスフィ
ルタは、ｐビットの信号をデルタ−シグマ変調装置に供
給するので、デルタ−シグマ変調装置をｐビットの乗算
器で構成しなければならず、１ビットのデルタ−シグマ
変調装置の重要な利点を失うことになる。
でも、１ビット信号の雑音を、デルタ−シグマ変調装置
に入力される前にローパスフィルタを用いて、低減する
ことができる。しかしながら、このようなローパスフィ
ルタは、ｐビットの信号をデルタ−シグマ変調装置に供
給するので、デルタ−シグマ変調装置をｐビットの乗算
器で構成しなければならず、１ビットのデルタ−シグマ
変調装置の重要な利点を失うことになる。
【００５１】本発明に係るデルタ−シグマ変調装置は、
信号成分と雑音成分を含む１ビット信号が入力されるｎ
（≧２）次のデルタ−シグマ変調装置において、ｐ（＞
１）ビット信号を１ビット信号に再量子化して、このデ
ルタ−シグマ変調装置の出力信号として出力する量子化
手段と、入力１ビット信号と係数の積と、出力信号と係
数の積との加算値の積分値を求める第１段目の混合手段
と、入力１ビット信号と係数の積と、出力信号と係数の
積と、前段の混合手段からの積分値との加算値の積分値
を求める中間段のｎ−１個の混合手段と、入力１ビット
信号と係数の積と、前段の混合手段からの積分値との加
算値を求めて、量子化手段で再量子化されるｐビット信
号を生成する最終段の混合手段とを備える。
信号成分と雑音成分を含む１ビット信号が入力されるｎ
（≧２）次のデルタ−シグマ変調装置において、ｐ（＞
１）ビット信号を１ビット信号に再量子化して、このデ
ルタ−シグマ変調装置の出力信号として出力する量子化
手段と、入力１ビット信号と係数の積と、出力信号と係
数の積との加算値の積分値を求める第１段目の混合手段
と、入力１ビット信号と係数の積と、出力信号と係数の
積と、前段の混合手段からの積分値との加算値の積分値
を求める中間段のｎ−１個の混合手段と、入力１ビット
信号と係数の積と、前段の混合手段からの積分値との加
算値を求めて、量子化手段で再量子化されるｐビット信
号を生成する最終段の混合手段とを備える。
【００５２】このデルタ−シグマ変調装置の入力１ビッ
ト信号に対する伝達関数は、下記式２２で表される。
ト信号に対する伝達関数は、下記式２２で表される。
【００５３】
【数１５】
【００５４】ｍ＜ｎであり、式２２におけるＡ(ｚ)／Ｂ
（ｚ）は、入力１ビット信号に対してローパスフィルタ
特性を与え、下記式２３で表される。
（ｚ）は、入力１ビット信号に対してローパスフィルタ
特性を与え、下記式２３で表される。
【００５５】
【数１６】
【００５６】式２２におけるＣ(ｚ)／Ｄ（ｚ）は、入力
１ビット信号に対する所定の等化特性を与え、下記２４
で表される。
１ビット信号に対する所定の等化特性を与え、下記２４
で表される。
【００５７】
【数１７】
【００５８】このデルタ−シグマ変調装置で発生する量
子化雑音に対する雑音除去の伝達関数は、下記式２５で
表される。
子化雑音に対する雑音除去の伝達関数は、下記式２５で
表される。
【００５９】
【数１８】
【００６０】ここで、これらの式２３，２４，２５は、
次数が２（ｎ＝２）、ｍが１のときは、下記式２６，２
７，２８のようになる。
次数が２（ｎ＝２）、ｍが１のときは、下記式２６，２
７，２８のようになる。
【００６１】
【数１９】
【００６２】
【数２０】
【００６３】
【数２１】
【００６４】本発明に係るデルタ−シグマ変調装置は、
信号成分と雑音成分を含む１ビット信号が入力されるｎ
（≧２）次のデルタ−シグマ変調装置において、ｐ（＞
１）ビット信号を１ビット信号に再量子化して、このデ
ルタ−シグマ変調装置の出力信号として出力する量子化
手段と、入力１ビット信号と係数の積と、出力信号と係
数の積との加算値の積分値を求める第１段目の混合手段
と、入力１ビット信号と係数の積と、出力信号と係数の
積と、前段の混合手段からの積分値との加算値の積分値
を求める中間段のｎ−１個の混合手段と、入力１ビット
信号と係数の積と、前段の混合手段からの積分値との加
算値を求めて、量子化手段で再量子化されるｐビット信
号を生成する最終段の混合手段とを備える。
信号成分と雑音成分を含む１ビット信号が入力されるｎ
（≧２）次のデルタ−シグマ変調装置において、ｐ（＞
１）ビット信号を１ビット信号に再量子化して、このデ
ルタ−シグマ変調装置の出力信号として出力する量子化
手段と、入力１ビット信号と係数の積と、出力信号と係
数の積との加算値の積分値を求める第１段目の混合手段
と、入力１ビット信号と係数の積と、出力信号と係数の
積と、前段の混合手段からの積分値との加算値の積分値
を求める中間段のｎ−１個の混合手段と、入力１ビット
信号と係数の積と、前段の混合手段からの積分値との加
算値を求めて、量子化手段で再量子化されるｐビット信
号を生成する最終段の混合手段とを備える。
【００６５】このデルタ−シグマ変調装置の入力１ビッ
ト信号に対する伝達関数は、下記式２９で表される。
ト信号に対する伝達関数は、下記式２９で表される。
【００６６】
【数２２】
【００６７】量子化手段で発生する量子化雑音に対する
伝達関数は、下記式３０で表される。
伝達関数は、下記式３０で表される。
【００６８】
【数２３】
【００６９】これらの伝達関数における係数ａ1〜ａnの
一部は、１ビット信号に対してローパスフィルタ特性を
与え、このデルタ−シグマ変調装置で発生する量子化雑
音に対する伝達関数は雑音を除去するようなハイパスフ
ィルタ特性を有し、係数ａ1〜ａnの残りは、１ビット信
号に対して所定の等化特性を与える。
一部は、１ビット信号に対してローパスフィルタ特性を
与え、このデルタ−シグマ変調装置で発生する量子化雑
音に対する伝達関数は雑音を除去するようなハイパスフ
ィルタ特性を有し、係数ａ1〜ａnの残りは、１ビット信
号に対して所定の等化特性を与える。
【００７０】
【発明の実施の形態】以下、本発明に係るデルタ−シグ
マ変調装置について、図面を参照しながら説明する。
マ変調装置について、図面を参照しながら説明する。
【００７１】例えば３次のデルタ−シグマ変調器（以
下、ＤＳＭという。）は、図１に示すように、３つの混
合部と、最終部とを備える。このＤＳＭは、入力端子１
１を介して１ビットの音声信号が供給され、出力端子１
７を介して信号処理が施された１ビット信号を出力す
る。
下、ＤＳＭという。）は、図１に示すように、３つの混
合部と、最終部とを備える。このＤＳＭは、入力端子１
１を介して１ビットの音声信号が供給され、出力端子１
７を介して信号処理が施された１ビット信号を出力す
る。
【００７２】出力端子１７を介して出力される信号は、
最終部の量子化器１５よって生成された信号である。量
子化器１５は、例えば閾値が０の比較器からなり、ｐビ
ットの信号が供給され、正の信号を＋１（論理１）に量
子化し、負の信号を−１（論理０）に量子化する。
最終部の量子化器１５よって生成された信号である。量
子化器１５は、例えば閾値が０の比較器からなり、ｐビ
ットの信号が供給され、正の信号を＋１（論理１）に量
子化し、負の信号を−１（論理０）に量子化する。
【００７３】第１段目の混合部は、入力端子１１に接続
された第１の１ビット係数乗算器１２1と、出力端子１
７に接続された第２の１ビット係数乗算器１６1と、１
ビット係数乗算器１２1、１６1の各出力を加算する加算
器１３1と、加算器１３1の出力を単位時間遅延するとと
もに、遅延した出力を加算器１３1に供給する遅延回路
１４1とを備える。すなわち、この混合部は、加算器１
３1と遅延回路１４1から構成される積分器を備えてい
る。１ビット係数乗算器１２1、１６1は、１ビット信号
にｐビットからなる係数ａ,Ａをそれぞれ乗算する。
された第１の１ビット係数乗算器１２1と、出力端子１
７に接続された第２の１ビット係数乗算器１６1と、１
ビット係数乗算器１２1、１６1の各出力を加算する加算
器１３1と、加算器１３1の出力を単位時間遅延するとと
もに、遅延した出力を加算器１３1に供給する遅延回路
１４1とを備える。すなわち、この混合部は、加算器１
３1と遅延回路１４1から構成される積分器を備えてい
る。１ビット係数乗算器１２1、１６1は、１ビット信号
にｐビットからなる係数ａ,Ａをそれぞれ乗算する。
【００７４】中間段の各混合部は、同様に、入力端子１
１に接続された第１の１ビット係数乗算器１２2，１２3
と、出力端子１７に接続された第２の１ビット係数乗算
器１６2，１６3と、加算器１３2，１３3と、遅延回路１
４2，１４3とを備える。すなわち、各混合部は、それぞ
れ加算器１３2，１３3と遅延回路１４2，１４3から構成
される積分器を備えている。加算器１３2，１３3は、更
に、それぞれ前段の遅延回路１４1，１４2の出力、すな
わち前段の積分値を１ビット係数乗算器の各出力に加算
する。
１に接続された第１の１ビット係数乗算器１２2，１２3
と、出力端子１７に接続された第２の１ビット係数乗算
器１６2，１６3と、加算器１３2，１３3と、遅延回路１
４2，１４3とを備える。すなわち、各混合部は、それぞ
れ加算器１３2，１３3と遅延回路１４2，１４3から構成
される積分器を備えている。加算器１３2，１３3は、更
に、それぞれ前段の遅延回路１４1，１４2の出力、すな
わち前段の積分値を１ビット係数乗算器の各出力に加算
する。
【００７５】最終段は、入力端子１１に接続された１ビ
ット係数乗算器１２4と、１ビット係数乗算器１２4と遅
延回路１４3の各出力を加算する加算器１３4とを備え
る。量子化器１５は、加算器１３4のｐビットからなる
出力を１ビット信号に量子化し、出力端子１７を介して
出力する。
ット係数乗算器１２4と、１ビット係数乗算器１２4と遅
延回路１４3の各出力を加算する加算器１３4とを備え
る。量子化器１５は、加算器１３4のｐビットからなる
出力を１ビット信号に量子化し、出力端子１７を介して
出力する。
【００７６】ところで、加算器１３1〜１３3（以下、単
に加算器１３という。）と遅延回路１４1〜１４3（以
下、単に遅延回路１４という。）からそれぞれ構成され
る積分器は、例えば図２に示すように、他の加算器１８
と遅延回路１４で構成するようにしてもよい。そして、
遅延回路１４の出力を加算器１８にフィードバックし
て、１ビット係数乗算器の各出力を加算する加算器１３
の出力を累積して、積分値を求めるようにする。一方、
図１では、積分器における累積は、１ビット係数乗算器
の各出力を加算する加算器１３によって実行される。し
たがって、１ビット係数乗算器用の加算器と積分器用の
加算器を分離独立して設けるか否かは、本質的なことで
はない。
に加算器１３という。）と遅延回路１４1〜１４3（以
下、単に遅延回路１４という。）からそれぞれ構成され
る積分器は、例えば図２に示すように、他の加算器１８
と遅延回路１４で構成するようにしてもよい。そして、
遅延回路１４の出力を加算器１８にフィードバックし
て、１ビット係数乗算器の各出力を加算する加算器１３
の出力を累積して、積分値を求めるようにする。一方、
図１では、積分器における累積は、１ビット係数乗算器
の各出力を加算する加算器１３によって実行される。し
たがって、１ビット係数乗算器用の加算器と積分器用の
加算器を分離独立して設けるか否かは、本質的なことで
はない。
【００７７】図１に示す構成では、係数ａ，ｂ，ｃ，
ｄ，Ａ，Ｂ，Ｃは固定値であり、図２に示す積分器用の
加算器を独立して設ける構成では、１ビット係数乗算器
１２1〜１２4，１６1〜１６3の各出力を加算する加算器
１３1〜１３4は、ルックアップテーブルで置換すること
ができる。１ビット信号に例えば係数ａ，Ａを乗算する
と、＋ａ，−ａ，＋Ａ，−Ａが得られるので、＋ａ，−
ａ，＋Ａ，−Ａの可能な全ての組合せをルックアップテ
ーブルに記憶しておき、１ビット信号をアドレスとして
読み出すようにする。
ｄ，Ａ，Ｂ，Ｃは固定値であり、図２に示す積分器用の
加算器を独立して設ける構成では、１ビット係数乗算器
１２1〜１２4，１６1〜１６3の各出力を加算する加算器
１３1〜１３4は、ルックアップテーブルで置換すること
ができる。１ビット信号に例えば係数ａ，Ａを乗算する
と、＋ａ，−ａ，＋Ａ，−Ａが得られるので、＋ａ，−
ａ，＋Ａ，−Ａの可能な全ての組合せをルックアップテ
ーブルに記憶しておき、１ビット信号をアドレスとして
読み出すようにする。
【００７８】係数ａ〜ｄ，Ａ〜Ｃは、上述した論文に記
載されている方法により、定めることができる。
載されている方法により、定めることができる。
【００７９】この実施例では、入力端子１１を介して供
給される１ビット信号は音声信号成分であり、雑音成分
は、量子化器１５における１ビット信号への量子化の過
程で発生される。雑音成分は、ＤＳＭの、特にＤＳＭを
縦続接続したときの回路安定度を少なくとも低下させ
る。さらに、ＤＳＭを縦続接続することにより、１ビッ
ト信号に含まれる雑音は、明らかに増加する。したがっ
て、雑音成分を低減することが望ましい。
給される１ビット信号は音声信号成分であり、雑音成分
は、量子化器１５における１ビット信号への量子化の過
程で発生される。雑音成分は、ＤＳＭの、特にＤＳＭを
縦続接続したときの回路安定度を少なくとも低下させ
る。さらに、ＤＳＭを縦続接続することにより、１ビッ
ト信号に含まれる雑音は、明らかに増加する。したがっ
て、雑音成分を低減することが望ましい。
【００８０】この実施例におけるフィルタ特性を、図３
に示す。実線２０は、ＤＳＭの量子化器１５で発生する
量子化雑音に対する雑音除去特性を表す。前段のＤＳＭ
からの１ビット信号がＤＳＭに入力されるときは、雑音
除去特性２０は、このＤＳＭに入力される１ビット信号
の雑音成分を表している。なお、実線２１は、音声信号
成分に対する実際のフィルタ特性を表す。
に示す。実線２０は、ＤＳＭの量子化器１５で発生する
量子化雑音に対する雑音除去特性を表す。前段のＤＳＭ
からの１ビット信号がＤＳＭに入力されるときは、雑音
除去特性２０は、このＤＳＭに入力される１ビット信号
の雑音成分を表している。なお、実線２１は、音声信号
成分に対する実際のフィルタ特性を表す。
【００８１】例えば図４に示すように、本発明を適用し
た３つのＤＳＭ２５，２６，２７を縦続接続したとき、
１つのＤＳＭに入力される１ビット信号は、雑音除去特
性２０によって低域の雑音が除去された音声信号成分
と、雑音除去特性２０によって表される雑音成分とを含
んでいる。ＤＳＭは、音声信号成分及び雑音成分に対し
て、入力音声信号の雑音を低減させるローパスフィルタ
特性２１を有するフィルタとして機能する。ＤＳＭは、
新たな量子化雑音を発生し、その出力は、再び雑音除去
特性２０によって低域の雑音が除去された音声信号成分
と、雑音除去特性２０によって表される雑音成分とを含
んでいる。
た３つのＤＳＭ２５，２６，２７を縦続接続したとき、
１つのＤＳＭに入力される１ビット信号は、雑音除去特
性２０によって低域の雑音が除去された音声信号成分
と、雑音除去特性２０によって表される雑音成分とを含
んでいる。ＤＳＭは、音声信号成分及び雑音成分に対し
て、入力音声信号の雑音を低減させるローパスフィルタ
特性２１を有するフィルタとして機能する。ＤＳＭは、
新たな量子化雑音を発生し、その出力は、再び雑音除去
特性２０によって低域の雑音が除去された音声信号成分
と、雑音除去特性２０によって表される雑音成分とを含
んでいる。
【００８２】しかしながら、ＤＳＭを縦続接続したと
き、縦続接続されたＤＳＭで生じる雑音の総量を、本発
明を適用しないときよりも、本発明を適用したときの方
が低減することができる。
き、縦続接続されたＤＳＭで生じる雑音の総量を、本発
明を適用しないときよりも、本発明を適用したときの方
が低減することができる。
【００８３】図１に示す実施例において、入出力される
１ビット信号をそれぞれＡ(ｚ)、Ｂ(ｚ)とすると、雑音
成分を含んだ入力１ビット信号に対する伝達関数Ａ(ｚ)
／Ｂ(ｚ)は、下記式３１で表される。
１ビット信号をそれぞれＡ(ｚ)、Ｂ(ｚ)とすると、雑音
成分を含んだ入力１ビット信号に対する伝達関数Ａ(ｚ)
／Ｂ(ｚ)は、下記式３１で表される。
【００８４】
【数２４】
【００８５】ここで、伝達関数における係数ａ0は、ゲ
イン要素であり、係数ａ0，ａ1，ａ2，ａ3は、フィード
フォワードの係数ａ〜ｄを定め、係数ｂ1，ｂ2，ｂ
3は、フィードバックの係数Ａ〜Ｄを定める。ゲイン要
素ａ0は、音声信号に対する伝達関数においてｚ-1＝−
１の点に零点を設けることに起因した減衰量を補償する
ためのものである。
イン要素であり、係数ａ0，ａ1，ａ2，ａ3は、フィード
フォワードの係数ａ〜ｄを定め、係数ｂ1，ｂ2，ｂ
3は、フィードバックの係数Ａ〜Ｄを定める。ゲイン要
素ａ0は、音声信号に対する伝達関数においてｚ-1＝−
１の点に零点を設けることに起因した減衰量を補償する
ためのものである。
【００８６】式３１において、分子は、音声信号に対す
る伝達関数の零点を定め、分母は、音声信号に対する極
を定める。
る伝達関数の零点を定め、分母は、音声信号に対する極
を定める。
【００８７】量子化器１５は、音声信号に雑音を生じ
る。この実施例において、量子化器１５の入出力を、そ
れぞれＱ(ｚ)、Ｙ(ｚ)とすると、雑音に対する伝達関数
（以下、雑音除去の伝達関数という。）Ｙ(ｚ)／Ｑ(ｚ)
は、下記式３２で表される。
る。この実施例において、量子化器１５の入出力を、そ
れぞれＱ(ｚ)、Ｙ(ｚ)とすると、雑音に対する伝達関数
（以下、雑音除去の伝達関数という。）Ｙ(ｚ)／Ｑ(ｚ)
は、下記式３２で表される。
【００８８】
【数２５】
【００８９】ここで、雑音除去の伝達関数における係数
ｂ1〜ｂ3は、雑音に対するフィードバックの係数Ａ〜Ｃ
を定め、分子におけるｚの乗数−１は、積分器の遅延回
路１４によって実行される。
ｂ1〜ｂ3は、雑音に対するフィードバックの係数Ａ〜Ｃ
を定め、分子におけるｚの乗数−１は、積分器の遅延回
路１４によって実行される。
【００９０】したがって、この実施例では、音声信号に
対する伝達関数（式３１）の極は、雑音除去の伝達関数
（式３２）の極に等しく、また、音声信号に対する伝達
関数の零点（ｚ-1＝−１）は、雑音除去の伝達関数の零
点（ｚ-1＝１）と共役である。
対する伝達関数（式３１）の極は、雑音除去の伝達関数
（式３２）の極に等しく、また、音声信号に対する伝達
関数の零点（ｚ-1＝−１）は、雑音除去の伝達関数の零
点（ｚ-1＝１）と共役である。
【００９１】図５は、音声信号に対する伝達関数及び雑
音除去の伝達関数の極と零点を複素（Ｚ）平面にプロッ
トした図である。この図５に示すように、音声信号に対
する伝達関数の零点は、実軸上の−１の点にあり、実軸
上の＋１の点にある雑音除去の伝達関数の零点と反対で
ある。したがって、音声信号は、ＤＳＭで発生する雑音
に対して適用される図３の雑音除去特性２０と通過帯域
が相補的な関係にあるローパスフィルタ特性２１によ
り、フィルタリングされる。
音除去の伝達関数の極と零点を複素（Ｚ）平面にプロッ
トした図である。この図５に示すように、音声信号に対
する伝達関数の零点は、実軸上の−１の点にあり、実軸
上の＋１の点にある雑音除去の伝達関数の零点と反対で
ある。したがって、音声信号は、ＤＳＭで発生する雑音
に対して適用される図３の雑音除去特性２０と通過帯域
が相補的な関係にあるローパスフィルタ特性２１によ
り、フィルタリングされる。
【００９２】この実施例では、３次のＤＳＭを例として
説明するが、本発明は、これに限定されるものでない。
ＤＳＭは、１を含んで幾らの次数であってもよい。次数
を高くすることにより、パターン雑音を低減することが
できるが、ＤＳＭでの遅延が増え、また、回路安定度が
低下する虞がある。したがって、次数は、最少であるこ
とが望ましい。
説明するが、本発明は、これに限定されるものでない。
ＤＳＭは、１を含んで幾らの次数であってもよい。次数
を高くすることにより、パターン雑音を低減することが
できるが、ＤＳＭでの遅延が増え、また、回路安定度が
低下する虞がある。したがって、次数は、最少であるこ
とが望ましい。
【００９３】図１及び図５の実施例では、ＤＳＭには、
音声信号に対するローパスフィルタの機能だけが設けら
れている。しかしながら、本発明に係るＤＳＭに、図１
及び図５に示すような量子化雑音を低減させるローパス
フィルタの機能と、音声信号を等化する等化器の機能と
の２つの機能を具備させるようにしてもよい。
音声信号に対するローパスフィルタの機能だけが設けら
れている。しかしながら、本発明に係るＤＳＭに、図１
及び図５に示すような量子化雑音を低減させるローパス
フィルタの機能と、音声信号を等化する等化器の機能と
の２つの機能を具備させるようにしてもよい。
【００９４】図６は、本発明を適用した５次のＤＳＭの
具体的な構成を示すブロック図である。この本発明を適
用したＤＳＭにおいて入力音声信号に対する伝達関数
は、入出力される１ビット信号をそれぞれＸ(ｚ)，Ｙ
(ｚ)とすると、Ｙ(ｚ)／Ｘ(ｚ)でである。
具体的な構成を示すブロック図である。この本発明を適
用したＤＳＭにおいて入力音声信号に対する伝達関数
は、入出力される１ビット信号をそれぞれＸ(ｚ)，Ｙ
(ｚ)とすると、Ｙ(ｚ)／Ｘ(ｚ)でである。
【００９５】ここで、Ｙ(ｚ)／Ｘ(ｚ)は、下記式３３で
表され、さらに、Ａ(ｚ)／Ｂ(ｚ)は、入力音声信号に対
する望ましいローパスフィルタ特性であり、下記式３４
で表される。
表され、さらに、Ａ(ｚ)／Ｂ(ｚ)は、入力音声信号に対
する望ましいローパスフィルタ特性であり、下記式３４
で表される。
【００９６】
【数２６】
【００９７】
【数２７】
【００９８】また、Ｃ(ｚ)／Ｄ(ｚ)は、入力音声信号に
対する望ましい等化特性であり、下記式３５で表され
る。
対する望ましい等化特性であり、下記式３５で表され
る。
【００９９】
【数２８】
【０１００】一方、雑音除去の伝達関数は、下記式３６
で表される。
で表される。
【０１０１】
【数２９】
【０１０２】この実施例においては、３次のローパスフ
ィルタ特性と、２次の等化特性を実現しているが、これ
らの特性の次数は、他の次数であってもよい。
ィルタ特性と、２次の等化特性を実現しているが、これ
らの特性の次数は、他の次数であってもよい。
【０１０３】ＤＳＭにおいて入力音声信号にローパスフ
ィルタリングを施すことにより、音声信号の量子化雑音
を低減することができ、複数のＤＳＭを、回路安定度を
損なうことなく、例えば上述した図４に示すように縦続
接続することができる。
ィルタリングを施すことにより、音声信号の量子化雑音
を低減することができ、複数のＤＳＭを、回路安定度を
損なうことなく、例えば上述した図４に示すように縦続
接続することができる。
【０１０４】量子化器１５を、入力される１ビット信号
に量子化雑音で代表されるランダム雑音を加算する加算
器と見なした分析では、一般的には、従来の技術で述べ
た図１２に示すように、複素平面上において、音声信号
に対するフィルタの極と、雑音除去フィルタの極を等し
くする。
に量子化雑音で代表されるランダム雑音を加算する加算
器と見なした分析では、一般的には、従来の技術で述べ
た図１２に示すように、複素平面上において、音声信号
に対するフィルタの極と、雑音除去フィルタの極を等し
くする。
【０１０５】しかしながら、本発明では、上述した図５
に示すように、音声信号に対するフィルタの零点をｚ-1
＝−１の点に置き、その極をｚ-1＝−１でない点に置
く。したがって、音声信号に対しては、図３に示すよう
に、カットオフ周波数が雑音除去フィルタと等しいロー
パスフィルタリングが施される。
に示すように、音声信号に対するフィルタの零点をｚ-1
＝−１の点に置き、その極をｚ-1＝−１でない点に置
く。したがって、音声信号に対しては、図３に示すよう
に、カットオフ周波数が雑音除去フィルタと等しいロー
パスフィルタリングが施される。
【０１０６】
【発明の効果】本発明に係るデルタ−シグマ変調装置
は、信号成分と雑音成分を含む１ビット信号が入力され
るｎ（≧１）次のデルタ−シグマ変調装置において、ｐ
（＞１）ビット信号を１ビット信号に再量子化して、当
該デルタ−シグマ変調装置の出力信号として出力する量
子化手段と、入力１ビット信号と係数の積と、出力信号
と係数の積との加算値の積分値を求める第１段目の混合
手段と、入力１ビット信号と係数の積と、出力信号と係
数の積と、前段の混合手段からの積分値との加算値の積
分値を求める中間段のｎ−１個の混合手段と、入力１ビ
ット信号と係数の積と、前段の混合手段からの積分値と
の加算値を求めて、量子化手段で再量子化されるｐビッ
ト信号を生成する最終段の混合手段とを備える。そし
て、当該デルタ−シグマ変調装置の入力１ビット信号に
対する伝達関数は、下記式３７で表され、
は、信号成分と雑音成分を含む１ビット信号が入力され
るｎ（≧１）次のデルタ−シグマ変調装置において、ｐ
（＞１）ビット信号を１ビット信号に再量子化して、当
該デルタ−シグマ変調装置の出力信号として出力する量
子化手段と、入力１ビット信号と係数の積と、出力信号
と係数の積との加算値の積分値を求める第１段目の混合
手段と、入力１ビット信号と係数の積と、出力信号と係
数の積と、前段の混合手段からの積分値との加算値の積
分値を求める中間段のｎ−１個の混合手段と、入力１ビ
ット信号と係数の積と、前段の混合手段からの積分値と
の加算値を求めて、量子化手段で再量子化されるｐビッ
ト信号を生成する最終段の混合手段とを備える。そし
て、当該デルタ−シグマ変調装置の入力１ビット信号に
対する伝達関数は、下記式３７で表され、
【０１０７】
【数３０】
【０１０８】量子化手段で発生する量子化雑音に対する
伝達関数は、下記式２で表され、
伝達関数は、下記式２で表され、
【０１０９】
【数３１】
【０１１０】これらの伝達関数における係数ａ1〜ａnの
少なくとも１つを１とし、係数ｂ1〜ｂnを１でないとす
ることによって、音声信号に対するフィルタの零点をｚ
-1＝−１の点に置き、その極をｚ-1＝−１でない点に置
く。これにより、入力１ビット信号に対して、雑音成分
を除去するハイパスフィルタ特性とカットオフ周波数が
等しく相補的なローパスフィルタ特性を得ることがで
き、次数を高めることなく、入力１ビット信号に含まれ
る雑音を除去することができる。
少なくとも１つを１とし、係数ｂ1〜ｂnを１でないとす
ることによって、音声信号に対するフィルタの零点をｚ
-1＝−１の点に置き、その極をｚ-1＝−１でない点に置
く。これにより、入力１ビット信号に対して、雑音成分
を除去するハイパスフィルタ特性とカットオフ周波数が
等しく相補的なローパスフィルタ特性を得ることがで
き、次数を高めることなく、入力１ビット信号に含まれ
る雑音を除去することができる。
【図１】本発明を適用したデルタ−シグマ変調装置の具
体的な構成を示すブロック図である。
体的な構成を示すブロック図である。
【図２】デルタ−シグマ変調装置を構成する積分器の他
の具体的な構成を示すブロック図である。
の具体的な構成を示すブロック図である。
【図３】デルタ−シグマ変調装置の周波数特性を示す図
である。
である。
【図４】デルタ−シグマ変調装置を縦続接続した構成を
示すブロック図である。
示すブロック図である。
【図５】デルタ−シグマ変調装置の極と零点を示す図で
ある。
ある。
【図６】本発明を適用したデルタ−シグマ変調装置の他
の具体的な構成を示すブロック図である。
の具体的な構成を示すブロック図である。
【図７】デルタ−シグマＡ／Ｄ変換器の構成を示すブロ
ック図である。
ック図である。
【図８】３次のデルタ−シグマ変調器の構成を示すブロ
ック図である。
ック図である。
【図９】３次のデルタ−シグマ変調器の周波数特性を示
す図である。
す図である。
【図１０】雑音除去の伝達関数を導くための従来のデル
タ−シグマ変調器の一部の構成を示すブロック図であ
る。
タ−シグマ変調器の一部の構成を示すブロック図であ
る。
【図１１】デルタ−シグマ変調器の構成を示すブロック
図である。
図である。
【図１２】従来のデルタ−シグマ変調器の極と零点を示
す図である。
す図である。
１１ 入力端子、１２1〜１２4，１６1〜１６3 １ビッ
ト係数乗算器、１３1〜１３4 加算器、１５ 量子化器
ト係数乗算器、１３1〜１３4 加算器、１５ 量子化器
───────────────────────────────────────────────────── フロントページの続き (72)発明者 イースティ ピーター チャールズ イギリス国 ケーティー13 ０エックスダ ブリュー サリー ウェイブリッジ ブル ックランズ ザ ハイツ（番地なし） ソ ニー ユナイテッド キングダム リミテ ッド 内 (72)発明者 スライト クリストファー イギリス国 ケーティー13 ０エックスダ ブリュー サリー ウェイブリッジ ブル ックランズ ザ ハイツ（番地なし） ソ ニー ユナイテッド キングダム リミテ ッド 内 (72)発明者 ソープ ピーター ダミアン イギリス国 ケーティー13 ０エックスダ ブリュー サリー ウェイブリッジ ブル ックランズ ザ ハイツ（番地なし） ソ ニー ユナイテッド キングダム リミテ ッド 内
Claims (11)
- 【請求項１】 信号成分と雑音成分を含む１ビット信号
が入力されるｎ（≧１）次のデルタ−シグマ変調装置に
おいて、 ｐ（＞１）ビット信号を１ビット信号に再量子化して、
当該デルタ−シグマ変調装置の出力信号として出力する
量子化手段と、 上記入力１ビット信号と係数の積と、上記出力信号と係
数の積との加算値の積分値を求める第１段目の混合手段
と、 上記入力１ビット信号と係数の積と、上記出力信号と係
数の積と、前段の混合手段からの積分値との加算値の積
分値を求める中間段のｎ−１個の混合手段と、 上記入力１ビット信号と係数の積と、前段の混合手段か
らの積分値との加算値を求めて、上記量子化手段で再量
子化されるｐビット信号を生成する最終段の混合手段
と、 を備え、 当該デルタ−シグマ変調装置の入力１ビット信号に対す
る伝達関数は、下記式１で表され、 【数１】 上記量子化手段で発生する量子化雑音に対する伝達関数
は、下記式２で表され、 【数２】 上記伝達関数における係数ａ1〜ａnの少なくとも１つは
１であり、係数ｂ1〜ｂnは１でない、 ことを特徴とするデルタ−シグマ変調装置。 - 【請求項２】 上記係数ａ1〜ａnは、１である、 ことを特徴とする請求項１記載のデルタ−シグマ変調装
置。 - 【請求項３】 上記係数ａ0は、１である、 ことを特徴とする請求項１又は２記載のデルタ−シグマ
変調装置。 - 【請求項４】 上記次数が３（ｎ＝３）である、 ことを特徴とする請求項１乃至３のいずれか１項記載の
デルタ−シグマ変調装置。 - 【請求項５】 上記次数が３以上（ｎ≧３）であって、
上記係数ａ1〜ａnの一部は、１ビット信号に対してロー
パスフィルタ特性を与え、上記係数ａ1〜ａnの残りは、
１ビット信号に対して所定の等化特性を与える、 ことを特徴とする請求項１記載のデルタ−シグマ変調装
置。 - 【請求項６】 上記係数ａ1〜ａnの一部が１である、 ことを特徴とする請求項１記載のデルタ−シグマ変調装
置。 - 【請求項７】 上記次数が５（ｎ＝５）である、 ことを特徴とする請求項５又は６記載のデルタ−シグマ
変調装置。 - 【請求項８】 信号成分と雑音成分を含む１ビット信号
が入力されるｎ（≧２）次のデルタ−シグマ変調装置に
おいて、 ｐ（＞１）ビット信号を１ビット信号に再量子化して、
当該デルタ−シグマ変調装置の出力信号として出力する
量子化手段と、 上記入力１ビット信号と係数の積と、上記出力信号と係
数の積との加算値の積分値を求める第１段目の混合手段
と、 上記入力１ビット信号と係数の積と、上記出力信号と係
数の積と、前段の混合手段からの積分値との加算値の積
分値を求める中間段のｎ−１個の混合手段と、 上記入力１ビット信号と係数の積と、前段の混合手段か
らの積分値との加算値を求めて、上記量子化手段で再量
子化されるｐビット信号を生成する最終段の混合手段
と、 を備え、 当該デルタ−シグマ変調装置の入力１ビット信号に対す
る伝達関数は、下記式３で表され、 【数３】 ｍ＜ｎであり、式３におけるＡ(ｚ)／Ｂ（ｚ）は、入力
１ビット信号に対してローパスフィルタ特性を与え、下
記式４で表され、 【数４】 式３におけるＣ(ｚ)／Ｄ（ｚ）は、入力１ビット信号に
対して所定の等化特性を与え、下記式５で表され、 【数５】 当該デルタ−シグマ変調装置で発生する量子化雑音を除
去する伝達関数は、下記式６で表される、 【数６】 ことを特徴とするデルタ−シグマ変調装置。 - 【請求項９】 上記次数が５（ｎ＝５）であり、ｍが３
である、 ことを特徴とする請求項８記載のデルタ−シグマ変調装
置。 - 【請求項１０】 信号成分と雑音成分を含む１ビット信
号が入力されるｎ（≧２）次のデルタ−シグマ変調装置
において、 ｐ（＞１）ビット信号を１ビット信号に再量子化して、
当該デルタ−シグマ変調装置の出力信号として出力する
量子化手段と、 上記入力１ビット信号と係数の積と、上記出力信号と係
数の積との加算値の積分値を求める第１段目の混合手段
と、 上記入力１ビット信号と係数の積と、上記出力信号と係
数の積と、前段の混合手段からの積分値との加算値の積
分値を求める中間段のｎ−１個の混合手段と、 上記入力１ビット信号と係数の積と、前段の混合手段か
らの積分値との加算値を求めて、上記量子化手段で再量
子化されるｐビット信号を生成する最終段の混合手段
と、 を備え、 当該デルタ−シグマ変調装置の入力１ビット信号に対す
る伝達関数は、下記式７で表され、 【数７】 上記量子化手段で発生する量子化雑音に対する伝達関数
は、下記式８で表され、 【数８】 上記伝達関数における係数ａ1〜ａnの一部は、１ビット
信号に対してローパスフィルタ特性を与え、当該デルタ
−シグマ変調装置で発生する量子化雑音に対する伝達関
数は雑音を除去するようなハイパスフィルタ特性を有
し、上記係数ａ1〜ａnの残りは、１ビット信号に対して
所定の等化特性を与える、 ことを特徴とするデルタ−シグマ変調装置。 - 【請求項１１】 請求項１乃至１０記載のデルタ−シグ
マ変調装置が複数縦続接続されて成る１ビット信号処理
装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB9705722.8 | 1997-03-20 | ||
| GB9705722A GB2323488B (en) | 1997-03-20 | 1997-03-20 | Signal processors |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10322220A true JPH10322220A (ja) | 1998-12-04 |
| JP3845505B2 JP3845505B2 (ja) | 2006-11-15 |
Family
ID=10809532
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28083997A Expired - Lifetime JP3845505B2 (ja) | 1997-03-20 | 1997-10-14 | デルタ−シグマ変調装置 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US6057792A (ja) |
| EP (1) | EP0866554B1 (ja) |
| JP (1) | JP3845505B2 (ja) |
| KR (1) | KR100514702B1 (ja) |
| CN (1) | CN1183679C (ja) |
| DE (1) | DE69733878T2 (ja) |
| GB (1) | GB2323488B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6734814B2 (en) | 2001-12-25 | 2004-05-11 | Renesas Technology Corp. | Modulator |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2330708B (en) * | 1997-10-24 | 2001-07-04 | Sony Uk Ltd | Cascaded delta sigma modulators |
| US6351112B1 (en) | 1998-08-31 | 2002-02-26 | Agilent Technologies, Inc. | Calibrating combinations of probes and channels in an oscilloscope |
| GB2359950B (en) * | 2000-02-29 | 2004-06-30 | Ericsson Telefon Ab L M | Signal filtering |
| US6765958B1 (en) * | 2000-07-24 | 2004-07-20 | Eric Morgan Dowling | High-speed adaptive interconnect architecture |
| US7158566B2 (en) * | 2000-07-24 | 2007-01-02 | Eric Morgan Dowling | High-speed adaptive interconnect architecture with nonlinear error functions |
| US7116721B1 (en) * | 2002-05-20 | 2006-10-03 | Cirrus Logic, Inc. | Delta-sigma modulators with integral digital low-pass filtering |
| CN100576740C (zh) * | 2004-03-10 | 2009-12-30 | 松下电器产业株式会社 | 数据转换器装置和数据转换方法及其发射机电路、通信装置和电子装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5579004A (en) * | 1994-11-02 | 1996-11-26 | Advanced Micro Devices, Inc. | Digital interpolation circuit for a digital-to-analog converter circuit |
| JPH09266447A (ja) * | 1996-03-28 | 1997-10-07 | Sony Corp | 語長変換装置及びデータ処理装置 |
-
1997
- 1997-03-20 GB GB9705722A patent/GB2323488B/en not_active Expired - Fee Related
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- 1997-10-30 EP EP97308706A patent/EP0866554B1/en not_active Expired - Lifetime
- 1997-11-26 US US08/979,756 patent/US6057792A/en not_active Expired - Lifetime
- 1997-12-03 CN CNB971253544A patent/CN1183679C/zh not_active Expired - Fee Related
-
1998
- 1998-03-20 KR KR10-1998-0009570A patent/KR100514702B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6734814B2 (en) | 2001-12-25 | 2004-05-11 | Renesas Technology Corp. | Modulator |
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| Publication number | Publication date |
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| DE69733878D1 (de) | 2005-09-08 |
| GB2323488B (en) | 2000-12-27 |
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