JPH10320176A - 演算装置 - Google Patents

Abstract

(57)【要約】 【課題】 演算装置は、係数と１ビット信号の積の和を
高速で生成する。 【解決手段】 ｐビットの係数Ｘ，Ｙを７，３とする
と、演算装置１０は、１ビット信号Ａ，Ｂの論理状態で
表されるビットｂ₁〜ｂ₅からなる加算値ＡＸ＋ＢＹを算
出する。ビットｂ₃は、１ビット信号Ａ，Ｂの負論理積
であり、ビットｂ₂は１ビット信号Ａ，Ｂの一致であ
り、ビットｂ₄は１ビット信号Ｂに等しく、ビットｂ
₁は、１ビット信号Ａ，Ｂの状態に関係なく、論理０で
あり、ビットｂ₅は、１ビット信号Ａの否定である。し
たがって、演算装置１０は、図３に示す論理回路で実現
され、ビットｂ₅は、１ビット信号Ａをインバータ３１
を通すことにより得られ、ビットｂ₄は、入力されたビ
ット信号Ｂを直接出力することにより得られ、ビットｂ
₃は、１ビット信号Ａ，ＢをＮＡＮＤゲート３２に通す
ことにより得られ、ビットｂ₂は、１ビット信号Ａ，Ｂ
を一致ゲート３３に通すことにより得られ、ビットｂ₁
は、論理０の情報源からの信号を直接出力することによ
り得られる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、１ビット信号に係
数を乗算して得られる複数の積の和（加算値）を求める
演算装置に関する。こような１ビット信号の積の和は、
例えば、ｎ（≧１）次のデルタ−シグマ変調器を備えた
音声信号処理装置において用いられる。本発明の実施例
は、上述のような音声信号処理装置に関する。本発明の
実施例は、音声信号の処理に関するが、本発明は、音声
信号処理装置に限定されるものではない。

【０００２】

【従来の技術】アナログ信号をナイキスト周波数以上の
周波数でサンプリングし、得られるサンプルの振幅をｍ
ビットで量子化することによって、アナログ信号をディ
ジタル信号に変換することが知られている。例えばｍ＝
８のときは、サンプル値は、８ビットの精度で量子化さ
れる。一般的に、ｍは１以上とされる。

【０００３】アナログ信号を１ビットのディジタル信号
に量子化するアナログ／ディジタル変換器（以下、Ａ／
Ｄ変換器という。）として、「シグマ−デルタＡ／Ｄ変
換器」又は「デルタ−シグマＡ／Ｄ変換器」が知られて
いる。ここでは、「デルタ−シグマ」の用語を用いる。
そのようなデルタ−シグマＡ／Ｄ変換器は、例えば、ク
レイグ・マービン（Craig Marven）、ギリアン・イーワ
ース（Gillian Ewers)著、１９９３年、テキサスインス
トルメント（Texas Instruments)出版の「ディジタル信
号処理への簡単なアプローチ（A Simple Approach to D
igital SignalProcessing）」（ISBN 0-904.047-00-8)
に記述されている。

【０００４】デルタ−シグマＡ／Ｄ変換器では、図１１
に示すように、アナログ入力信号と、１ビットの出力信
号の積分値（シグマ）との差分（デルタ）が加算器１０
１によって求められ、１ビット量子化器１０２に供給さ
れる。出力信号は、論理０と論理１のビットよりなる
が、論理０と論理１は、実際の値としては−１と＋１を
それぞれ表している。積分器１０３は、１ビットの出力
信号を累積し、アナログ入力信号の値に追従する累積値
を出力する。１ビット量子化器１０２は、生成するビッ
ト毎に、累積値を増加（＋１）又は減少（−１）させ
る。デルタ−シグマＡ／Ｄ変換器のサンプリング周波数
は、累積値がアナログ入力信号に追従するような出力ビ
ットストリームを生成することができるように、高い周
波数とされる。

【０００５】特許請求の範囲及び以下の説明で用いてい
る「１ビット」信号の用語は、例えばデルタ−シグマＡ
／Ｄ変換器によって生成され、１ディジタルビットの精
度で量子化された信号を意味する。

【０００６】デルタ−シグマ変調器（以下、ＤＳＭとい
う。）は、１ビット信号を直接処理するｎ次のフィルタ
として構成され、このｎ次のフィルタは、１９９３年１
０月７日〜１０日に行われた第９５回ＡＥＳ（Audio En
gineering Society)会議でエヌ．エム．ケーシー（N.M.
Casey）、ジェームス エー．エス．アンガス（James
A.S. Angus）によって発表された論文「音声信号の１ビ
ットディジタル処理（One Bit Digital Processing of
Audio Signals）」−信号処理：音声研究グループ、電
気部門、ヨーク大学、ヘスリングトン、ヨークＹ０１
５ＤＤ 英国（Signal Processing : Audio Research G
roup, The Electronics Department, The University o
f York, Heslington, York YO1 5DD England）で提案さ
れたものである。図１２は、ＤＳＭの３（ｎ＝３）次の
フィルタ部分の構成を示すブロック図である。

【０００７】ＤＳＭは、図１２に示すように、１ビット
信号が入力される入力端子１１１と、処理された１ビッ
ト信号を出力する出力端子１１７とを備える。１ビット
信号の各ビットは、ＤＳＭ全体において所定のクロック
（図示せず）に同期して処理される。出力ビット信号
は、例えば閾値が０の比較器からなる１ビット量子化器
１１５によって生成される。ＤＳＭは、入力端子１１１
に接続された１ビット乗算器１１２₁，１１２₂，１１２
₃と、出力端子１１７に接続された１ビット乗算器１１
６₁，１１６₂，１１６₃と、加算器１１３₁，１１３₂，
１１３₃と、積分器１１４₁，１１４₂，１１４₃とを備え
ている。

【０００８】１ビット乗算器１１２₁〜１１２₃は、入力
端子１１１を介して供給される１ビット信号にｐビット
からなる係数Ａ₁〜Ａ₃をそれぞれ乗算し、得られるｐビ
ットの乗算値を加算器１１３₁〜１１３₃にそれぞれ供給
し、１ビット乗算器１１６₁〜１１６₃は、出力信号にｐ
ビットの係数Ｃ₁〜Ｃ₃をそれぞれ乗算し、得られるｐビ
ットの乗算値を加算器１１３₁〜１１３₃にそれぞれ供給
する。加算器１１３₁〜１１３₃は、それらの乗算値をそ
れぞれ加算し、得られる加算値を積分器１１４₁〜１１
４₃に供給する。また、中間段の加算器１１３₂，１１３
₃は、前段の積分器１１４₁，１１４₂の出力もそれぞれ
加算する。最終段は、入力端子１１１に接続された１ビ
ット乗算器１１２₄と、加算器１１３₄とを備え、１ビッ
ト乗算器１１２₄は、入力１ビット信号にｐビットの係
数Ａ₄を乗算し、加算器１１３₄は、この乗算値に前段の
積分器１１４₃の出力を加算する。そして、得られる加
算値は、１ビット量子化器１１５に供給される。

【０００９】ＤＳＭでは、正及び負のｐビットの数を表
すために２の補数計算が用いられる。１ビット量子化器
１１５は、正の値が入力されると、それを＋１（論理
１）に量子化し、負の値が入力されると、それを−１
（論理０）に量子化して出力する。

【００１０】ケーシー及びアンガス著の論文には、「１
ビットの処理装置は、雑音により許容できないほど不明
瞭な音声信号を含む１ビットの出力信号を生成するの
で、・・・量子化雑音を適切に除去しなければならな
い。」との記載がある。音声信号を不明瞭にする雑音
は、１ビット量子化器１１５によって発生する量子化雑
音である。

【００１１】１ビット量子化器１１５は、音声信号が供
給される第１の入力端子と、音声信号と実質的に相関が
ないランダムビットストリーム（量子化雑音）が供給さ
れる第２の入力端子とを有する加算器と見なすことがで
きる。このモデルでは、入力端子１１１を介して入力さ
れる音声信号は、１ビット乗算器１１２₁〜１１２₄によ
って出力端子１１７にフィードフォワードされるととも
に、１ビット乗算器１１６₁〜１１６₃によってフィード
バックされる。したがって、フィードフォワードパスに
おける係数Ａ₁〜Ａ₄は、音声信号の伝達関数のｚ変換に
おける零点を定め、フィードバックパスにおける係数Ｃ
₁〜Ｃ₃は、伝達関数のｚ変換における極を定めている。

【００１２】一方、雑音信号は、１ビット量子化器１１
５から１ビット乗算器１１６₁〜１１６₃によってフィー
ドバックされ、係数Ｃ₁〜Ｃ₃は、雑音信号の伝達関数の
極を定めている。

【００１３】係数Ａ₁〜Ａ₄，Ｃ₁〜Ｃ₃は、他の所望の特
性の中で回路安定度が得られるように定められる。

【００１４】係数Ｃ₁〜Ｃ₃は、例えば図１３に実線１２
０で示すように、音声帯域内における量子化雑音を除去
して最小にするように定められる。

【００１５】係数Ａ₁〜Ａ₄，Ｃ₁〜Ｃ₃は、また所望の音
声信号特性が得られるように定められる。

【００１６】係数Ａ₁〜Ａ₄，Ｃ₁〜Ｃ₃は、以下のように
して定めることができる。

【００１７】ａ）例えば雑音除去機能を有する所望のフ
ィルタ特性の伝達関数をｚ変換してＨ(ｚ)を求める。

【００１８】ｂ）Ｈ(ｚ)を係数に変換する。

【００１９】これは、「５次のシグマ−デルタＡ／Ｄ変
換器の理論と実践（Theory and Practical Implementat
ion of a Fifth Order Sigma-Delta A/D Converte
r）」、オーディオ・エンジニアリング・ソサィティ・
ジャーナル、３９巻、Ｎｏ．７／８、１９９１年、７月
／８月、アール．ダブル．アダムス等著（Journal of A
udioEngineering Society, Volume 39, no. 7/8, 1991
July/August by R.W Adamset al.）、及びアンガスとケ
ーシーの上述した論文に記述されている方法を用いて、
行うことができる。

【００２０】ここで、係数を定める具体的な方法につい
て説明する。

【００２１】５次のＤＳＭを解析する過程と、所望のフ
ィルタ特性が得られる係数を計算する過程とを概説す
る。

【００２２】５次のＤＳＭは、図１４に示すように、係
数ａ〜ｆの乗算器１２１₁〜１２１₆と、加算器１２２₁
〜１２２₅と、積分器１２３₁〜１２３₅と、係数Ａ〜Ｅ
の乗算器１２５₁〜１２５₅とを備えている。積分器１２
３₁〜１２３₅は、それぞれ単位遅延時間を有する。積分
器１２３₁〜１２３₅は、それぞれ信号ｓ[ｎ]，ｔ[ｎ]，
ｕ[ｎ]，ｖ[ｎ]，ｗ[ｎ]を出力する。ＤＳＭには、信号
ｘ[ｎ]が入力される。ここで、[ｎ]は、クロックに同期
した連続のサンプルにおける１つのサンプルを表してい
る。量子化器１２４は、信号ｙ[ｎ]を出力し、この信号
ｙ[ｎ]は、ＤＳＭの出力信号でもある。量子化器１２４
を信号にランダム雑音を加える単なる加算器として動作
すると見なしたモデルに基づいて解析する。したがっ
て、量子化器１２４は、この解析では無視される。

【００２３】サンプル[ｎ]における出力信号ｙ[ｎ]は、
入力信号ｘ[ｎ]に係数ｆを乗算し、それに前段の積分器
１２３₅の出力信号ｗ[ｎ]を加算したものであり、例え
ばｙ[ｎ]＝ｆｘ[ｎ]＋ｗ[ｎ]で表される。

【００２４】同じ原理を積分器１２３₁〜１２３₄の各出
力信号に適用すると、下記式１が得られる。

【００２５】 ｙ[ｎ]＝ｆｘ[ｎ]＋ｗ[ｎ] ｗ[ｎ]＝ｗ[ｎ−１]＋ｅｘ[ｎ−１]＋Ｅｙ[ｎ−１]＋ｖ[ｎ−１] ｖ[ｎ]＝ｖ[ｎ−１]＋ｄｘ[ｎ−１]＋Ｄｙ[ｎ−１]＋ｕ[ｎ−１] ｕ[ｎ]＝ｕ[ｎ−１]＋ｃｘ[ｎ−１]＋Ｃｙ[ｎ−１]＋ｔ[ｎ−１] ｔ[ｎ]＝ｔ[ｎ−１]＋ｂｘ[ｎ−１]＋Ｂｙ[ｎ−１]＋ｓ[ｎ−１] ｓ[ｎ]＝ｓ[ｎ−１]＋ａｘ[ｎ−１]＋Ａｙ[ｎ−１] ・・・式１ これらの式１をｚ変換すると、下記式２が得られる。

【００２６】 Ｙ(ｚ)＝ｆＸ(ｚ)＋Ｗ(ｚ) Ｗ(ｚ)(１−ｚ^-1)＝ｚ^-1(ｅＸ(ｚ)＋ＥＹ(ｚ)＋Ｖ(ｚ)) Ｖ(ｚ)(１−ｚ^-1)＝ｚ^-1(ｄＸ(ｚ)＋ＤＹ(ｚ)＋Ｕ(ｚ)) Ｕ(ｚ)(１−ｚ^-1)＝ｚ^-1(ｃＸ(ｚ)＋ＣＹ(ｚ)＋Ｔ(ｚ)) Ｔ(ｚ)(１−ｚ^-1)＝ｚ^-1(ｂＸ(ｚ)＋ＢＹ(ｚ)＋Ｓ(ｚ)) Ｓ(ｚ)(１−ｚ^-1)＝ｚ^-1(ａＸ(ｚ)＋ＡＹ(ｚ)) ・・・式２ ｚ変換式２において、Ｙ(ｚ)をＸ(ｚ)の単一関数として
解くと、下記式３が得られる。

【００２７】

【数１】

【００２８】ＤＳＭの伝達関数は、Ｙ(ｚ)／Ｘ(ｚ)であ
り、下記式４に示すように、ｚの級数で表される。この
式４の右辺の１行目は、式３に基づいて２行目に示すよ
うに表すことができる。

【００２９】

【数２】

【００３０】式４において、所望の伝達関数を満足する
ように係数α_n，β_nを決め、係数α₀〜α₅から係数ｆ〜
ａを、係数β₀〜β₅から係数Ｅ〜Ａを導く。

【００３１】右辺の２行目の分子におけるｚ⁰の項はｆ
だけであり、したがって、ｆ＝α₀である。

【００３２】次に、右辺の１行目の分子からα₀(１−ｚ
^-1)⁵を引くと、α₀＋α₁ｚ^-1・・・＋・・・α₅ｚ^-5−
α₀(１−ｚ^-1)⁵が得られる。

【００３３】同様に、右辺の２行目の分子からｆ(１−
ｚ^-1)⁵を引く。このとき、ｚ^-1の項はｅだけであり、こ
のｅは、右辺の１行目の対応したα₁と等しい。

【００３４】以上の処理を、式４の分子の全ての項に対
して繰り返して、係数ｄ〜ａを求める。また、この処理
を式４の分母の全ての項に対して繰り返して、係数Ｅ〜
Ａを求める。

【００３５】上述のようなフィルタ部では、１ビット乗
算器を用いることにより、ｐビットの乗算器を用いない
ようにするが、ビットストリームのビットレートが高い
ときは、それに対応して、係数と１ビット信号の積の加
算値を高速に生成する必要がある。

【００３６】

【発明の解決しようとする課題】すなわち、本発明に係
る演算装置の目的は、係数と１ビット信号の積の和を高
速で生成する演算装置を提供することである。

【００３７】

【課題を解決するための手段】本発明に係る演算装置
は、２つの１ビット信号Ａ，Ｂと係数Ｘ，Ｙとのそれぞ
れの積ＡＸ，ＢＹの和（加算値）によって得られる４つ
の値＋Ｘ＋Ｙ，＋Ｘ−Ｙ，−Ｘ＋Ｙ，−Ｘ−Ｙからなる
加算値ＡＸ＋ＢＹを生成する演算装置であって、１ビッ
ト信号Ａ，Ｂの４つの論理状態に、それぞれｐビットか
らなる４つの値を割り付けた真理値表を定義する定義手
段を備える。この定義手段は、１ビット信号Ａ，Ｂが供
給される入力手段と、入力手段に供給された１ビット信
号Ａ，Ｂに対応するｐビットを出力する出力手段とを有
する。

【００３８】また、本発明に係る演算装置は、２つの１
ビット信号Ａ，Ｂと係数Ｘ，Ｙとのそれぞれの積ＡＸ，
ＢＹの和によって得られる４つの加算値＋Ｘ＋Ｙ，＋Ｘ
−Ｙ，−Ｘ＋Ｙ，−Ｘ−Ｙからなる加算値ＡＸ＋ＢＹを
生成する演算装置であって、１ビット信号Ａ，Ｂがそれ
ぞれ供給される２つの入力手段と、それぞれがｐビット
からなる４つの値のうちの１つを出力する出力手段とを
有し、複数の論理ゲートからなる論理回路を備える。こ
の論理回路は、１ビット信号Ａ，Ｂの４つの論理状態
に、加算値ＡＸ＋ＢＹを表す４つのｐビットを関連付け
る。

【００３９】これにより、高価なｐビット乗算器や比較
的動作が遅いフルアダーを用いる必要がなく、１ビット
信号Ａ，Ｂに応じて必要とされる算術関数を高速に生成
する。

【００４０】

【発明の実施の形態】以下、本発明に係る演算装置につ
いて、図面を参照しながら詳細に説明する。

【００４１】本発明を適用した演算装置を構成する積分
段は、図１に示すように、機能的には、後述する図９に
示すデルタ−シグマ変調器（以下、ＤＳＭという。）の
積分部に対応している。１ビット信号Ａ，Ｂは、例えば
ＤＳＭの入力端子１１，１２を介して演算装置１０に供
給される。演算装置１０は、１ビット信号Ａにｐビット
からなる係数Ｘを乗算する第１の１ビット乗数器１３
と、１ビット信号Ｂにｐビットの係数Ｙを乗算する第２
の１ビット乗数器１４と、乗算値（積）ＡＸと乗算値Ｂ
Ｙの和（加算値）を求める加算器１５とを備える。

【００４２】具体的には、本発明に係る一実施例では、
演算装置１０は、加算値ＡＸ＋ＢＹの全てのとりうる値
を真理値表としてその中に記憶している。求める値は、
入力される１ビット信号Ａ，Ｂの状態によって選択され
る。このような方法によって、加算値ＡＸ＋ＢＹを非常
に高速で生成することができる。例えば図２又は図４に
示すような真理値表は、係数Ｘ，Ｙが固定のときは、ハ
ードワイヤロジック回路で構成するようにしてもよい。

【００４３】また、真理値表を、例えばルックアップテ
ーブルとして適切なメモリに記憶しておき、１ビット信
号Ａ，Ｂをアドレスとして読み出すようにしてもよい。
係数Ｘ，Ｙが固定のときは、メモリをＲＯＭとする。係
数Ｘ，Ｙが変化するときは、メモリを書き込み可能なメ
モリとする。この実施例では、演算装置１０は、可変の
係数のそのときの値に応じて真理値表を計算し、この真
理値表をメモリに記憶する。そして、真理値表の値を、
１ビット信号Ａ，Ｂをアドレスとして読み出す。

【００４４】加算値ＡＸ＋ＢＹは、積分器２０に供給さ
れる。積分器２０は、加算器２１と、単位遅延時間を有
する遅延回路２２とからなる。遅延回路２２の出力は、
ＡＸ＋ＢＹの積分値を算出する加算器２１にフィードバ
ックされる。加算値ＡＸ＋ＢＹは、例えばｐビットから
なる。

【００４５】１ビット信号Ａ，Ｂは、それぞれ＋１、−
１を表す論理０と論理１である。したがって、加算値Ａ
Ｘ＋ＢＹは、それぞれｐビットからなる４つの値を有す
る。

【００４６】 Ａ Ｂ ＡＸ＋ＢＹ １ １ ＋Ｘ＋Ｙ １ ０ ＋Ｘ−Ｙ ０ １ −Ｘ＋Ｙ ０ ０ −Ｘ−Ｙ 本発明によれば、加算値ＡＸ＋ＢＹの各ビットは、１ビ
ット信号Ａ，Ｂの状態の論理関数である。例えば、係数
Ｘ，Ｙが７，３のように固定（Ｘ＝７、Ｙ＝３）であっ
て２の補数表現でビットｂ₁〜ｂ₅の５ビットからなると
きは、＋７，＋３，−７，−３は、下記のようになる。

【００４７】 ｂ₅ ｂ₄ ｂ₃ ｂ₂ ｂ₁ ＋７＝ ０ ０ １ １ １ ＋３＝ ０ ０ ０ １ １ −７＝ １ １ ０ ０ １ −３＝ １ １ １ ０ １ 例えば図２に示すように、Ｘ＝７、Ｙ＝３であって、加
算値ＡＸ＋ＢＹの各ビットがビットｂ₁〜ｂ₅であると
き、加算値ＡＸ＋ＢＹの取りうる４つの値は、１ビット
信号Ａ，Ｂの論理状態に応じて、＋７＋３（＝＋１
０），＋７−３（＝＋４），−７＋３（＝−４），−７
−３（＝−１０）となる。そして、図２に示す具体例で
は、ビットｂ₃は、１ビット信号Ａ，Ｂの負論理積（Ｎ
ＡＮＤ）である。ビットｂ₂は、１ビット信号Ａ，Ｂの
一致（ＮＸＯＲ）である。ビットｂ₄は、１ビット信号
Ｂに等しく、ビットｂ₁は、１ビット信号Ａ，Ｂの状態
に関係なく、論理０である。ビットｂ₅は、１ビット信
号Ａの否定（ＮＯＴ）である。

【００４８】したがって、この実施例では、演算装置１
０は、例えば図３に示す論理回路で実現することができ
る。すなわち、ビットｂ₅は、１ビット信号Ａをインバ
ータ３１に通すことにより得られる。ビットｂ₄は、入
力された１ビット信号Ｂを直接出力することにより得ら
れる。ビットｂ₃は、１ビット信号Ａ，ＢをＮＡＮＤゲ
ート３２に通すことにより得られる。ビットｂ₂は、１
ビット信号Ａ，Ｂを一致ゲート３３に通すことにより得
られる。ビットｂ₁は、論理０の信号源からの信号を直
接出力することにより得られる。

【００４９】係数Ｘ，Ｙが、整数でない正又は負の数で
ある実施例では、これらの係数Ｘ，Ｙには、小数点を適
当な位置に有する２進数における固定小数点の２の補数
演算が施される。各積分段の積分器２０に記憶されうる
最大値は、予め知ることができる。２進数における小数
点の位置は、最大の積分値が記憶できる適切な位置とさ
れる。係数Ｘ，Ｙが整数でない、例えばＸ＝１．５、Ｙ
＝０．５のときの具体例を図４，５に示す。図４は、Ａ
Ｘ＋ＢＹの演算結果として得られる真理値表を示す図で
あり、図５は、この真理値表を実現する具体的な倫理回
路の構成を示す回路図である。

【００５０】すなわち、加算値ＡＸ＋ＢＹの取りうる４
つの値は、１ビット信号Ａ，Ｂの論理状態に応じて、＋
１．５＋０．５（＝＋２），＋１．５−０．５（＝＋
１），−１．５＋０．５（＝−１），−１．５−０．５
（＝−２）となる。そして、図５に示すように、ビット
ｂ₄は、１ビット信号Ａ，Ｂの状態に関係なく、論理０
であり、ビットｂ₃は、１ビット信号Ａ，Ｂの排他的倫
理和（ＸＯＲ）である。ビットｂ₂は、１ビット信号Ａ
と１ビット信号Ｂの否定（ＮＯＴ）との論理和（ＯＲ）
であり、ビットｂ₁は、１ビット信号Ａの否定（ＮＯ
Ｔ）である。このように、係数Ｘ，Ｙが固定のときは、
演算回路１０を論理回路で構成することにより、１ビッ
ト信号Ａ，Ｂと係数Ｘ，Ｙの積の和である加算値ＡＸ＋
ＢＹを高速に求めることができる。

【００５１】加算値ＡＸ＋ＢＹのｐビットは、例えば図
６に示すように、固定の係数Ｘ，Ｙに依存した固定の論
理関数を有するｐ個の論理ゲートＧ１〜Ｇｐによって、
生成することができる。論理ゲートＧ１〜Ｇｐは、図５
に示すように、ビットｂ₁が１ビット信号Ａを反転して
得られ、ビットｂ₄が固定の論理値であるような倫理回
路の簡単な接続で実現することができる。

【００５２】なお、１ビット信号Ａ，Ｂの４つの状態に
対するＡＸ＋ＢＹを計算することによって得られる真理
値表を実現する論理回路を必ずしも用いる必要はない。
具体的には、真理値表を、上述したように、ルックアッ
プテーブルとしてＲＯＭ等のメモリに単純に記憶してお
き、１ビット信号Ａ，Ｂをアドレスとして読み出すよう
にしてもよい。このように、加算値ＡＸ＋ＢＹをルック
アップテーブルとしてメモリに記憶しておくことによ
り、加算値ＡＸ＋ＢＹを高速に求めることができる。

【００５３】上述の実施例では、係数Ｘ，Ｙを固定値と
して本発明を説明したが、係数Ｘ，Ｙを可変とした実施
例について説明する。

【００５４】可変の係数Ｘ，Ｙは、例えば図７に示すよ
うに、係数発生器４１により発生されて、プロセッサ４
２に供給される。プロセッサ４２は、１ビット信号Ａ，
Ｂの４つの各状態に対するｐビットの加算値ＡＸ＋ＢＹ
を算出する。４つの状態に対する各ｐビットの加算値Ａ
Ｘ＋ＢＹは、例えば図２又は図４に示すような真理値表
を構成する。真理値表は、図１に示す演算装置１０に対
応したメモリ４３に記憶される。真理値表は、１ビット
信号Ａ，Ｂをアドレスとしたルックアップテーブルとし
て記憶される。メモリ４３に１ビット信号Ａ，Ｂをアド
レスとして入力し、真理値表から適切なｐビットの加算
値ＡＸ＋ＢＹを選択して読み出し、この加算値ＡＸ＋Ｂ
Ｙをデルタ−シグマ変調器の積分器２０に供給する。

【００５５】つぎに、演算装置１０の他の実施例につい
て説明する。この実施例では、演算装置１０は、例えば
図８に示すように、少なくとも２つのメモリ５１，５２
を備える。係数Ｘ，Ｙを変化させるとき、次の真理値表
がプロセッサ５３で算出されて、交互にメモり５１，５
２に記憶される。１ビット信号Ａ，Ｂは、入力マルチプ
レクサ５４を介して交互にメモリ５１，５２に供給さ
れ、メモリ５１，５２から読み出された加算値ＡＸ＋Ｂ
Ｙは、出力マルチプレクサ５５を交互に介して出力され
る。これらのメモリ５１，５２は、制御プロセッサ５６
により、真理値表の書込及び１ビット信号Ａ，Ｂに応じ
た加算値ＡＸ＋ＢＹの読出が許可される。

【００５６】例えば記憶装置５２から入力ビット信号
Ａ，Ｂをアドレスとして加算値ＡＸ＋ＢＹを読み出して
いる最中に、もう一方のメモリ５１に新たな真理値表を
記憶する。

【００５７】１ビット信号Ａ，Ｂをアドレスとしてメモ
リ５１から加算値ＡＸ＋ＢＹを読み出している最中に、
次の値の係数Ｘ，Ｙに対する真理値表を算出してメモリ
５２記憶し、そして、１ビット信号Ａ，Ｂをアドレスと
して新たな加算値ＡＸ＋ＢＹを読み出す。メモリ５１と
メモリ５２を交互に切り換えることにより、様々な値の
係数Ｘ，Ｙに対する加算値ＡＸ＋ＢＹを高速に算出する
ことができる。

【００５８】ここで、上述の演算装置を用いたデルタ−
シグマ変調器（ＤＳＭ）及び音声信号処理装置について
説明する。これらのデルタ−シグマ変調器及び音声信号
処理装置は、例えば関連出願（英国出願番号９６２４６
７１．５）に記載されている。

【００５９】具体的には、このＤＳＭは、図９に示すよ
うに、３次のＤＳＭであり、３段の積分部を有する。各
積分部は、３つの入力を有する加算器６５₁，６５₂，６
５₃と、加算器６５₁〜６５₃の各出力端子にそれぞれ接
続された積分器６６₁，６６₂，６６₃と、加算器６５₁〜
６５₃の第１の入力端子に接続され、第１の１ビット信
号Ａに係数Ｘ₁，Ｘ₂，Ｘ₃を乗算する第１の係数乗算器
６３₁、６３₂，６３₃と、加算器６５₁〜６５₃の第２の
入力端子に接続され、第２の１ビット信号Ｂに係数
Ｙ₁，Ｙ₂，Ｙ₃を乗算する第２の係数乗算器６４₁、６４
₂，６４₃と、加算器６５₁〜６５₃の第３の入力端子に接
続され、このＤＳＭの出力信号である１ビット信号Ｃに
係数Ｚ₁，Ｚ₂，Ｚ₃を乗算する第３の係数乗算器６８₁、
６８₂，６８₃とを備える。すなわち、これらの積分部
は、３つの１ビット信号Ａ，Ｂ，Ｃにそれぞれ係数Ｘ，
Ｙ，Ｚを乗算した加算値ＡＸ＋ＢＹ＋ＣＺの積分値（累
積値）を求めるようになっている。

【００６０】ＤＳＭの最終段は、３つの入力を有する加
算器６５₄と、加算器６５₄の第１の入力端子に接続さ
れ、第１の１ビット信号Ａに第１の係数Ｘ₄を乗算する
第１の係数乗算器６３₄と、加算器６５₄の第２の入力端
子に接続され、第２の１ビット信号Ｂに第２の係数Ｙ₄
を乗算する第２の係数乗算器６４₄とを備え、前段の積
分器６６₃の出力端子に接続されている。加算器６５₄の
出力端子は、量子化器６７に接続されている。

【００６１】中間段の加算器６５₂，６５₃は、それぞれ
第４の入力端子を有し、この入力端子を介して前段の積
分器６６₁，６６₂からの出力が供給される。

【００６２】係数乗算器６３₁〜６３₄，６４₁〜６４₄，
６８₁〜６８₄は、全て１ビットの乗数器であり、供給さ
れる１ビット信号Ａ，Ｂ，Ｃにｐビットからなる係数
Ｘ，Ｙ，Ｚを乗算して、ｐビットの乗算値を生成する。

【００６３】加算器６５₁〜６５₄及び積分器６６₁〜６
６₃は、ｐビットで動作する。

【００６４】ｐビットの信号は、例えば正数と負数を表
す２の補数表現となっている。

【００６５】量子化器６７は、閾値が０の比較器を備
え、負の入力を−１（論理０）に、正の入力を＋１（論
理１）にエンコードして、１ビットの出力信号Ｃを出力
端子６９を介して出力する。

【００６６】同期回路６２は、入力端子６１ａ，６１ｂ
を介して第１の１ビット信号Ａと第２の１ビット信号Ｂ
が供給され、これらの１ビット信号Ａ，Ｂを、クロック
発生回路７１から供給される局部クロックに同期させ
る。この同期回路６２は、２つの入力１ビット信号Ａ，
Ｂを、別々に同期させる場合もある。クロック発生回路
７１は、ＤＳＭのクロッキング制御も行う。

【００６７】係数Ｘ₁〜Ｘ₄，Ｙ₁〜Ｙ₄，Ｚ₁〜Ｚ₃は、上
述の論文に述べられた方法を用いて、下記条件を満足す
るように決定される。

【００６８】ａ）回路安定度 ｂ）雑音除去 係数Ｚ₁〜Ｚ₃は、雑音除去のために固定の値とされる。

【００６９】係数Ｘ₁〜Ｘ₄，Ｙ₁〜Ｙ₄は、入力１ビット
信号Ａ，Ｂの伝達関数の零点を定義しており、したがっ
て入力１ビット信号Ａ，Ｂのゲインを制御するものであ
る。

【００７０】ここで、係数Ｘ₁〜Ｘ₄，Ｙ₁〜Ｙ₄は、例え
ば係数の値で決定される固定の比率で第１の１ビット信
号Ａと第２の１ビット信号Ｂが加算されるように定めら
れる。したがって、係数Ｘ₁〜Ｘ₄と係数Ｙ₁〜Ｙ₄は異な
る値としてもよいし、それぞれが等しい値としてもよ
い。

【００７１】また、係数Ｘ₁〜Ｘ₄，Ｙ₁〜Ｙ₄は、例えば
第１の１ビット信号Ａと第２の１ビット信号Ｂの混合比
を変えることができるように、可変とされる。これらの
可変係数Ｘ₁〜Ｘ₄，Ｙ₁〜Ｙ₄は、係数発生器７２から供
給される。例えば、係数発生器７２は、係数の組を予め
記憶した係数メモリからなり、制御信号ＣＳに応じた種
々なアドレスによって係数Ｘ₁〜Ｘ₄，Ｙ₁〜Ｙ₄を読み出
して、係数乗算器６３₁〜６３₄，６４₁〜６４₄に供給す
る。

【００７２】あるいは、係数発生器７２を、制御信号Ｃ
Ｓに対応した係数を発生するマイクロコンピュータで構
成するようにしてもよい。

【００７３】図９に示すＤＳＭは、例えば音声信号を処
理するために用いることができる。具体的には、音声信
号処理装置は、例えば図１０に示すように、２つの入力
信号を混合する混合器８１，８２，８３，８４を備え、
これらの混合器８１〜８４は、可変係数を発生する係数
発生器７２を有する図９に示すＤＳＭからなる。混合器
８１，８２の出力対は、加算器８５に供給され、混合器
８３，８４の出力対は加算器８６に供給される。これら
の加算器８５，８６は、固定の係数Ｘ₁〜Ｘ₄，Ｙ₁〜Ｙ₄
を有する図９のＤＳＭからなる。最終の加算器８７は、
加算器８５，８６と同様に、固定の係数を有するＤＳＭ
からなる。

【００７４】図９の係数Ｘ₁〜Ｘ₄，Ｙ₁〜Ｙ₄，Ｚ₁〜Ｚ₄
が固定のときは、ＤＳＭの各段における乗算係数器１３
_i，１４_i，１８_i及び加算器１５_i（ｉ＝１，２，・・
・）は、ルックアップテーブルを記憶したＲＯＭで構成
することができる。具体的には、１ビット信号Ａ，Ｂ，
Ｃに係数Ｘ_i，Ｙ_i，Ｚ_iを乗算して得られる積は、それ
ぞれ２つの＋Ｘ_i，−Ｘ_i，＋Ｙ_i，−Ｙ_i，＋Ｚ_i，−Ｚ_i
となる。これらの積の様々加算の組合を、ＲＯＭに記憶
しておき、１ビット信号Ａ，Ｂ，ＣをアドレスとしてＲ
ＯＭから単に演算結果を読み出すようにする。また、乗
算係数器１３_i，１４_i，１８_i及び加算器１５_iを、例え
ば上述した図３，５，６と同様に、論理回路で構成する
ようにしてもよい。

【００７５】一方、係数Ｘ₁〜Ｘ₄，Ｙ₁〜Ｙ₄，Ｚ₁〜Ｚ₄
が可変のときは、乗算係数器１３_i，１４_i，１８_i及び
加算器１５_i（ｉ＝１，２，・・・）を、上述した図７
又は図８に示すように、加算値ＡＸ＋ＢＹ＋ＣＺを計算
するプロセッサと、真理値表を記憶するメモリとで構成
するようにする。

【００７６】なお、本発明は上述の実施例に限定される
ものではなく、例えば図７に示すように、係数発生器４
１と真理値表を計算するプロセッサ４２を、プログラム
されたコンピュータ４０で構成するようにしてもよい。

【００７７】また、例えば、書込可能なメモリ４３，５
１，５２をプログラマブルゲートアレイで構成するよう
にしてもよい。

【００７８】

【発明の効果】本発明に係る演算装置は、２つの１ビッ
ト信号Ａ，Ｂと係数Ｘ，Ｙとのそれぞれの積ＡＸ，ＢＹ
の和によって得られる４つの値＋Ｘ＋Ｙ，＋Ｘ−Ｙ，−
Ｘ＋Ｙ，−Ｘ−Ｙからなる加算値ＡＸ＋ＢＹを生成する
演算装置であって、１ビット信号Ａ，Ｂの４つの論理状
態に、それぞれｐビットからなる４つの値を割り付けた
真理値表を定義する定義手段を備える。定義手段は、１
ビット信号Ａ，Ｂが供給される入力手段と、入力手段に
供給された１ビット信号Ａ，Ｂに対応するｐビットを出
力する出力手段とを有することにより、係数と１ビット
信号の積の和を高速で生成することができる。

【図面の簡単な説明】

【図１】本発明を適用した演算装置の具体的な構成を示
すブロック図である。

【図２】１ビット信号Ａ，Ｂと係数の積の加算値の真理
値表を示す図ある。

【図３】図２に示す真理値表を実現する論理回路の具体
的な構成を示す回路図である。

【図４】固定された位置に小数点を有する他の真理値表
を示す図である。

【図５】図４に示す真理値表を実現する論理回路の具体
的な構成を示す回路図である。

【図６】一般化された論理回路の構成を示すブロック図
である。

【図７】ルックアップテーブルを有する演算装置の具体
的な構成を示すブロック図である。

【図８】可変の係数のルックアップテーブルを有する演
算装置の具体的な構成を示すブロック図である。

【図９】図１に示す演算装置を用いたデルタ−シグマ変
調器の具体的な構成を示すブロック図である。

【図１０】図９に示すデルタ−シグマ変調器を用いた音
声信号処理装置の構成を示すブロック図である。

【図１１】従来のデルタ−シグマ変調器の構成を示すブ
ロック図である。

【図１２】ｎ次のフィルタとして構成されたデルタ−シ
グマ変調器の構成を示すブロック図である。

【図１３】雑音除去特性を示す図である。

【図１４】５次のデルタ−シグマ変調器の構成を示すブ
ロック図である。

【符号の説明】

３１ インバータ、３２ ＮＡＮＤゲート、３３ 一致
ゲート、４１ 係数発生器、４２ プロセッサ、４３
メモリ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 イースティ ピーター チャールズ イギリス国 ケーティー13 ０エックスダ ブリュー サリー ウェイブリッジ ブル ックランズ ザ ハイツ（番地なし） ソ ニー ユナイテッド キングダム リミテ ッド 内 (72)発明者 スライト クリストファー イギリス国 ケーティー13 ０エックスダ ブリュー サリー ウェイブリッジ ブル ックランズ ザ ハイツ（番地なし） ソ ニー ユナイテッド キングダム リミテ ッド 内 (72)発明者 ソープ ピーター ダミアン イギリス国 ケーティー13 ０エックスダ ブリュー サリー ウェイブリッジ ブル ックランズ ザ ハイツ（番地なし） ソ ニー ユナイテッド キングダム リミテ ッド 内

Claims (11)

【特許請求の範囲】
1. 【請求項１】 ２つの１ビット信号Ａ，Ｂと係数Ｘ，Ｙ
   とのそれぞれの積ＡＸ，ＢＹの和によって得られる４つ
   の値＋Ｘ＋Ｙ，＋Ｘ−Ｙ，−Ｘ＋Ｙ，−Ｘ−Ｙからなる
   加算値ＡＸ＋ＢＹを生成する演算装置であって、 上記１ビット信号Ａ，Ｂの４つの論理状態に、それぞれ
   ｐビットからなる上記４つの値を割り付けた真理値表を
   定義する定義手段を備え、 上記定義手段は、上記１ビット信号Ａ，Ｂが供給される
   入力手段と、上記入力手段に供給された１ビット信号
   Ａ，Ｂに対応するｐビットを出力する出力手段とを有す
   る、 ことを特徴とする演算装置。
2. 【請求項２】 上記定義手段は、上記１ビット信号Ａ，
   Ｂをアドレスとして、真理値表を記憶する記憶手段を有
   する、 ことを特徴とする請求項１記載の演算装置。
3. 【請求項３】 上記係数Ｘ，Ｙ及び真理値表は固定であ
   る、 ことを特徴とする請求項１又は２記載の演算装置。
4. 【請求項４】 上記係数Ｘ，Ｙのうちの少なくとも１つ
   は可変であり、その結果真理値表も可変である、 ことを特徴とする請求項１又は２記載の演算装置。
5. 【請求項５】 更に、上記係数Ｘ，Ｙの値に応じて真理
   値表を算出する手段を備える、 ことを特徴とする請求項４記載の演算装置。
6. 【請求項６】 ２つの定義手段と、 上記１ビット信号Ａ，Ｂをアドレスとして、上記２つの
   定義手段の一方から上記加算値ＡＸ＋ＢＹを読み出して
   いる最中に、真理値表を他方の定義手段に記憶させる制
   御を行う制御手段とを備える、 ことを特徴とする請求項５記載の演算装置。
7. 【請求項７】 ２つの１ビット信号Ａ，Ｂと係数Ｘ，Ｙ
   とのそれぞれの積ＡＸ，ＢＹの和によって得られる４つ
   の値＋Ｘ＋Ｙ，＋Ｘ−Ｙ，−Ｘ＋Ｙ，−Ｘ−Ｙからなる
   加算値ＡＸ＋ＢＹを生成する演算装置であって、 上記１ビット信号Ａ，Ｂがそれぞれ供給される２つの入
   力手段と、それぞれｐビットからなる上記４つの値のう
   ちの１つを出力する出力手段とを有し、複数の論理ゲー
   トからなる論理回路を備え、 上記論理回路は、上記１ビット信号Ａ，Ｂの４つの論理
   状態に、上記加算値ＡＸ＋ＢＹを表す４つのｐビットを
   関連付ける、 ことを特徴とする演算装置。
8. 【請求項８】 上記論理回路は、ｐ個の論理ゲートを有
   する、 ことを特徴とする請求項７記載の演算装置。
9. 【請求項９】 ２つの１ビット信号Ａ，Ｂの値に依存し
   たそれぞれｐ（≧２）ビットからなる４つの値を有する
   １ビット信号Ａ，Ｂの算術関数を生成する演算装置であ
   って、 上記１ビット信号Ａ，Ｂの４つの論理状態に、それぞれ
   ｐビットからなる上記４つ値を割り付けた真理値表を定
   義する定義手段を備え、 上記定義手段は、上記１ビット信号Ａ，Ｂが供給される
   入力手段と、上記入力手段に供給された１ビット信号
   Ａ，Ｂに対応するｐビットを出力する出力手段とを有す
   る、 ことを特徴とする演算装置。
10. 【請求項１０】 請求項１乃至９のいずれか１項記載の
    演算装置を備えるデルタ−シグマ変調器。
11. 【請求項１１】 請求項１０記載のデルタ−シグマ変調
    器を備える音声信号処理装置。