JP2000341129A - 信号処理装置 - Google Patents

Abstract

(57)【要約】 【課題】 １ビット信号処理装置の利点を保持しながら
量子化雑音を減少させる。 【解決手段】 微分量子化されたデジタル信号を使用す
る信号処理装置である。そのデジタル信号は、３つの値
のみを表す２ビットの３値信号で、３つの値のうち１つ
の値（１０又は０１）はゼロであり、他の２つの値（１
１又は００）は夫々正の値及び負の値を表すものであ
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、信号処理装置に関
するものである。本発明の好適な実施形態は、デジタル
音声信号プロセッサに関するものである。説明の都合
上、本明細書では音声（オーディオ）信号処理について
述べるが、本発明は、音声信号に限定されるものではな
い。

【０００２】

【従来の技術】微分量子化技術を用いてアナログ信号を
デジタル信号に変換することは、周知である。微分量子
化では、信号をサンプリングし、或るサンプル値と予定
したサンプルの値との間の差を量子化している。予定サ
ンプルは、前のサンプルでもよい。

【０００３】一般原則として、上記の差は量子化してｍ
ビット信号で表すことができる。ただし、ｍは１より大
きいか又は１に等しい任意の整数である。実際における
ｍの通常の値は、１，８及び１６である。ｍ＝１の場合
を除き、上記の差は、正負符号のついた数、例えば２の
補数によって表される。１ビットの信号は、２つの信号
レベルを表す。ビットの数が多ければ多い程、表すレベ
ルの数は多くなる。例えば、８ビットの信号は、２５６
のレベルを表す。

【０００４】１ビットのデジタル音声信号のプロセッサ
は、例えば英国特許ＧＢ−Ａ−２，３１９，９３１号に
て提案されている。そのプロセッサは、デルタ・シグマ
変調器（ＤＳＭ）のフィルタ部を含んでいる。１ビット
のデジタル信号プロセッサは、音声信号を含む１ビット
の出力を発生するが、その信号は、量子化雑音によって
容認できないレベルにまでぼやける。その雑音スペクト
ラムを適当に整形して雑音のできるだけ多くを音声信号
帯域の外に置くことが不可欠となる。雑音は、主として
音声信号を１ビットに量子化することによって発生す
る。

【０００５】ＤＳＭのフィルタ部は、上記の雑音を適当
に整形して音声帯域内の雑音をできるだけ少なくするよ
うに設計されている。ＤＳＭフィルタ部は一般に、数あ
る回路の中で少なくとも１個の乗算器と１個の量子化器
を含んでいる。乗算器は、ｎビットの係数と上記１ビッ
ト信号の積を作る。量子化器は、その積を１ビット信号
として再び量子化する。ＤＳＭフィルタ部の他の回路
は、一般に遅延素子や加算器を含んでいる。

【０００６】１ビット信号の処理は、難しい量子化雑音
の整形を伴うが、ハードウェアが簡単になる利点があ
る。例えば、１ビットの乗算器は比較的簡単な回路であ
る。更に、１ビット信号プロセッサは、本来直列構造で
あって、デジタル技術の長所を保持しながら高品質アナ
ログシステムに近い位相応答及び歪を有するという公知
の利点をもつ。

【０００７】

【発明が解決しようとする課題】本発明の課題は、１ビ
ット信号処理装置の多くの利点を保持しながら量子化雑
音を減少させることである。

【０００８】

【課題を解決するための手段】本発明は、一面におい
て、微分量子化されたデータが２ビットのデジタル信号
で表され、該デジタル信号は、１つのレベルがゼロで、
他の２つのレベルが夫々ゼロに対して正であり負である
という３つのレベルだけを表すような、デジタル信号処
理装置を提供する。

【０００９】このように３つのレベルしか表さない２ビ
ットの微分量子化デジタル信号（以下、「３値信号」と
いう。）を設けると、雑音対信号比が１ビット信号より
良くなり、ＤＳＭフィルタ部を雑音整形のために設計す
ることが容易になる。また、３つのレベルを２ビットで
表すことで、好適な実施形態では、１ビット信号プロセ
ッサのＤＳＭフィルタ部の乗算器及び量子化器にごく僅
かの修正を施すだけで済む。その修正は、コストを非常
に効率的にするものである。

【００１０】３つのレベルは、ゼロを基準として正のイ
ンクリメントに対しては１１により、ゼロを基準として
負のインクリメントに対しては００により、ゼロに対し
ては０１又は１０によって表すことができる。２つのビ
ットを伝送する２ビット並列バスの２本の信号線を逆に
しても、３値信号によって表される値に影響を与えない
点に注目されたい。

【００１１】本発明で使用する３値信号は、「従来の」
２ビット信号のように００，０１，１０，１１の夫々に
より４つのレベルを表す２ビット信号ではない。それら
が表すレベルは、ゼロに関して非対称であり、それらの
どれもゼロ自体を表さない。このような従来の２ビット
信号を使用する信号プロセッサは、本発明の３値信号を
使用する場合より多くのゲートを必要とし、したがって
本発明よりコストの効率が落ちる。

【００１２】本発明は、他の面において、カスケード接
続された複数のデルタ・シグマ変調器（ＤＳＭ）を具
え、該ＤＳＭの少なくとも１つはｒビット信号を受け、
ｑビット信号を出力するように構成された信号処理装置
を提供する。ただし、ｒ及びｑ信号の少なくとも一方
は、３つの値のみを表す２ビットをもつ３値信号であ
り、３つの値のうち、１つの値はゼロであり、他の２つ
の値は夫々正及び負の値を表すものである。

【００１３】上記３値信号は、高周波雑音を減少させ、
雑音を誘導する不安定性を軽減するので、カスケードさ
れるＤＳＭの設計をもっと簡単にすることができる。

【００１４】

【発明の実施の形態】以下、図面を参照して本発明を具
体的に説明する。図１は、本発明の実施例を組込んだ音
声信号処理装置のブロック図である。図１において、ア
ナログ信号源１０は、この例ではマイクロホンであっ
て、アナログ音声信号を発生し、増幅器１２で増幅及び
／又はレベル調整され、アナログ・デジタル（Ａ／Ｄ）
変換器１４に適合したレベルの信号にされる。

【００１５】Ａ／Ｄ変換器１４は、シグマ・デルタ変換
器であって、アナログ信号をサンプリングし、或るサン
プル値と予定されたサンプル値との差を表すデジタル信
号を生成する。シグマ・デルタ変換器の動作原理は周知
であるので、変換器１４については詳述しない。図１の
本発明の実施例では、変換器１４は、次の如き３つのア
ナログ信号レベルのみを表す２ビット信号を発生する量
子化器１６（その一例を図２にもっと詳しく示す。）を
含む。 デジタル アナログ １１ ＋１ １０又は０１ ０ ００ −１

【００１６】したがって、この２ビット信号は３値信号
であり、以下３値信号ということにする。この３値信号
はサンプル値と予定したものとの差を表すので、レベル
＋１，０，−１もまた値の段階的変化とみなしてよい。
変換器１４の出力における３値信号は、２本の信号線上
の２ビット並列信号である。

【００１７】上記３値信号は、信号プロセッサ１８に供
給される。この信号プロセッサは、音声信号の振幅／周
波数特性を調節するイコライザを含むことがある。信号
プロセッサ１８は、音声ミキサでもよい。信号プロセッ
サ１８は、音声信号の強弱を調整してもよい。これらの
機能を果たすために、本例のプロセッサ１８は、ＤＳＭ
フィルタ部を具えている。ＤＳＭフィルタ部の例は、図
４〜８においてもっと詳細に示す。

【００１８】処理された３値信号は、ブロック１９で示
すように、光ディスクレコーダ又はテープレコーダの如
き記録装置或いは伝送チャンネルに供給される。３値信
号は、伝送チャンネルから受信されるか又は記録装置か
ら再生されて、プロセッサ１８と類似のもう１つのプロ
セッサ１１８に供給される。アナログ音声信号を再生す
るため、処理された３値信号は、デジタル・アナログ
（Ｄ／Ａ）変換器１１４でアナログ信号に変換され、増
幅器１１２で増幅され、例えばラウドスピーカ１１０に
よって再生される。なお、３値信号は、各機能ブロック
１４，１８，１９から次のブロックに２ビット並列バス
を介して供給される。

【００１９】図２は、図１のアナログ・デジタル変換器
の量子化器１６の概略ブロック図である。この量子化器
は、第１及び第２の比較器２０，２２を有する。アナロ
グ信号は、入力２４を介して各比較器に供給される。第
１の比較器２０は、アナログ信号の値を基準値（＋１／
２）と比較する。アナログ信号値が＋１／２を越える
（より正になる）と、第１比較器はロジック（論理値）
１を出力し、その他の場合はロジック０を出力する。第
２の比較器２２は、アナログ信号の値を基準値（−１／
２）と比較する。アナログ信号の値が−１／２を越える
（より正になる）と、第２比較器はロジック１を出力
し、その他の場合はロジック０を出力する。

【００２０】このようにして、次表に従った２ビット３
値信号が生成される。図３は、このようなアナログ信号
の量子化を説明する図である。

【００２１】上記の２ビット３値信号は、正負の符号ビ
ットをもたない。それは、連続する信号サンプル間に変
化がないことを表す値０１（又は１０）をもつ。それは
また、００及び１１がゼロの両側における等しいインク
リメントを表し、また、ゼロの両側に同数（１つ）のレ
ベルが存在するという意味において対称である。この３
値信号は、２本の信号線を逆にしても影響を受けない点
が特徴である。−１が００により、＋１が１１により表
されるから、信号線を入れ替えても信号の値は変化しな
い。また、０値は同じような０１及び１０によって表さ
れるから、信号線を入れ替えても信号値は変化しない。

【００２２】上記３値信号には他の利点がある。それ
は、１ビット信号に比べて雑音対信号比がよく、高周波
量子化雑音が少ないので、余計なハードウェアのコスト
が極めて少ないという１ビット信号の長所を保持しつつ
プロセッサ１８のフィルタ部を設計することがより簡単
になる。高周波雑音が減少すれば、フィルタのカスケー
ド接続がもっと簡単になることが分かるであろう。それ
はまた、４つのレベルを表す２ビット信号に比べてハー
ドウェアのコストが低下する利点をもつ。

【００２３】図４は、ＤＳＭのフィルタ部の例を示す概
略ブロック図である。この図は、プロセッサ１８又は１
１８に用いられる一般化されたｍ次フィルタ部の例を示
す。このフィルタ部は、入力３値信号Ｘ（ｎ）用の２ビ
ット並列入力バス２と、処理された３値信号Ｙ（ｎ）出
力用の２ビット並列出力バス５とを有する。フィルタの
次数ｍは、１か又はそれより大きくてもよい。上記フィ
ルタ部は、ｍ個の積分セクションと最終セクションとを
具えている。ビットはすべて、公知のクロック装置（図
示せず）によってフィルタ部を通じてクロックされてい
る。

【００２４】出力信号Ｙ（ｎ）は、最終段で量子化器Ｑ
によって生成される。量子化器Ｑの一例を図７に示す。
量子化器Ｑは、その入力におけるｎビット信号を下記の
如き３値信号として再量子化する。 ＋１ １１ ０ ０１又は１０ −１ ００ 積分セクションは、乗算器Ａ１〜Ａ６及びＣ１〜Ｃ６を
含む。適当な乗算器の一例を図６に示す。

【００２５】最初の積分セクションは、入力２に接続さ
れた第１の係数乗算器Ａ１と、量子化器Ｑの出力５に接
続された第２の係数乗算器Ｃ１と、これら乗算器Ａ１及
びＣ１の出力を加算する加算器６１と、加算器６１の出
力を積分する積分器７１とを具える。積分器は、１サン
プル期間の遅延を行う。係数乗算器Ａ１，Ｃ１は、３値
信号にｐビットの係数Ａ１及びＣ１を乗じる。

【００２６】ｍ−１個の中間の積分セクションも、夫々
同様に、入力２に接続された第１の係数乗算器Ａ２，‥
‥‥，Ａ５と、量子化器Ｑに接続された第２の係数乗算
器Ｃ２，‥‥‥，Ｃ５と、加算器６２，‥‥‥，６５
と、積分器７２，‥‥‥，７５とを具える。加算器６２
〜６５の各々は、係数乗算器Ａ及びＣの出力の外に前段
の積分器の出力を受ける。

【００２７】最終セクションは、入力２に接続された係
数乗算器Ａ６と、加算器６６と、量子化器Ｑとを具え
る。加算器６６は、前段の積分器７５即ち遅延素子の出
力と、乗算器Ａ６とに接続される。図４のフィルタ部は
また、フィードバック乗算器α，β，γをも具える。乗
算器αは、積分器７２の出力に係数のαを乗じ、その積
を加算器６２にフィードバックする。乗算器βは、積分
器７４の出力に係数βを乗じ、その積を加算器６４にフ
ィードバックする。乗算器γは、積分器７５の出力に係
数γを乗じ、その積を乗算器６５にフィードバックす
る。

【００２８】乗算器α，β，γは、フィルタ部に、例え
ばチェビシェフ特性を与えることを可能とする。これら
は、他の特性が要求される場合は、省略してもよい。係
数Ａ１〜Ａ６，Ｃ１〜Ｃ６及びα，β，γをすべて指定
することにより、フィルタに一定の特性を与えることが
できる。係数Ａ１〜Ａ６は、フィルタ部の利得を調整す
るもので、可変であってもよい。係数Ａ１〜Ａ６が可変
の場合、係数発生器４０を設けて制御信号４１により係
数を制御する。係数発生器４０は、マイクロコンピュー
タを具えてもよい。以下の説明の都合上、乗算器α，
β，γは省略されていると仮定する。

【００２９】図４のフィルタ部は、信号ミキサとして動
作するように一部変更してもよい。図５は、図４のＤＳ
Ｍをミキサ用に変形したものを示す概略ブロック図であ
る。中間セクションの１つを示す図５において、各積分
セクション及び最終セクションは、乗算器Ａ（これは、
第１の３値音声信号を受けるための入力２に接続されて
いる。）の外に、第１の音声信号と混合すべき第２の３
値音声信号を受けるためのもう１つの入力２２に接続さ
れた追加乗算器Ｂを有する。この乗算器Ｂは、そのセク
ションの加算器６に接続される。

【００３０】乗算器Ａ及びＢは、第１及び第２の音声信
号に係数Ａ及びＢを乗じ、信号のミキシングを行う。係
数Ａ及びＢは、可変ミキシングを行うため可変であるの
がよい。係数Ａ１〜Ａ６及び係数Ｃ１〜Ｃ６並びに与え
られることがある係数Ｂ及び／又はα，β，γは、当業
者に公知の方法により選定して所望の音声信号処理特性
を与えることができる。これらの係数はまた、量子化雑
音を整形し、音声信号の周波数帯域内でそれが最小とな
るように選定しなければならない。

【００３１】例えば、係数Ａ，Ｃ及びＢ（与えられた場
合）は、 ａ）所望のフィルタ特性、例えば雑音整形機能のＺ変換
Ｈ（Ｚ）を見出すこと、及び ｂ）Ｈ（Ｚ）を係数に変換すること によって選定することができる。

【００３２】これは、Journal of Audio Engineering S
ociety,Volume 39, No.7/8,1991 July/August 所載のR.
W.Adams らによる論文“Theory and Practical lmpleme
ntation of a Fifth Order Sigma-Dlta A/D Converter
”に記載された方法と当業者の知識を用いて行うこと
ができる。参考までに、係数Ａ及びＣの計算の一方法の
概略を本明細書の終わりに付記しておく。

【００３３】乗算器Ａ，Ｂ，Ｃは、２ビットの３値数に
ｎビットの係数（ｎ＞２）を乗じてｎビットの数を生成
する。加算器６は、当業者に公知の適当なｎビット加算
器である。遅延素子Ｚ^-1もまた、当業者に公知の適当な
素子である。乗算器Ａ，Ｂ又はＣとして適当な回路の例
を図６に示す。ここで、係数をｎビットの２の補数と仮
定する。これらの乗算器は、２ビットの３値信号にｎビ
ットの係数を乗算する。

【００３４】２ビット３値信号は、＋１，０，−１を表
す。係数がＮの場合、乗算器の積は、３値信号の値に応
じて＋Ｎ，０又は−Ｎとなる。図６は、一例として４ビ
ットの乗算器を示す。４ビットの２の補数Ｎに３値信号
を乗じる場合、３値信号が０を表す０１か１０であれ
ば、その出力は０となることに注目されたい。３値信号
が＋１を表す１１であれば、その出力は係数Ｎで変わら
ない。３値信号が−１を表す００であれば、その出力は
該係数の符号が反転したものとなる。

【００３５】上記乗算器は排他的ＯＲゲート６２を有
し、該ゲートは、第１の入力に係数Ｎの各ビットを受け
る。該ゲート６２の第２の入力は、インバータ６６を介
して３値信号のビットのどちらか一方を共通に受ける。
ｎ個の排他的ＯＲゲートの出力は、ｎ個のＡＮＤゲート
６４の夫々の第１入力に接続される。ＡＮＤゲートの第
２入力は、３値信号の２ビットを受ける排他的ＮＯＲゲ
ート６０の出力に共通に接続される。排他的ＮＯＲゲー
ト６０は、次のような真理表を有する。

【００３６】よって、３値信号が０を表す０１，１０の
場合、ＡＮＤゲートの出力は、排他的ＯＲゲートの出力
に関係なく、すべて論理値０である。ここで、００００
は、ゼロに対する２の補数の表示である。３値信号が−
１（００）又は＋１（１１）を表す場合、ＡＮＤゲート
６４の出力は、排他的ＯＲゲート６２の出力によって決
まる。排他的ＯＲゲートは、次のような真理表を有す
る。

【００３７】該ゲートへの一方の入力が論理値１のと
き、その出力は、他方の入力ビットの反転したものとな
る。該ゲートへの一方の入力が論理値０のとき、その出
力は、他方の入力ビットとなる。したがって、３値信号
が１１（＋１）の場合、インバータ６６は、２つのビッ
トの一方を０に反転し、ゲート６２は、係数Ｎのビット
をそのまま、即ち２の補数Ｎを出力する。３値信号が０
０（−１）の場合、ゲート６２は、係数Ｎの反転された
ビットを出力する、即ち１の補数を生成する。

【００３８】１の補数は、２の補数に十分近似したもの
と見なされるが、本発明の好適な実施例では、それに
「１」を加えて本当の２の補数に変換する。図４又は５
の例では、フィルタの各セクションはｐビットの加算器
６を含んでいる。値００（−１）が現れると、図６の乗
算器のＮＯＲゲート６５がこれを検出し、００（−１）
に応答して論理値１を生成する。よって、ＮＯＲゲート
６５が生成する論理値「１」は、１０進法の−１の存在
を示す。これを図４又は５では「ｎｅｇ」で示す。ＮＯ
Ｒゲートの出力「１」は、図５の段の加算器６の桁上げ
入力に供給される。図４又は５のＤＳＭの場合、すべて
の乗算器Ａ，Ｂ及びＣは、３値信号で動作し、００（−
１）に応答して１の補数を「ｎｅｇ」信号と共に生成
し、関連する加算器は１の補数を２の補数に変換するも
のとする。

【００３９】図７は、図４の量子化器Ｑの例を示す。こ
の量子化器は、その入力に、例えば４ビットの２の補数
を受け取る。２の補数が正（ゼロを含む）の場合、ＭＳ
Ｂは常にゼロであり、２の補数が負の場合、ＭＳＢは常
に１である。値が＋４〜＋７の場合、次のＭＳＢは１で
あり、値が０〜＋３の場合、次のＭＳＢはゼロである。
値が−１〜−３の場合、次のＭＳＢは１であり、値が−
４〜−８の場合、次のＭＳＢはゼロである。

【００４０】したがって、量子化器は、ＭＳＢ及び次の
ＭＳＢを受けるために接続された２本の信号線と、２の
補数のＭＳＢを反転するためのインバータとを具える。
４ビットの数の他のビットは、接続されない（Ｎ／
Ｃ）。

【００４１】図１の例のデジタル・アナログ変換器１１
４は、２ビットの３値信号を受け、これをアナログ信号
に変換する。しかし、変換器１１４は、図８及び９に示
す本発明の他の実施例の説明から分かるように、１ビッ
ト信号を受けることもできる。図８は、図４のＤＳＭを
簡略化したＤＳＭを示す。それは、ｑビット信号を受け
る入力と、ｒビット信号を出力する量子化器Ｑと、複数
のセクションとを具える。図４を参照して更に詳細に述
べる。

【００４２】ｑビット入力信号は１ビットの信号でよ
く、ｒビット出力信号は、本発明による３値信号でもよ
い。或いは、ｑビット入力信号が３値信号で、ｒビット
出力信号が１ビット信号でもよい。更にまた、図４を参
照して述べたように、両方が３値信号でもよい。入力及
び出力信号は、独立しているので異なる形式のものでよ
い。これらは共に、加算器及び乗算器によってｎビット
の２の補数に変換されてから、ＤＳＭの各段の加算器で
結合される。ｒビット出力信号は、量子化器Ｑの選択に
よって決まる。

【００４３】図９は、カスケードされた、即ち直列に接
続された複数のＤＳＭ９０，９１，９２を示す。最終の
ＤＳＭ９２は、Ｄ／Ａ変換器１１４に接続される。図９
の例では、最終ＤＳＭは、３値信号を受け１ビット信号
を変換器１１４に出力する。前段のＤＳＭ９０及び９１
は、この例では３値信号を受け３値信号を出力する。最
初のＤＳＭ９０は、変形例として、１ビット信号を受け
る３値信号を出力することもできよう。カスケード接続
されたＤＳＭにおいて３値信号を用いると、１ビット信
号に比べて高周波雑音含有量が減少するので、雑音の増
加による不安定性の問題が軽減される。

【００４４】以上、４ビット係数を例として本発明の実
施形態を説明したが、本発明は４ビット係数に限定され
ない。係数は、１より大きい、好ましくは１より遙かに
大きい任意の適当な数のビットを有するものでよい。図
４，５及び８のフィルタ部は例示的なものにすぎず、構
成が異なる他の種類のフィルタ部を使用してもよい。Ｄ
ＳＭフィルタ部の多くの他の構成が当業者に知られてお
り、これらは本発明の範囲内に入るものである。信号源
は、任意の適当なアナログ信号源でよい。音声信号の信
号源としては、アナログ・ディスク又はテープレコード
がある。

【００４５】

【発明の効果】本発明の効果については、既に繰返し述
べたので重複記載を省略する。

【００４６】係数の計算について５次のＤＳＭを解析し
て所望のフィルタ特性の係数を計算する手順の概要を述
べる。ａ〜ｆ及びＡ〜Ｅの係数、加算器６及び積分器７
を有する５次ＤＳＭを図１０に示す。各積分器７は１単
位遅延を与える。積分器の出力は、左から右へｓ〜ｗで
示す。ＤＳＭへの入力は、信号ｘ〔ｎ〕である。ただ
し、〔ｎ〕はクロックされる一連のサンプル列内の１サ
ンプルを示す。量子化器Ｑへの入力は、ＤＳＭの出力信
号でもあるｙ〔ｎ〕で示される。これの解析は、量子化
器Ｑを、処理された信号にランダムノイズを加える単な
る加算器であると仮定したモデル動作に基く。したがっ
て、この解析では量子化器は無視する。

【００４７】信号ｙ〔ｎ〕＝ｆｘ〔ｎ〕＋ｗ〔ｎ〕、即
ちサンプル〔ｎ〕における出力信号ｙ〔ｎ〕は、入力信
号ｘ〔ｎ〕に係数ｆを乗じたものに前段の積分器７の出
力ｗ〔ｎ〕を足したものである。同じ原理を積分器７の
各出力信号に適用すると、方程式の組１が得られる。 ｙ〔ｎ〕＝ｆｘ〔ｎ〕＋ｗ〔ｎ〕 ｗ〔ｎ〕＝ｗ〔ｎ−１〕＋ｅｘ〔ｎ−１〕＋Ｅｙ〔ｎ−
１〕＋ｖ〔ｎ−１〕 ｖ〔ｎ〕＝ｖ〔ｎ−１〕＋ｄｘ〔ｎ−１〕＋Ｄｙ〔ｎ−
１〕＋ｕ〔ｎ−１〕 ｕ〔ｎ〕＝ｕ〔ｎ−１〕＋ｃｘ〔ｎ−１〕＋Ｃｙ〔ｎ−
１〕＋ｔ〔ｎ−１〕 ｔ〔ｎ〕＝ｔ〔ｎ−１〕＋ｂｘ〔ｎ−１〕＋Ｂｙ〔ｎ−
１〕＋ｓ〔ｎ−１〕 ｓ〔ｎ〕＝ｓ〔ｎ−１〕＋ａｘ〔ｎ−１〕＋Ａｙ〔ｎ−
１〕

【００４８】これらの方程式を当業者に周知のＺ変換方
程式に変換すると、方程式の組２が得られる。 Ｙ〔ｚ〕＝ｆＸ〔ｚ〕＋Ｗ〔ｚ〕 Ｗ（ｚ)(１−ｚ^-1）＝ｚ^-1（ｅｘ（ｚ）＋ＥＹ（ｚ）＋
Ｖ（ｚ）） Ｖ（ｚ)(１−ｚ^-1）＝ｚ^-1（ｄＸ（ｚ）＋ＤＹ（ｚ）＋
Ｕ（ｚ）） Ｕ（ｚ)(１−ｚ^-1）＝ｚ^-1（ｃＸ（ｚ）＋ＣＹ（ｚ）＋
Ｔ（ｚ）） Ｔ（ｚ)(１−ｚ^-1）＝ｚ^-1（ｂＸ（ｚ）＋ＢＹ（ｚ）＋
Ｓ（ｚ）） Ｓ（ｚ)(１−ｚ^-1）＝ｚ^-1（ａＸ（ｚ）＋ＡＹ（ｚ））

【００４９】Ｚ変換方程式を解いてＸ（Ｚ）の単一関数
としてのＹ（Ｚ）を得ることができる（方程式３）。

【００５０】これは、次の方程式（方程式４）の右側に
示すように書き直せる。このＤＳＭの所望送達関数は、
次の方程式の左側に与えられる直列形式 で表すことができる。これは方程式４の右側と等しい。

【００５１】方程式４を解くことにより、係数α₀ 〜α
₅ から係数ｆ〜ａを、係数β₀ 〜β ₅ から係数Ｅ〜Ａを
次のようにして得ることができる。ただし、係数α_n 及
びβ _n は、公知の如く所望の伝達関数を与えるように選
定する。ｆは分子における唯一のＺ⁰ 項であるから、ｆ
＝α₀ である。それから、α₀ （１−Ｚ^-1）⁵ 項を左側
の分子から減算してα₀ ＋α₁ Ｚ^-1‥‥‥＋α₅ Ｚ^-5−
α₀ （１−Ｚ^-1）⁵ を得、これを再計算する。

【００５２】同様に、ｆ（１−Ｚ^-1）⁵ を右側の分子か
ら減算する。ｅは唯一のＺ^-1項なので、再計算された左
側の分子における対応するα₁ と等しい。この過程は、
分子におけるすべての項について繰返される。この過程
は、分母におけるすべての項について繰返される。

【図面の簡単な説明】

【図１】本発明の実施例を組込んだ音声信号処理装置の
ブロック図である。

【図２】図１の装置のアナログ・デジタル変換器の量子
化器の概略ブロック図である。

【図３】アナログ信号の量子化を説明する図である。

【図４】ＤＳＭフィルタ部の例を示す概略ブロック図で
ある。

【図５】ミキサとして用いる図４のＤＳＭの変形を示す
概略ブロック図である。

【図６】図４又は５のＤＳＭの係数乗算器のブロック図
である。

【図７】図４又は５のＤＳＭの再量子化器のブロック図
である。

【図８】ＤＳＭの簡略化した例を示すブロック図であ
る。

【図９】カスケード接続されたＤＳＭのブロック図であ
る。

【図１０】５次ＤＳＭの例を示すブロック図である。

【符号の説明】

２４‥‥アナログ信号を受ける入力、２６，２８‥‥第
１及び第２の出力、２０，２２‥‥第１及び第２の比較
器、１６‥‥量子化器、１８，１１８‥‥信号プロセッ
サ、６２，６４‥‥係数乗算器、６２‥‥排他的ＯＲゲ
ート、６４‥‥ＡＮＤゲート、６０‥‥排他的ＮＯＲゲ
ート、６５‥‥ＮＯＲゲート、６‥‥加算器、９０〜９
２‥‥‥ＤＳＭ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 アンガス，ジェームズ アンドリュー ス コット イギリス国 ヨークシャー，クリフトン, ウォータ レイン ６

Claims (21)

【特許請求の範囲】
1. 【請求項１】 微分量子化されたデジタル信号を使用す
   る信号処理装置であって、そのデジタル信号は、３つの
   値のみを表す２ビットを有する３値信号で、３つの値の
   うち１つの値はゼロであり、他の２つの値は夫々正及び
   負の値を表すものである、上記信号処理装置。
2. 【請求項２】 上記正及び負の値は、ゼロに対して対称
   である請求項１の装置。
3. 【請求項３】 ビット１１が正の値を表し、ビット００
   が負の値を表し、ビット０１又は１０がゼロを表す請求
   項１又は２の装置。
4. 【請求項４】 上記正の値は１０進法の＋１を表し、上
   記負の値は１０進法の−１を表す請求項１，２又は３の
   装置。
5. 【請求項５】 アナログ信号を受ける入力と、 第１及び第２の出力と、 上記第１及び第２の出力に結合された夫々の出力を有
   し、夫々の第１の入力が上記アナログ信号を受ける入力
   に結合され、夫々の第２の入力の一方は正のインクリメ
   ントの半分の基準レベルを受け、その他方は負のインク
   リメントの半分の基準レベルを受ける第１及び第２の比
   較器とを具える量子化器を含み、 各比較器は、上記アナログ信号が上記第２入力に加えら
   れる基準レベルに比べより正であるか又はより負である
   かを示す２値信号を生成し、これによって３値信号を生
   成する、請求項１，２，３又は４の装置。
6. 【請求項６】 上記３値信号の２つのビットを並列で受
   ける入力と、該３値信号を処理する信号プロセッサとを
   具える先行請求項のいずれか１項の装置。
7. 【請求項７】 上記プロセッサはデルタ・シグマ変調器
   を具える請求項６の装置。
8. 【請求項８】 上記プロセッサは、上記３値信号にｎビ
   ット（ｎ＞１）の係数を乗じてｎビットの積を生成する
   係数乗算器を具える請求項６又は７の装置。
9. 【請求項９】 上記乗算器は、上記係数のｎビットの各
   々に対し、該係数のビットを受ける第１の入力及び上記
   ３値信号のビットの一方を受ける第２の入力を有する排
   他的ＯＲゲートと、該排他的ＯＲゲートの出力を受ける
   第１の入力及び上記３値信号の２ビットを排他的ＮＯＲ
   ゲートと結合したものを受ける第２の入力を有するＡＮ
   Ｄゲートとを具える請求項８の装置。
10. 【請求項１０】 上記プロセッサは更に、上記３値信号
    の２ビットとのＮＯＲ結合を形成してビット００を検出
    するＮＯＲゲートと、該ＮＯＲゲートの出力を上記乗算
    器の出力に加算する加算器とを具える請求項９の装置。
11. 【請求項１１】 上記プロセッサは、上記ｎビットの積
    を再量子化する再量子化器を含む請求項８，９又は１０
    の装置。
12. 【請求項１２】 上記再量子化器は、上記ｎビットの積
    を３値信号として再量子化するものである請求項１１の
    装置。
13. 【請求項１３】 上記再量子化器は、上記ｎビット信号
    積の２個の最上位ビットを選択し、選択したビットのう
    ち最上位のものを反転する請求項１２の装置。
14. 【請求項１４】 上記再量子化器は、上記ｎビット積を
    １ビット信号として再量子化するものである請求項１１
    の装置。
15. 【請求項１５】 カスケード接続された複数のデルタ・
    シグマ変調器（ＤＳＭ）を具え、少なくとも該ＤＳＭの
    １つはｒビット信号を受けｑビット信号を出力するよう
    に構成され、これらｒ及びｑ信号の少なくとも一方は３
    つの値のみを表す２つのビットを有し、それらのうち１
    つの値はゼロであり、他の２つの値は夫々正の値及び負
    の値を表すものである、信号処理装置。
16. 【請求項１６】 上記正及び負の値は、ゼロに関して対
    称である請求項１５の装置。
17. 【請求項１７】 ビット１１が上記正の値を表し、ビッ
    ト００が上記負の値を表し、ビット０１又は１０がゼロ
    を表す請求項１５又は１６の装置。
18. 【請求項１８】 上記正の値は１０進法の＋１を表し、
    上記負の値は１０進法の−１を表す請求項１５，１６又
    は１７の装置。
19. 【請求項１９】 上記ｒビット信号は３値信号であり、
    上記ｑビット信号は１ビット信号である請求項１５，１
    ６，１７又は１８の装置。
20. 【請求項２０】 上記ｒビット信号は１ビット信号であ
    り、上記ｑビット信号は３値信号である請求項１５，１
    ６，１７又は１８の装置。
21. 【請求項２１】 デジタル音声信号処理装置である先行
    請求項のいずれか１項の装置。