JP4058174B2 - 信号処理装置 - Google Patents

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Description

【0001】
【発明の属する技術分野】
本発明は、1ビット信号処理装置に関する。
【0002】
【従来の技術】
従来、デルタシグマ変調器(DSM)によって1ビット信号を処理することが提案されている。この1ビット信号は音声信号であってよく、本発明は以下に音声信号を例として参照して説明される。
【0003】
本発明の背景技術が、ここでは、例えば、添付図面の図1、図2及び図3を参照して説明される。図1は既知のデルタシグマ変調器のブロック線図であり、図2はn次のフィルタ部として構成された以前に提案されたデルタシグマ変調器のブロック線図であり、図3はノイズ整形の特性を示す。
【0004】
アナログ信号を少なくともナイキスト率にてサンプリングし、mビット数によってそのサンプルの振幅をコード化することによって、アナログ信号をデジタル形式に変換することが知られている。こうして、もしm=8なら、サンプルは正確な8ビットに量子化されると言うことができる。一般に、mは1に等しいか又はそれより大きい如何なるビット数であってよい。
【0005】
只1ビットに量子化するために、“シグマデルタADC”又は“デルタシグマADC”として知られているアナログデジタル変換器(ADC)を提供することが知られている。ここでは、“デルタシグマ”という用語を使用する。このようなADCは、例えば、1993年にテキサス・インスツルメント社より出版されたクレイグ・マーベン及びギリアン・エウエース著による「デジタル信号処理への簡単なアプローチ」(ISBN 0−904.047−00−8)に記載されている。
【0006】
図1を参照してそのようなADCの例を説明する。アナログ入力信号と1ビットの出力信号の積分値2(シグマ)の間の偏差1(デルタ)が1ビット量子化器3に供給される。出力信号は論理値0及び1のビットを含むが、それは、それぞれ実際値−1及び+1を表す。積分器2は、そこに記憶された値がアナログ信号の値に従うように、1ビットの出力値を積算する。量子化器3は、1ビット生成される度に、1ビットだけ積算値を増加(+1)又は減少(−1)する。ADCは非常に高いサンプリング率を必要とし、それによって出力ビットストリームの生成が許され、その積算値がアナログ信号に従う。
【0007】
以下の説明及び特許請求の範囲にて使用されている用語“1ビット”信号は、デルタシグマADCによって生成されるような正確な1デジタルビットに量子化された信号を意味する。
【0008】
1ビット信号を直接処理するためにn次のフィルタ部として構成されたデルタシグマ変調器(DSM)は、1993年10月7日から10日まで米国ニューヨーク市にて開催された第95回AES会議にて“音声信号の1ビットデジタル処理”−信号処理:の題名にて提出された論文において、英国(YO1 5DD)ヨーク市ヘスリングトンのヨーク大学電子工学部門、オーディオ研究グループのエヌ・エム・カセイ及びジェームズ・エイ・エス・アンガスによって提案された。図2はそのようなDSMフィルタ部の3次(n=3)バージョンを示す。
【0009】
図2を参照して説明すると、DSMは1ビット音声信号のための入力端4と処理された1ビット信号が生成される出力端5とを有する。1ビット信号のビットは図示されていない周知のクロック装置によってDSMを経由してクロックされる。出力1ビット信号は1ビット量子化器Qによって生成され、この量子化器は例えば、閾値0を有する比較器である。DSMは3段を有し、各段は、入力端4に接続された第1の1ビット乗算器a1、a2、a3、出力端5に接続された第2の1ビット乗算器c1、c2、c3、加算器61、62、63及び積分器71、72、73を含む。
【0010】
これらの1ビット乗算器は、受け入れた1ビット信号にpビット係数A1、A2、A3、C1、C2、C3を乗算し、pビットの積を生成し、それは加算器61、62、63によって加算され、合計値は積分器71、72、73に送られる。中間段では、加算器62、63は、先行段の積分器の出力を合計する。最終段は、入力端に接続され入力信号にpビットの係数A4を乗算する他の1ビット乗算器a4と、この積に先行段の積分器73の出力を加算する加算器64とを含む。合計値は量子化器Qに送られる。
【0011】
DSM内では、正及び負のpビット数を表示するために2つの算術補数が使用される。量子化器Qへの入力が正なら、出力端にて+1(論理1)として量子化されてよく、又は量子化器Qへの入力が負なら、出力端にて−1(論理0)として量子化されてよい。
【0012】
カセイ及びアンガスによって考察されたように、「ある1ビットプロセッサは1ビット出力を生成し、それはノイズによって受け入れ難いレベルまで不明瞭化された音声信号を含み、量子化ノイズが適切に整形されることは不可避である」。音声信号を不明瞭化するノイズは量子化器Qによって生成される量子化ノイズである。
【0013】
量子化器Qは、音声信号を受け入れる第1の入力端と、音声信号とは実質的に非相関なランダムビットストリーム(量子化ノイズ)を受け入れる第2の入力端とを有する加算器として設計されてよい。これを基礎として設計されているため、入力端4にて受け入れられた音声信号は乗算器a1、a2、a3、a4によって出力端5にフィードフォワードされ、乗算器c1、c2、c3によって出力端5よりフィードバックされる。フィードフォワード路の係数A1〜A4は音声信号のZ変換伝達関数のゼロを規定し、フィードバック路の係数C1〜C3は音声信号の伝達関数の極を規定する。
【0014】
ノイズ信号は乗算器c1〜c3によって量子化器よりフィードバックされ、それによって係数C1〜C3はノイズ信号の伝達関数の極を規定する。ノイズ信号の伝達関数は入力信号の伝達関数と同一ではない。
【0015】
係数A1〜A4及びC1〜C3は他の所望の特性の中で回路の安定性を提供するように選択される。
【0016】
係数C1〜C3は、例えば、図3の実線31によって示されているように、音声帯域における量子化ノイズを最小化するためにノイズ整形を提供するように選択される。
【0017】
係数A1〜A4及びC1〜C3は、また、所望の音声信号処理特性のために選択される。
【0018】
係数A1〜A4及びC1〜C3は、
a)所望のフィルタ特性のZ変換H(z)、例えば、ノイズ整形関数を見つけること、
b)H(z)を係数に変換すること、
によって選択されてよい。
【0019】
これは次の論文“5次シグマ・デルタA/D変換器の理論と実際、ジャーナル・オブ・オーディオ・エンジニアリング・ソサイティー、39巻、NO.7/8、1991年7月/8月、アール・ダブリュー・アダムス他”に記載された方法によって実行されてよく、また、当業者の知識を使用し、上述のカセイ及びアンガスの論文にに記載された方法によって実行されてよい。
【0020】
係数の計算方法の例の概略を以下に説明する。これは5次のDSMの解析手法及び所望のフィルタ特性の係数の計算手法の概略である。
【0021】
図7に示す5次のDSMは、係数a〜f及びA〜E、加算器6及び積分器7を有する。積分器7は各々、単位遅延を提供する。積分器の出力には、左から右に、符号s〜wが付されている。DSMへの入力は信号x[n]である。ここで[n]はクロックされたサンプル列中のあるサンプルを示す。量子化器Qへの入力はy[n]と表され、これはDSMの出力信号でもある。解析は、量子化器Qは処理された信号へランダムノイズを加算する単なる加算器であると仮定した演算モデルに基づいている。従って、量子化器はこの解析では無視されている。
【0022】
信号y[n]=fx[n]+w[n]、即ち、サンプル[n]における出力信号y[n]は、係数fが乗算された入力信号x[n]と先行の積分器7の出力w[n]の和である。
【0023】
同様な原理を各積分器7の出力信号に適用すると、次の数1の式が得られる。
【0024】
【数1】
y[n]=fx[n]+w[n]
w[n]=w[n−1]+ex[n−1]+Ey[n−1]+v[n−1]
v[n]=v[n−1]+dx[n−1]+Dy[n−1]+u[n−1]
u[n]=u[n−1]+cx[n−1]+Cy[n−1]+t[n−1]
t[n]=t[n−1]+bx[n−1]+By[n−1]+s[n−1]
s[n]=s[n−1]+ax[n−1]+Ay[n−1]
【0025】
これらの式は当業者に周知のz変換式に変換され、次の式を得る。
【0026】
【数2】
Y(z)=fX(z)+W(z)
W(z)(1−z-1)=z-1(eX(z)+EY(z)+V(z))
V(z)(1−z-1)=z-1(dX(z)+DY(z)+U(z))
U(z)(1−z-1)=z-1(cX(z)+CY(z)+T(z))
T(z)(1−z-1)=z-1(bX(z)+BY(z)+S(z))
S(z)(1−z-1)=z-1(aX(z)+AY(z))
【0027】
z変換式を解くことによって、X(z)の単関数としてY(z)が導かれる。
【0028】
【数3】
Figure 0004058174
【0029】
これは、次のような数4の式の右辺に示されるように再表現されてよい。DSMの所望の伝達関数は、次の式の左辺によって与えられる直列形式Y(z)/X(z)に表現され、数4の式の右辺と等しいとされる。
【0030】
【数4】
Figure 0004058174
【0031】
数4の式を解くことによって、以下のように、係数α0 〜α5 より係数f〜aが導かれ、係数β0 〜β5 より係数E〜Aが導かれる。尚、係数αn 及びβn は所望の伝達関数を提供するために既知の方法にて選択されることに留意されたい。
【0032】
fは分子の唯一のz0 項である。従って、f=α0 である。次に、項α0 (1−z-15 が、左辺の分子から引き算される。それによって次の式が得られる。これは再計算される。
【0033】
【数5】
α0 +α1 -1・・・+・・・α5 -5−α0 (1−z-15
【0034】
同様に、項f(1−z-15 が、右辺の分子から引き算される。eは唯一のz-1項であり、計算によって得られた左辺の分子の対応するα1 と等しいと置かれることができる。この演算処理は、分子の全ての項に対して繰り返される。この演算処理は、分母の全ての項に対して繰り返される。
【0035】
【発明が解決しようとする課題】
上述のように様々な論文では、n次のフィルタ部だけが考察されている。
【0036】
高品質のオーディオ記録のために、通常、差動出力又はダブルエンド出力を有するマイクロホンが使用されていた。DSMを含む1ビット信号処理装置の提案例では、非差動信号又はシングルエンド信号が必要である。差動信号を非差動信号に変換する1つの提案例では、アナログ加算器を使用してマイクロホンによって出力されたアナログ差動信号を加算し、得られた非差動信号を1ビットデジタル形式に変換する。
【0037】
【課題を解決するための手段】
本発明によると、差動対の信号である第1及び第2の信号を受け入れるための1対の入力端を有する信号処理装置は、上記各入力端に接続され第1及び第2の信号を1ビットのデジタル形式に変換する1対の1ビットアナログデジタル変換器と、上記第1及び第2の1ビット信号をそれぞれ受け入れるように接続された1対の入力端を有し上記差動対信号を合成して非差動1ビット信号を形成するためのデルタシグマ変調器と、を有する。
【0038】
本発明の好ましい例によると、1対の入力信号は差動マイクロホンのような音声信号源によって生成される。マイクロホンの2つの差動アナログ出力信号を対応する1ビット信号に変換し、DSM内の2つの1ビット信号を合成することによって、信号対ノイズ比が(上述の従来の提案例と比較して)改善される。この改善が生ずる理由は、差動アナログ信号のノイズとアナログデジタル変換器にて生ずる量子化ノイズの両者は非相関的であり、両方の形式のノイズがDSM合成器における信号と比較して減少される。
【0039】
本発明の好ましい例では、上記デルタシグマ変調器はn次(nは1より大きいか又は等しい)のデルタシグマ変調器を含み、このデルタシグマ変調器は、上記第1の1ビット信号を受け入れるための第1の入力端と、上記第2の1ビット信号を受け入れるための第2の入力端と、pビット信号を1ビット形式に再量子化し再量子化された信号を該信号処理装置の出力信号とする量子化器と、複数の信号合成器と、を含み、該複数の信号合成器は、上記第1の信号と第1の係数の積と、上記第2の信号と第2の係数の積と、上記出力信号と第3の係数の積とを加算し、その加算信号の積分値を形成する初段合成器と、上記第1の信号と第1の係数の積と、上記第2の信号と第2の係数の積と、上記出力信号と第3の係数の積と、先行する段の積分値とを加算し、その加算信号の積分値を形成する少なくとも1つの中間合成器と、上記第1の信号と第1の係数の積と、上記第2の信号と第2の係数の積と、先行する段の積分値とを加算し、その加算信号を上記量子化器によって再量子化される上記pビット信号を形成する最終合成器と、を含む。
【0040】
こうして、DSMによって第1及び第2の信号が合成される。合成器の係数の乗算は、1ビット信号に基づいてなされ、従って、係数の乗算は1ビット乗算として実行されるから、非経済的なpビット乗算器の必要性を回避することができる。
【0041】
更に、DSMはノイズ整形を提供する。
【0042】
第1及び第2の信号に適用される第1及び第2の係数は固定値であってよい。この場合、DSMは、これらの係数によって規定される固定比率にて第1及び第2の信号を増加させる加算器として機能する。
【0043】
第1及び第2の信号に適用される第1及び第2の係数は可変であってよい。この場合、DSMは、ミキサ及び/又はフェーダとして機能する。
【0044】
第1及び第2の係数は、入力信号の伝達関数のゼロを規定し、また、それは固定値であっても可変であってもよいが、第3の係数は入力信号の伝達関数の極を規定し、それは固定値である。
【0045】
本発明をより良く理解するために、本発明の例として添付の図面の図4から図6を参照して説明する。
【0046】
【発明の実施の形態】
図4を参照して説明する。音声信号処理装置は、差動対のアナログ信号を生成する差動マイクロホン50を含み、この差動対のアナログ信号は、この例では固定値の利得を有する差動増幅器52によって増幅される。増幅されたアナログ差動信号は、各1ビットのアナログデジタル変換器54、56にて1ビット形式に変換され、1ビットの差動信号X、Yが生成される。2つの1ビット信号は制御可能な利得を有するデルタシグマ変調器58にて合成され、非差動1ビット信号が生成され、これは例えば、1ビットオーディオミキサ60にて使用される。
【0047】
図5を参照して説明する。信号合成器はn次のデルタシグマ変調器(DSM)を含み、ここでnは2又はそれより大きい。この例は3次(n=3)のDSMであるが、nは3より大きくてもよい。
【0048】
DSMの次数は積分器部の数によって規定される。図5のDSMは、第1部、n−1中間部、及び最終部を含む。第1部は、3つの入力端を有する加算器61、DSMの第1の入力端Yに接続された第1の係数乗算器a1、DSMの第2の入力端Xに接続された第2の係数乗算器b1、DSMの出力端に接続された第3の係数乗算器c1、及び積分器71を含む。乗算器a1、b1、c1は1ビット乗算器であり、受け入れられた1ビット信号にそれぞれpビットの係数A1、B1、C1を乗算する。各中間積分器部は、4つの入力端を有する加算器62、63、積分器72、73、DSMの第1の入力端に接続され第1の1ビット信号に係数A2、A3を乗算するための第1の係数乗算器a2、a3、DSMの第2の入力端に接続され第2の1ビット信号に係数B2、B3を乗算するための第2の係数乗算器b2、b3、及びDSMの出力端に接続されDSMの1ビットの出力信号に第3の係数C2、C3を乗算するための第3の係数乗算器c2、c3を含む。加算器62、63は乗算器a2、a3、b2、b3、c2、c3の出力に先行段の積分器の出力を加算する。
【0049】
DSMの最終段は、3つの入力端を有する加算器64、第1の入力信号に第1の係数A4を乗算する第1の係数乗算器a4、及び第2の入力信号に第2の係数B4を乗算する第2の係数乗算器b4を含む。加算器64は、乗算器a4、b4の出力信号に先行段の積分器73の出力信号を加算する。加算器64は、量子化器Qに接続された出力端を有する。
【0050】
乗算器a1〜a4、b1〜b4、及びc1〜c3は全て1ビット乗算器であり、これらの乗算器は、付与された1ビット信号の各ビットにpビット係数を乗算し、pビットの被乗算を生成する。
【0051】
加算器61〜64及び積分器71〜73は、pビット信号に基づいて演算する。
【0052】
pビット信号は2つの補数形式、例えば、正と負の数によって表現される。
【0053】
量子化器Qは、閾値レベルがゼロである比較器である。量子化器に負の入力信号が付与されると−1(論理0)としてコード化され、正の入力信号が付与されると+1(論理1)としてコード化され、出力端5に1ビットの出力信号が生成される。
【0054】
クロック回路41によってローカルクロックが提供される。クロック回路41は既知の方法にてDSMのクロッキングを制御する。
【0055】
係数A1〜A4、B1〜B4及びC1〜C3は、上述の論文に記載された方法を使用して選択され、次の機能を提供する。
【0056】
a)回路の安定性
b)ノイズ整形
【0057】
係数C1〜C3はノイズ整形を提供するような固定値を有する。係数A1〜A4及びB1〜B4は入力信号の伝達関数のゼロを規定し、従って、信号に付与される利得を制御する。
【0058】
本発明の1例によると、係数A1〜A4及びB1〜B4はこれらの係数によって規定される固定比率にて第1及び第2の信号を合算するために選択される。係数A1〜A4は、対応する係数B1〜B4に大きさが等しい。本発明の実際の例では、信号X、Yの一方は、それが信号源50にて生成されたとき、他方に対して反転される。こうして、加算が引き算X−(−Y)=X+Yとして実行される。この場合B=−Aである。
【0059】
本発明の他の好ましい例によると、係数A1〜A4及びB1〜B4は可変であり、従って、第1及び第2の信号によって利得制御が提供されることが許される。可変係数A1〜A4及びB1〜B4は係数発生器42によって生成される。係数発生器42は係数のセットを記憶する係数記憶装置であってよく、この係数セットは制御信号CSに応答する可変アドレス装置によってアドレスされる。
【0060】
しかしながら、係数発生器42は制御信号に応答して係数を発生するマイクロコンピュータであってよい。
【0061】
係数A1〜A4、B1〜B4及びC1〜C3が固定値である場合、DSMの各段における係数乗算器A1、B1、C1及び加算器61の合成は、ROMに記憶された参照テーブルによって実行されてよい。各係数A1、B1、C1に1ビット信号を乗算する場合、只2つの結果、+A1、−A1、+B1、−B1、+C1、−C1が存在する。これらの結果の様々な加算的合成がROMに記憶され、次に、これは1ビット信号によって単にアドレスされる。
【0062】
説明を完了するために、図6に積分器71、72、73の例を示す。積分器は、加算器600と1ビット遅延要素610を含む。遅延要素610の出力信号は加算器にフィードバックされ、そこで積分器の演算結果を累積する。各段の加算器61、62、63は加算器600として使用されてよい。
【0063】
以上、本発明の実施の形態について詳細に説明してきたが、本発明は上述の例に限ることなく本発明の要旨を逸脱することなく他の種々の構成が採り得ることは当業者にとって容易に理解されよう。
【0064】
【発明の効果】
本発明によると、マイクロホンの2つの差動アナログ出力信号を対応する1ビット信号に変換し、DSM内の2つの1ビット信号を合成することによって、信号対ノイズ比が(上述の従来の提案例と比較して)改善される利点がある。
【0065】
本発明によると、DSMによって第1及び第2の信号が合成される。合成器の係数の乗算は、1ビット信号に基づいてなされ、従って、係数の乗算は1ビット乗算として実行されるから、非経済的なpビット乗算器の必要性を回避することができる利点がある。
【図面の簡単な説明】
【図1】既知のデルタシグマ変調器のブロック図である。
【図2】n次(n=3)のフィルタ部として構成された従来のデルタシグマ変調器の提案例のブロック図である。
【図3】ノイズ整形特性を示す図である。
【図4】本発明の音声信号処理装置の例の概略を示すブロック図である。
【図5】本発明による信号合成器の好ましい例の概略を示すブロック図である。
【図6】図4の合成器の積分器の例の概略を示す図である。
【図7】5次のDSMの概略を示す図である。
【符号の説明】
1…偏差、 2…積分値、積分器、 3…量子化器、 4…入力端、 5…出力端、 6…加算器、 7…積分器、 41…クロック回路、 42…係数発生器、 50…差動マイクロホン、 52…差動増幅器、 54,56…1ビットA/D変換器、 58…デルタシグマ変調器、 60…1ビットオーディオミキサ、 61,62,63,64…加算器、 71,72,73…積分器

Claims (11)

  1. 差動対信号である第1及び第2のアナログオーディオ信号を受け入れるための1対の入力端を有する信号処理装置において、
    上記入力端の各々に接続され、上記第1及び第2のアナログオーディオ信号を1ビットのデジタル形式に変換するための1対の1ビットアナログデジタル変換器と、
    上記第1及び第2の1ビット信号を受け入れるように接続された1対の入力端を有し、上記差動対信号を合成して1つの非差動1ビット信号を形成するためのデルタシグマ変調器とを有し、
    上記デルタシグマ変調器はn次(nは1より大きいか又は等しい)のデルタシグマ変調器であり、該デルタシグマ変調器は、
    上記第1の1ビット信号を受け入れるための第1の入力端と、
    上記第2の1ビット信号を受け入れるための第2の入力端と、
    pビット信号を1ビット形式に再量子化し、再量子化された信号を該信号処理装置の出力信号とする量子化器と、
    複数の信号合成器と、を含み、
    上記複数の信号合成器は、初段信号合成器と、少なくとも1つの中間信号合成器と、最終信号合成器とで構成されて、上記第1の1ビット信号及び上記第2の1ビット信号を、第1及び第2の入力信号として、合成された出力信号を得、
    上記初段信号合成器は、
    上記第1の1ビット信号と第1の係数の積と、上記第2の1ビット信号と第2の係数の積と、上記出力信号を第3の係数の積とを加算し、その加算信号を積分して積分値を得、
    上記中間信号合成器は、
    上記第1の1ビット信号と第1の係数の積と、上記第2の1ビット信号と第2の係数の積と、上記出力信号を第3の係数の積と、先行する段の信号合成器で得た積分値とを加算し、その加算信号を積分して積分値を得、
    上記最終信号合成器は、
    上記第1の1ビット信号と第1の係数の積と、上記第2の1ビット信号と第2の係数の積と、上記出力信号を第3の係数の積と、先行する段の信号合成器で得た積分値とを加算し、その加算信号を上記量子化器によって再量子化して上記pビット信号を形成して、上記出力信号を得る構成とし、
    上記第1及び第2の係数は、上記入力信号として得られたオーディオ信号のZ変換伝達関数のゼロを規定し、上記第3の係数は、上記入力信号として得られたオーディオ信号の伝達関数のポールを規定すると共にオーディオ帯域のノイズを軽減するように選んだことを特徴とする信号処理装置。
  2. 更に上記第1及び第2のアナログオーディオ信号を上記デルタシグマ変調器の各入力端に接続するアナログ差動増幅器を含むことを特徴とする請求項1記載の信号処理装置。
  3. 更に上記第1及び第2のアナログアナログオーディオ信号を生成するための差動信号源を含むことを特徴とする請求項1又は2記載の信号処理装置。
  4. 上記信号源はマイクロホンであることを特徴とする請求項3記載の信号処理装置。
  5. 上記第1の係数と第2の係数は大きさが等しいことを特徴とする請求項5記載の信号処理装置。
  6. 上記第3の係数はノイズ整形を提供するように選択されることを特徴とする請求項4又は5記載の信号処理装置。
  7. 上記第1及び第2の係数は可変であることを特徴とする請求項4、5又は6記載の信号処理装置。
  8. 更に上記可変係数を発生するための手段を含むことを特徴とする請求項7記載の信号処理装置。
  9. 上記第1及び第2の係数は固定値であることを特徴とする請求項4、5又は6記載の信号処理装置。
  10. 上記合成手段は参照テーブルを含むことを特徴とする請求項9記載の信号処理装置。
  11. 先行する請求項のいずれか1項記載の信号処理装置を含む音声信号処理装置。
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