JP4058174B2

JP4058174B2 - 信号処理装置

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Publication number: JP4058174B2
Application number: JP29228998A
Authority: JP
Inventors: チャールズイースティピーター; ダミーンソープピーター; スレイトクリストファ
Original assignee: Sony United Kingdom Ltd
Current assignee: Sony Europe BV United Kingdom Branch
Priority date: 1997-10-24
Filing date: 1998-10-14
Publication date: 2008-03-05
Anticipated expiration: 2018-10-14
Also published as: JPH11215000A; GB9722529D0; US6593866B1; KR19990037357A; GB2330709A; KR100620764B1; GB2330709B

Description

【０００１】
【発明の属する技術分野】
本発明は、１ビット信号処理装置に関する。
【０００２】
【従来の技術】
従来、デルタシグマ変調器（ＤＳＭ）によって１ビット信号を処理することが提案されている。この１ビット信号は音声信号であってよく、本発明は以下に音声信号を例として参照して説明される。
【０００３】
本発明の背景技術が、ここでは、例えば、添付図面の図１、図２及び図３を参照して説明される。図１は既知のデルタシグマ変調器のブロック線図であり、図２はｎ次のフィルタ部として構成された以前に提案されたデルタシグマ変調器のブロック線図であり、図３はノイズ整形の特性を示す。
【０００４】
アナログ信号を少なくともナイキスト率にてサンプリングし、ｍビット数によってそのサンプルの振幅をコード化することによって、アナログ信号をデジタル形式に変換することが知られている。こうして、もしｍ＝８なら、サンプルは正確な８ビットに量子化されると言うことができる。一般に、ｍは１に等しいか又はそれより大きい如何なるビット数であってよい。
【０００５】
只１ビットに量子化するために、“シグマデルタＡＤＣ”又は“デルタシグマＡＤＣ”として知られているアナログデジタル変換器（ＡＤＣ）を提供することが知られている。ここでは、“デルタシグマ”という用語を使用する。このようなＡＤＣは、例えば、１９９３年にテキサス・インスツルメント社より出版されたクレイグ・マーベン及びギリアン・エウエース著による「デジタル信号処理への簡単なアプローチ」（ＩＳＢＮ０−９０４．０４７−００−８）に記載されている。
【０００６】
図１を参照してそのようなＡＤＣの例を説明する。アナログ入力信号と１ビットの出力信号の積分値２（シグマ）の間の偏差１（デルタ）が１ビット量子化器３に供給される。出力信号は論理値０及び１のビットを含むが、それは、それぞれ実際値−１及び＋１を表す。積分器２は、そこに記憶された値がアナログ信号の値に従うように、１ビットの出力値を積算する。量子化器３は、１ビット生成される度に、１ビットだけ積算値を増加（＋１）又は減少（−１）する。ＡＤＣは非常に高いサンプリング率を必要とし、それによって出力ビットストリームの生成が許され、その積算値がアナログ信号に従う。
【０００７】
以下の説明及び特許請求の範囲にて使用されている用語“１ビット”信号は、デルタシグマＡＤＣによって生成されるような正確な１デジタルビットに量子化された信号を意味する。
【０００８】
１ビット信号を直接処理するためにｎ次のフィルタ部として構成されたデルタシグマ変調器（ＤＳＭ）は、１９９３年１０月７日から１０日まで米国ニューヨーク市にて開催された第９５回ＡＥＳ会議にて“音声信号の１ビットデジタル処理”−信号処理：の題名にて提出された論文において、英国（ＹＯ１５ＤＤ）ヨーク市ヘスリングトンのヨーク大学電子工学部門、オーディオ研究グループのエヌ・エム・カセイ及びジェームズ・エイ・エス・アンガスによって提案された。図２はそのようなＤＳＭフィルタ部の３次（ｎ＝３）バージョンを示す。
【０００９】
図２を参照して説明すると、ＤＳＭは１ビット音声信号のための入力端４と処理された１ビット信号が生成される出力端５とを有する。１ビット信号のビットは図示されていない周知のクロック装置によってＤＳＭを経由してクロックされる。出力１ビット信号は１ビット量子化器Ｑによって生成され、この量子化器は例えば、閾値０を有する比較器である。ＤＳＭは３段を有し、各段は、入力端４に接続された第１の１ビット乗算器ａ１、ａ２、ａ３、出力端５に接続された第２の１ビット乗算器ｃ１、ｃ２、ｃ３、加算器６１、６２、６３及び積分器７１、７２、７３を含む。
【００１０】
これらの１ビット乗算器は、受け入れた１ビット信号にｐビット係数Ａ１、Ａ２、Ａ３、Ｃ１、Ｃ２、Ｃ３を乗算し、ｐビットの積を生成し、それは加算器６１、６２、６３によって加算され、合計値は積分器７１、７２、７３に送られる。中間段では、加算器６２、６３は、先行段の積分器の出力を合計する。最終段は、入力端に接続され入力信号にｐビットの係数Ａ４を乗算する他の１ビット乗算器ａ４と、この積に先行段の積分器７３の出力を加算する加算器６４とを含む。合計値は量子化器Ｑに送られる。
【００１１】
ＤＳＭ内では、正及び負のｐビット数を表示するために２つの算術補数が使用される。量子化器Ｑへの入力が正なら、出力端にて＋１（論理１）として量子化されてよく、又は量子化器Ｑへの入力が負なら、出力端にて−１（論理０）として量子化されてよい。
【００１２】
カセイ及びアンガスによって考察されたように、「ある１ビットプロセッサは１ビット出力を生成し、それはノイズによって受け入れ難いレベルまで不明瞭化された音声信号を含み、量子化ノイズが適切に整形されることは不可避である」。音声信号を不明瞭化するノイズは量子化器Ｑによって生成される量子化ノイズである。
【００１３】
量子化器Ｑは、音声信号を受け入れる第１の入力端と、音声信号とは実質的に非相関なランダムビットストリーム（量子化ノイズ）を受け入れる第２の入力端とを有する加算器として設計されてよい。これを基礎として設計されているため、入力端４にて受け入れられた音声信号は乗算器ａ１、ａ２、ａ３、ａ４によって出力端５にフィードフォワードされ、乗算器ｃ１、ｃ２、ｃ３によって出力端５よりフィードバックされる。フィードフォワード路の係数Ａ１〜Ａ４は音声信号のＺ変換伝達関数のゼロを規定し、フィードバック路の係数Ｃ１〜Ｃ３は音声信号の伝達関数の極を規定する。
【００１４】
ノイズ信号は乗算器ｃ１〜ｃ３によって量子化器よりフィードバックされ、それによって係数Ｃ１〜Ｃ３はノイズ信号の伝達関数の極を規定する。ノイズ信号の伝達関数は入力信号の伝達関数と同一ではない。
【００１５】
係数Ａ１〜Ａ４及びＣ１〜Ｃ３は他の所望の特性の中で回路の安定性を提供するように選択される。
【００１６】
係数Ｃ１〜Ｃ３は、例えば、図３の実線３１によって示されているように、音声帯域における量子化ノイズを最小化するためにノイズ整形を提供するように選択される。
【００１７】
係数Ａ１〜Ａ４及びＣ１〜Ｃ３は、また、所望の音声信号処理特性のために選択される。
【００１８】
係数Ａ１〜Ａ４及びＣ１〜Ｃ３は、
ａ）所望のフィルタ特性のＺ変換Ｈ（ｚ）、例えば、ノイズ整形関数を見つけること、
ｂ）Ｈ（ｚ）を係数に変換すること、
によって選択されてよい。
【００１９】
これは次の論文“５次シグマ・デルタＡ／Ｄ変換器の理論と実際、ジャーナル・オブ・オーディオ・エンジニアリング・ソサイティー、３９巻、ＮＯ．７／８、１９９１年７月／８月、アール・ダブリュー・アダムス他”に記載された方法によって実行されてよく、また、当業者の知識を使用し、上述のカセイ及びアンガスの論文にに記載された方法によって実行されてよい。
【００２０】
係数の計算方法の例の概略を以下に説明する。これは５次のＤＳＭの解析手法及び所望のフィルタ特性の係数の計算手法の概略である。
【００２１】
図７に示す５次のＤＳＭは、係数ａ〜ｆ及びＡ〜Ｅ、加算器６及び積分器７を有する。積分器７は各々、単位遅延を提供する。積分器の出力には、左から右に、符号ｓ〜ｗが付されている。ＤＳＭへの入力は信号ｘ［ｎ］である。ここで［ｎ］はクロックされたサンプル列中のあるサンプルを示す。量子化器Ｑへの入力はｙ［ｎ］と表され、これはＤＳＭの出力信号でもある。解析は、量子化器Ｑは処理された信号へランダムノイズを加算する単なる加算器であると仮定した演算モデルに基づいている。従って、量子化器はこの解析では無視されている。
【００２２】
信号ｙ［ｎ］＝ｆｘ［ｎ］＋ｗ［ｎ］、即ち、サンプル［ｎ］における出力信号ｙ［ｎ］は、係数ｆが乗算された入力信号ｘ［ｎ］と先行の積分器７の出力ｗ［ｎ］の和である。
【００２３】
同様な原理を各積分器７の出力信号に適用すると、次の数１の式が得られる。
【００２４】
【数１】
ｙ［ｎ］＝ｆｘ［ｎ］＋ｗ［ｎ］
ｗ［ｎ］＝ｗ［ｎ−１］＋ｅｘ［ｎ−１］＋Ｅｙ［ｎ−１］＋ｖ［ｎ−１］
ｖ［ｎ］＝ｖ［ｎ−１］＋ｄｘ［ｎ−１］＋Ｄｙ［ｎ−１］＋ｕ［ｎ−１］
ｕ［ｎ］＝ｕ［ｎ−１］＋ｃｘ［ｎ−１］＋Ｃｙ［ｎ−１］＋ｔ［ｎ−１］
ｔ［ｎ］＝ｔ［ｎ−１］＋ｂｘ［ｎ−１］＋Ｂｙ［ｎ−１］＋ｓ［ｎ−１］
ｓ［ｎ］＝ｓ［ｎ−１］＋ａｘ［ｎ−１］＋Ａｙ［ｎ−１］
【００２５】
これらの式は当業者に周知のｚ変換式に変換され、次の式を得る。
【００２６】
【数２】
Ｙ（ｚ）＝ｆＸ（ｚ）＋Ｗ（ｚ）
Ｗ（ｚ)(１−ｚ^-1）＝ｚ^-1（ｅＸ（ｚ）＋ＥＹ（ｚ）＋Ｖ（ｚ））
Ｖ（ｚ)(１−ｚ^-1）＝ｚ^-1（ｄＸ（ｚ）＋ＤＹ（ｚ）＋Ｕ（ｚ））
Ｕ（ｚ)(１−ｚ^-1）＝ｚ^-1（ｃＸ（ｚ）＋ＣＹ（ｚ）＋Ｔ（ｚ））
Ｔ（ｚ)(１−ｚ^-1）＝ｚ^-1（ｂＸ（ｚ）＋ＢＹ（ｚ）＋Ｓ（ｚ））
Ｓ（ｚ)(１−ｚ^-1）＝ｚ^-1（ａＸ（ｚ）＋ＡＹ（ｚ））
【００２７】
ｚ変換式を解くことによって、Ｘ（ｚ）の単関数としてＹ（ｚ）が導かれる。
【００２８】
【数３】

【００２９】
これは、次のような数４の式の右辺に示されるように再表現されてよい。ＤＳＭの所望の伝達関数は、次の式の左辺によって与えられる直列形式Ｙ（ｚ）／Ｘ（ｚ）に表現され、数４の式の右辺と等しいとされる。
【００３０】
【数４】

【００３１】
数４の式を解くことによって、以下のように、係数α₀〜α₅より係数ｆ〜ａが導かれ、係数β₀〜β₅より係数Ｅ〜Ａが導かれる。尚、係数α_n及びβ_nは所望の伝達関数を提供するために既知の方法にて選択されることに留意されたい。
【００３２】
ｆは分子の唯一のｚ⁰項である。従って、ｆ＝α₀である。次に、項α₀（１−ｚ^-1）⁵が、左辺の分子から引き算される。それによって次の式が得られる。これは再計算される。
【００３３】
【数５】
α₀＋α₁ｚ^-1・・・＋・・・α₅ｚ^-5−α₀（１−ｚ^-1）⁵
【００３４】
同様に、項ｆ（１−ｚ^-1）⁵が、右辺の分子から引き算される。ｅは唯一のｚ^-1項であり、計算によって得られた左辺の分子の対応するα₁と等しいと置かれることができる。この演算処理は、分子の全ての項に対して繰り返される。この演算処理は、分母の全ての項に対して繰り返される。
【００３５】
【発明が解決しようとする課題】
上述のように様々な論文では、ｎ次のフィルタ部だけが考察されている。
【００３６】
高品質のオーディオ記録のために、通常、差動出力又はダブルエンド出力を有するマイクロホンが使用されていた。ＤＳＭを含む１ビット信号処理装置の提案例では、非差動信号又はシングルエンド信号が必要である。差動信号を非差動信号に変換する１つの提案例では、アナログ加算器を使用してマイクロホンによって出力されたアナログ差動信号を加算し、得られた非差動信号を１ビットデジタル形式に変換する。
【００３７】
【課題を解決するための手段】
本発明によると、差動対の信号である第１及び第２の信号を受け入れるための１対の入力端を有する信号処理装置は、上記各入力端に接続され第１及び第２の信号を１ビットのデジタル形式に変換する１対の１ビットアナログデジタル変換器と、上記第１及び第２の１ビット信号をそれぞれ受け入れるように接続された１対の入力端を有し上記差動対信号を合成して非差動１ビット信号を形成するためのデルタシグマ変調器と、を有する。
【００３８】
本発明の好ましい例によると、１対の入力信号は差動マイクロホンのような音声信号源によって生成される。マイクロホンの２つの差動アナログ出力信号を対応する１ビット信号に変換し、ＤＳＭ内の２つの１ビット信号を合成することによって、信号対ノイズ比が（上述の従来の提案例と比較して）改善される。この改善が生ずる理由は、差動アナログ信号のノイズとアナログデジタル変換器にて生ずる量子化ノイズの両者は非相関的であり、両方の形式のノイズがＤＳＭ合成器における信号と比較して減少される。
【００３９】
本発明の好ましい例では、上記デルタシグマ変調器はｎ次（ｎは１より大きいか又は等しい）のデルタシグマ変調器を含み、このデルタシグマ変調器は、上記第１の１ビット信号を受け入れるための第１の入力端と、上記第２の１ビット信号を受け入れるための第２の入力端と、ｐビット信号を１ビット形式に再量子化し再量子化された信号を該信号処理装置の出力信号とする量子化器と、複数の信号合成器と、を含み、該複数の信号合成器は、上記第１の信号と第１の係数の積と、上記第２の信号と第２の係数の積と、上記出力信号と第３の係数の積とを加算し、その加算信号の積分値を形成する初段合成器と、上記第１の信号と第１の係数の積と、上記第２の信号と第２の係数の積と、上記出力信号と第３の係数の積と、先行する段の積分値とを加算し、その加算信号の積分値を形成する少なくとも１つの中間合成器と、上記第１の信号と第１の係数の積と、上記第２の信号と第２の係数の積と、先行する段の積分値とを加算し、その加算信号を上記量子化器によって再量子化される上記ｐビット信号を形成する最終合成器と、を含む。
【００４０】
こうして、ＤＳＭによって第１及び第２の信号が合成される。合成器の係数の乗算は、１ビット信号に基づいてなされ、従って、係数の乗算は１ビット乗算として実行されるから、非経済的なｐビット乗算器の必要性を回避することができる。
【００４１】
更に、ＤＳＭはノイズ整形を提供する。
【００４２】
第１及び第２の信号に適用される第１及び第２の係数は固定値であってよい。この場合、ＤＳＭは、これらの係数によって規定される固定比率にて第１及び第２の信号を増加させる加算器として機能する。
【００４３】
第１及び第２の信号に適用される第１及び第２の係数は可変であってよい。この場合、ＤＳＭは、ミキサ及び／又はフェーダとして機能する。
【００４４】
第１及び第２の係数は、入力信号の伝達関数のゼロを規定し、また、それは固定値であっても可変であってもよいが、第３の係数は入力信号の伝達関数の極を規定し、それは固定値である。
【００４５】
本発明をより良く理解するために、本発明の例として添付の図面の図４から図６を参照して説明する。
【００４６】
【発明の実施の形態】
図４を参照して説明する。音声信号処理装置は、差動対のアナログ信号を生成する差動マイクロホン５０を含み、この差動対のアナログ信号は、この例では固定値の利得を有する差動増幅器５２によって増幅される。増幅されたアナログ差動信号は、各１ビットのアナログデジタル変換器５４、５６にて１ビット形式に変換され、１ビットの差動信号Ｘ、Ｙが生成される。２つの１ビット信号は制御可能な利得を有するデルタシグマ変調器５８にて合成され、非差動１ビット信号が生成され、これは例えば、１ビットオーディオミキサ６０にて使用される。
【００４７】
図５を参照して説明する。信号合成器はｎ次のデルタシグマ変調器（ＤＳＭ）を含み、ここでｎは２又はそれより大きい。この例は３次（ｎ＝３）のＤＳＭであるが、ｎは３より大きくてもよい。
【００４８】
ＤＳＭの次数は積分器部の数によって規定される。図５のＤＳＭは、第１部、ｎ−１中間部、及び最終部を含む。第１部は、３つの入力端を有する加算器６１、ＤＳＭの第１の入力端Ｙに接続された第１の係数乗算器ａ１、ＤＳＭの第２の入力端Ｘに接続された第２の係数乗算器ｂ１、ＤＳＭの出力端に接続された第３の係数乗算器ｃ１、及び積分器７１を含む。乗算器ａ１、ｂ１、ｃ１は１ビット乗算器であり、受け入れられた１ビット信号にそれぞれｐビットの係数Ａ１、Ｂ１、Ｃ１を乗算する。各中間積分器部は、４つの入力端を有する加算器６２、６３、積分器７２、７３、ＤＳＭの第１の入力端に接続され第１の１ビット信号に係数Ａ２、Ａ３を乗算するための第１の係数乗算器ａ２、ａ３、ＤＳＭの第２の入力端に接続され第２の１ビット信号に係数Ｂ２、Ｂ３を乗算するための第２の係数乗算器ｂ２、ｂ３、及びＤＳＭの出力端に接続されＤＳＭの１ビットの出力信号に第３の係数Ｃ２、Ｃ３を乗算するための第３の係数乗算器ｃ２、ｃ３を含む。加算器６２、６３は乗算器ａ２、ａ３、ｂ２、ｂ３、ｃ２、ｃ３の出力に先行段の積分器の出力を加算する。
【００４９】
ＤＳＭの最終段は、３つの入力端を有する加算器６４、第１の入力信号に第１の係数Ａ４を乗算する第１の係数乗算器ａ４、及び第２の入力信号に第２の係数Ｂ４を乗算する第２の係数乗算器ｂ４を含む。加算器６４は、乗算器ａ４、ｂ４の出力信号に先行段の積分器７３の出力信号を加算する。加算器６４は、量子化器Ｑに接続された出力端を有する。
【００５０】
乗算器ａ１〜ａ４、ｂ１〜ｂ４、及びｃ１〜ｃ３は全て１ビット乗算器であり、これらの乗算器は、付与された１ビット信号の各ビットにｐビット係数を乗算し、ｐビットの被乗算を生成する。
【００５１】
加算器６１〜６４及び積分器７１〜７３は、ｐビット信号に基づいて演算する。
【００５２】
ｐビット信号は２つの補数形式、例えば、正と負の数によって表現される。
【００５３】
量子化器Ｑは、閾値レベルがゼロである比較器である。量子化器に負の入力信号が付与されると−１（論理０）としてコード化され、正の入力信号が付与されると＋１（論理１）としてコード化され、出力端５に１ビットの出力信号が生成される。
【００５４】
クロック回路４１によってローカルクロックが提供される。クロック回路４１は既知の方法にてＤＳＭのクロッキングを制御する。
【００５５】
係数Ａ１〜Ａ４、Ｂ１〜Ｂ４及びＣ１〜Ｃ３は、上述の論文に記載された方法を使用して選択され、次の機能を提供する。
【００５６】
ａ）回路の安定性
ｂ）ノイズ整形
【００５７】
係数Ｃ１〜Ｃ３はノイズ整形を提供するような固定値を有する。係数Ａ１〜Ａ４及びＢ１〜Ｂ４は入力信号の伝達関数のゼロを規定し、従って、信号に付与される利得を制御する。
【００５８】
本発明の１例によると、係数Ａ１〜Ａ４及びＢ１〜Ｂ４はこれらの係数によって規定される固定比率にて第１及び第２の信号を合算するために選択される。係数Ａ１〜Ａ４は、対応する係数Ｂ１〜Ｂ４に大きさが等しい。本発明の実際の例では、信号Ｘ、Ｙの一方は、それが信号源５０にて生成されたとき、他方に対して反転される。こうして、加算が引き算Ｘ−（−Ｙ）＝Ｘ＋Ｙとして実行される。この場合Ｂ＝−Ａである。
【００５９】
本発明の他の好ましい例によると、係数Ａ１〜Ａ４及びＢ１〜Ｂ４は可変であり、従って、第１及び第２の信号によって利得制御が提供されることが許される。可変係数Ａ１〜Ａ４及びＢ１〜Ｂ４は係数発生器４２によって生成される。係数発生器４２は係数のセットを記憶する係数記憶装置であってよく、この係数セットは制御信号ＣＳに応答する可変アドレス装置によってアドレスされる。
【００６０】
しかしながら、係数発生器４２は制御信号に応答して係数を発生するマイクロコンピュータであってよい。
【００６１】
係数Ａ１〜Ａ４、Ｂ１〜Ｂ４及びＣ１〜Ｃ３が固定値である場合、ＤＳＭの各段における係数乗算器Ａ１、Ｂ１、Ｃ１及び加算器６１の合成は、ＲＯＭに記憶された参照テーブルによって実行されてよい。各係数Ａ１、Ｂ１、Ｃ１に１ビット信号を乗算する場合、只２つの結果、＋Ａ１、−Ａ１、＋Ｂ１、−Ｂ１、＋Ｃ１、−Ｃ１が存在する。これらの結果の様々な加算的合成がＲＯＭに記憶され、次に、これは１ビット信号によって単にアドレスされる。
【００６２】
説明を完了するために、図６に積分器７１、７２、７３の例を示す。積分器は、加算器６００と１ビット遅延要素６１０を含む。遅延要素６１０の出力信号は加算器にフィードバックされ、そこで積分器の演算結果を累積する。各段の加算器６１、６２、６３は加算器６００として使用されてよい。
【００６３】
以上、本発明の実施の形態について詳細に説明してきたが、本発明は上述の例に限ることなく本発明の要旨を逸脱することなく他の種々の構成が採り得ることは当業者にとって容易に理解されよう。
【００６４】
【発明の効果】
本発明によると、マイクロホンの２つの差動アナログ出力信号を対応する１ビット信号に変換し、ＤＳＭ内の２つの１ビット信号を合成することによって、信号対ノイズ比が（上述の従来の提案例と比較して）改善される利点がある。
【００６５】
本発明によると、ＤＳＭによって第１及び第２の信号が合成される。合成器の係数の乗算は、１ビット信号に基づいてなされ、従って、係数の乗算は１ビット乗算として実行されるから、非経済的なｐビット乗算器の必要性を回避することができる利点がある。
【図面の簡単な説明】
【図１】既知のデルタシグマ変調器のブロック図である。
【図２】ｎ次（ｎ＝３）のフィルタ部として構成された従来のデルタシグマ変調器の提案例のブロック図である。
【図３】ノイズ整形特性を示す図である。
【図４】本発明の音声信号処理装置の例の概略を示すブロック図である。
【図５】本発明による信号合成器の好ましい例の概略を示すブロック図である。
【図６】図４の合成器の積分器の例の概略を示す図である。
【図７】５次のＤＳＭの概略を示す図である。
【符号の説明】
１…偏差、２…積分値、積分器、３…量子化器、４…入力端、５…出力端、６…加算器、７…積分器、４１…クロック回路、４２…係数発生器、５０…差動マイクロホン、５２…差動増幅器、５４，５６…１ビットＡ／Ｄ変換器、５８…デルタシグマ変調器、６０…１ビットオーディオミキサ、６１，６２，６３，６４…加算器、７１，７２，７３…積分器

Claims

差動対信号である第１及び第２のアナログオーディオ信号を受け入れるための１対の入力端を有する信号処理装置において、
上記入力端の各々に接続され、上記第１及び第２のアナログオーディオ信号を１ビットのデジタル形式に変換するための１対の１ビットアナログデジタル変換器と、
上記第１及び第２の１ビット信号を受け入れるように接続された１対の入力端を有し、上記差動対信号を合成して１つの非差動１ビット信号を形成するためのデルタシグマ変調器とを有し、
上記デルタシグマ変調器はｎ次（ｎは１より大きいか又は等しい）のデルタシグマ変調器であり、該デルタシグマ変調器は、
上記第１の１ビット信号を受け入れるための第１の入力端と、
上記第２の１ビット信号を受け入れるための第２の入力端と、
ｐビット信号を１ビット形式に再量子化し、再量子化された信号を該信号処理装置の出力信号とする量子化器と、
複数の信号合成器と、を含み、
上記複数の信号合成器は、初段信号合成器と、少なくとも１つの中間信号合成器と、最終信号合成器とで構成されて、上記第１の１ビット信号及び上記第２の１ビット信号を、第１及び第２の入力信号として、合成された出力信号を得、
上記初段信号合成器は、
上記第１の１ビット信号と第１の係数の積と、上記第２の１ビット信号と第２の係数の積と、上記出力信号を第３の係数の積とを加算し、その加算信号を積分して積分値を得、
上記中間信号合成器は、
上記第１の１ビット信号と第１の係数の積と、上記第２の１ビット信号と第２の係数の積と、上記出力信号を第３の係数の積と、先行する段の信号合成器で得た積分値とを加算し、その加算信号を積分して積分値を得、
上記最終信号合成器は、
上記第１の１ビット信号と第１の係数の積と、上記第２の１ビット信号と第２の係数の積と、上記出力信号を第３の係数の積と、先行する段の信号合成器で得た積分値とを加算し、その加算信号を上記量子化器によって再量子化して上記ｐビット信号を形成して、上記出力信号を得る構成とし、
上記第１及び第２の係数は、上記入力信号として得られたオーディオ信号のＺ変換伝達関数のゼロを規定し、上記第３の係数は、上記入力信号として得られたオーディオ信号の伝達関数のポールを規定すると共にオーディオ帯域のノイズを軽減するように選んだことを特徴とする信号処理装置。
更に上記第１及び第２のアナログオーディオ信号を上記デルタシグマ変調器の各入力端に接続するアナログ差動増幅器を含むことを特徴とする請求項１記載の信号処理装置。
更に上記第１及び第２のアナログアナログオーディオ信号を生成するための差動信号源を含むことを特徴とする請求項１又は２記載の信号処理装置。
上記信号源はマイクロホンであることを特徴とする請求項３記載の信号処理装置。
上記第１の係数と第２の係数は大きさが等しいことを特徴とする請求項５記載の信号処理装置。
上記第３の係数はノイズ整形を提供するように選択されることを特徴とする請求項４又は５記載の信号処理装置。
上記第１及び第２の係数は可変であることを特徴とする請求項４、５又は６記載の信号処理装置。
更に上記可変係数を発生するための手段を含むことを特徴とする請求項７記載の信号処理装置。
上記第１及び第２の係数は固定値であることを特徴とする請求項４、５又は６記載の信号処理装置。
上記合成手段は参照テーブルを含むことを特徴とする請求項９記載の信号処理装置。
先行する請求項のいずれか１項記載の信号処理装置を含む音声信号処理装置。