JP2006521712A - ビット・バイナリ・レート・マルチプライヤで構成されるバイカッド型フィルタ回路 - Google Patents

Abstract

【課題】ＦＩＲフィルタのそれと同等の正確さを有し、しかし広いビット幅を必要としないフィルタに対する要望がある。
【解決手段】バイナリ・レート・マルチプライヤ（ＢＲＭｓ）として動作するシグマ・デルタ装置（１０８、１１０、１１８）で構成されるバイカッド型フィルタ回路（１００）に関する。従来のバイカッド型フィルタ回路と異なり、本発明は、シングル・ビットＢＲＭで構成されるバイカッド型フィルタを提供する。別の実施例において、本発明は、更に、マルチ・ビットＢＲＭｓで構成されるバイカッド型フィルタを提供する。

Description

この申請書は、２００３年３月２８日付けで米国特許庁に申請された特許申請書、申請番号６０／４５８，９０１の便益を請求するものである。

本発明は、一般的にディジタル信号処理用のフィルタ回路構成に関し、特にバイカッド型構成におけるバイナリ・レート・マルチプライヤ（ＢＲＭ）フィルタに関する。

従来、アナログ・ディジタル変換器（ＡＤＣｓ）は、広く知られており、アナログ信号をディジタル信号に変換するために構成される。シグマ・デルタ変換技術は、狭帯域入力信号の変換において、高いダイナミックレンジと柔軟性の双方を提供する低コストのＡＤＣ変換方法である。

ＡＤ変換の結果として高品質ディジタル信号を得るために、多様な技術が雑音あるいは誤差を低減するために使われる。例えば、電子フィルタは、所望の帯域において非常に低いような変換量子化誤差あるいは雑音を分配するために使われる。オーバ・サンプリングは、ナイキスト周波数（入力信号帯域の２倍）よりも更に高い周波数で入力信号をサンプリング（標本化）することにより、量子化雑音を減らす他の方法である。同様に、デシメーションは情報を損じることなく入力信号サンプリングレートを減らす。また、オン・チップ・ディジタルフィルタは、特別な応用の補助変数によって所望の帯域の外側にある信号および雑音を減衰させるために用いることが出来る。

電子フィルタは、他を排除する、つまり、ある周波数を強調しあるいは「パス」し、他を減衰させあるいは「停止」する間、信号周波数のいくらかの範囲を送信するために設計される。ディジタルフィルタは、有限あるいは無限個のゼロでない限界点を含むインパルス応答であるかどうかに依存する２個の形式を有する。有限インパルス応答（ＦＲＩ）フィルタは、線形位相、フィルタが周波数に依存しない一定の群遅延を持つことを保証する特性、に設計することが出来る。無限インパルス応答（ＩＩＲ）ディジタルフィルタは、対応する周波数応答でＦＩＲフィルタよりも更に少しの実行すべき計算しか必要としない。

しかしながら、ＩＩＲフィルタは一般的に適当な線形・位相応答を達成することが出来ず、まるめ雑音(ラウンド・オフ・ノイズ)、係数量子化誤差およびオーバフロー発信を生じさせる有限ワード（ｗｏｒｄ）長効果をより受けやすい。加えるに、ＦＩＲフィルタは、回路に負担になる更なるビット幅、実行的には５０ビット以上を必要とする。「ビット幅」は、並列に処理されなければならないビット列の幅をいい、ディジタル実行の「データ・パス幅」である。

それゆえに、ＦＩＲのそれと同等の正確さを有し、然るに広いビット幅を必要としないフィルタに対する要望が存在する。

本発明のバイカッド型フィルタ回路は、入力信号を受信するための入力と、入力信号を受信し、バイナリ・レート信号に変換するために構成される少なくとも１個のバイナリ・レート・マルチプライヤ（ＢＲＭ）と、前記バイナリ・レート信号を出力する出力とから成る。

本発明のマルチ・ビットＢＲＭは、ディジタル入力を受信するために構成される入力と、バイナリ・レート信号を出力するために構成される出力と、前記入力信号からビットの第一の部分を受信し、２個の信号を加算し、合計出力信号と桁上げ出力信号を出力するために構成される第一の加算器と、前記第一の加算器からの合計信号の受信に答えてトグル出力を出力するために構成されるフリップ・フロップ回路、そこでは、前記第一の加算器は、更に、前記入力信号の前記第一の部分で前記トグル出力を加算するように構成されると、前記桁上げ出力信号を前記第一の加算器から前記入力信号の第二の部分に加算し、前記バイナリ・レート信号を出力するために構成される第二の加算器と、から成る。

本発明の実施の形態による回路構成は、従来のフィルタと異なり、非常に少ないビット幅で、従来のＦＩＲフィルタのそれと同等の正確さを提供する。

本発明により構成される回路は、クロックレートのわずかな部分としての時定数上で実行される物理的に小さいが高品位のフィルタを用いる単純で簡単な方法を提供する。

本発明は、更にマルチ・ビットＢＲＭとしてＢＲＭへの拡張を提供する。

本発明は、バイナリ・レート・マルチプライヤ（ＢＲＭｓ）として動作するシグマ・デルタ装置１０８、１１８、１１０、１２０で構成する図１のバイカッド型フィルタ回路１００を示す。バイカッド型回路は、その伝達関数が周波数変数の２次の分数多項式である能動フィルタである。従来のバイカッド型フィルタ回路と異なり、本発明はシングル・ビットＢＲＭで構成されるバイカッド型フィルタを提供する。他の実施例では、本発明は、更にマルチ・ビットＢＲＭｓで構成されるバイカッド型フィルタを提供する。

従来のフィルタ回路と異なり、本発明による実施例の回路構成は、非常に少ないビット幅で、従来のＦＩＲフィルタのそれと同等の正確さを提供する。全ての回路、信号処理技術がＢＲＭの出力状態の連続として入力信号を表現するために用いられる。従来の回路では、入力は、表現が時間の瞬間にあるディジタルあるいはアナログ信号を表す。対照的に、本発明により構成される回路は、期間の平均値を取る。

実際的には、本発明により構成される回路は、殆どの応用においてうまく動作するために２４ビットあるいは３２ビットデータ・パス幅しか必要としない。本発明により構成される回路は、クロックレートのわずかな部分としての時定数上で実行される物理的に小さいが高品位のフィルタを用いる単純で簡単な方法を提供する。

以下に記述されるように、例はオーデイオ信号処理に関連する。１個のみの本発明の利用の説明ではあるが、本発明は、より大きな適用性を持っていることはわかるである。発明は、前記特許請求範囲に規定される本発明の精神と範囲を逸脱しない範囲で、音響信号処理、画像信号処理および多次元信号処理を含む、しかしそれに限定はしない、全ての形式のディジタル信号処理技術に適用可能であることは、当分野の技術によりわかるであろう。

ＢＲＭは、２個の入力を受ける装置である、１つは、変調すべき周波数あるいはレート入力であり、もう一方は、入力レートに適用する乗数因子を示すデータワード(data word)である。例えば、レート入力は１ＭＨｚでの信号であり、因子入力は、８ビット・バス上で表現される１００のような数字である、それゆえ、因子は１００／２５６を表す。ＢＲＭの動作は、｛１ＭＨｚ×１００／２５６｝あるいは約３９０ＫＨｚの出力周波数をもたらす。そのようなバイナリ・レート掛け算装置は広く知られている。

しかしながら、本発明は、更にマルチ・ビットＢＲＭとしてＢＲＭへの拡張を提供する。共通形式のシングル・ビットＢＲＭを、図２および図３に関連して以下に記述される１次のモジュロ演算（余りの算数）シグマ・デルタ変調器として構築することが出来る。１次のシグマ・デルタ変調器は図２に示され、そのようなものがＢＲＭとして動作をする。

さて、図２を参照して、ＢＲＭあるいは前に記述したような等価の１次のモジュロ演算シグマ・デルタ変調器を説明する。ＢＲＭは、入力信号を受信するための入力２０２とバイナリ・レート信号を出力するための出力２０４を含む。入力信号はディジタル加算器２０６に送信される。加算器は、クロック２１０に接続されるフリップ・フロップ２０８に接続される。加算器は出力信号をフリップ・プロップＤ入力２１２に送信する。クロックは所定の周波数のクロックパルスを、フリップ・フロップのＱ出力バス２１４を切り替えるために送信する。そして加算器は、入力信号をフリップ・フロップのＱ出力バス２１４から受信した信号に加算し、フリップ・プロップのＤ入力２１２に戻す合計信号と出力２０４への桁上げ信号２１６を出力する。

図３を参照して、フローチャートは、モジュロ演算シグマ・デルタ変調器として実行されるシングル・ビットＢＲＭの機能の説明を示す。プロセス３００は、ステップ３０２で始まる。加算器２０６（図２）の出力Ｓは、ステップ３０４で初期状態、Ｓ←Ｓ_０ に設定される。それから、ステップ３０６はクロックエッジが存在するかどうかを尋ね、そこでクロックエッジが加算機能を始動させる。もし無ければ、ステップ３０６で待ち続ける。一度クロックエッジが存在すれば、ステップ３０８で、入力信号は、フリップ・フロップ２１０から得られる、加算器２０６の出力Ｓに加算される。ステップ３１０では、加算器２０６がオーバフローしたかどうかの質問がある。もしそれがオーバフローであれば、ステップ３１２で、出力桁上げビットが設定され、出力桁上げ信号が出力２０４に送信される。そして、もし加算器がオーバフローでなければ、ステップ３１４で、桁上げビットはクリアされ、出力桁上げ信号は出力２０４に送信されない。どちらの場合でも、プロセスはステップ３０６に戻り、加算器が機能を再開する前の次のクロックエッジを待ち受ける。

動作において、もし加算器へのバス幅が８ビットであるならば、そのとき、入力Ｎ＝１２８（２^７）は交互のビット列（０，１，０，１・・・）に桁上げ出力を生じさせる。それゆえ、出力の密度は、５０％である。Ｎが２５６に近づいた時、密度は１００％に向かう。Ｎがゼロに近づく時、密度はゼロに向かう。それゆえに、ＢＲＭは、クロック周波数および入力信号周波数に比例するレート、あるいはｆ＝（Ｎ／２５６）ｆ_clkで出力する。それゆえ、ＢＲＭの入力は出力で論理・０値および論理・１値の密度を作り出す。ＢＲＭは、時間にわたってＢＲＭの連続する状態の形式の信号を表すシングル・ビット信号を発生する。

図２を再度参照して、ＢＲＭの動作を更に記述する。入力２１２と出力２１４を有するレジスターは加算器２０６と取引関係にある。各クロックサイクルで、レジスターは、バス２１４で、バス２１２のコンテンッを提示する。バス２１２は、フリップ・フロップＱ出力２１４から入力信号と出力信号の合計を発生する加算器出力に接続される。この出力は、バス２１４と入力信号２０２の合計である値を前提にする。もしこの加算プロセスにおいてオーバフローが生じれば、桁上げビットは桁上げ出力２１６を介して出力２０４に送信される。

実際的回路の動作の説明の目的に対しては、バス幅、２１４、２１２および２０２は全て８ビットであることを前提に出来る。まず、レジスターは最初に０を含み、そして入力バス２０２は数字１２８を含む。ゆえに、２１４と（レジスター出力）と２０２レジスター入力を加算しているので、フリップ・フロップ２１２は、また数字１２８を有する。１２８と０の合計が８ビットワードにおいてオーバフローしないので、桁上げ出力２０４は、この時点で、設定されない（それは０である）。次のクロックで、バス２１４は、バス２１２の値と仮定する、だから、２１２は、現時点で、クロックの前の０＋１２８ではなく１２８＋１２８を符号化（エンコード）しなければならない、だから１２８は、現時点で、２１４バスで事前設定される。然るに、２５６は８ビットワードで符号化できない。だから、桁上げ出力２１６は設定され、バス２１２は、事実、合計モジュロ２５６の余りを維持する、それゆえ、それは０を符号化する。桁上げ出力２０４が設定されるとき、それは論理・１である。次のクロック信号で、レジスター出力２１４は、バス２１２上で事前設定された値０と仮定する、それゆえ、レジスター出力２１４は最初の状態に戻らされ、桁上げ出力２０４は設定されない、それは論理０である。

クロックの引き続きのパルスは、シーケンス０１０１０・・・を発生する桁上げ出力をもたらす。ゆえに、バス２０２上の数１２８の適用により、シーケンス０１０１０１を桁上げ出力２０４で発生する。もし、入力バス２０２が数６４を符合化することになっていれば、桁上げ出力のシーケンスは、０００１０００１０００１などである。この動作を監察し、回路は、出力桁上げ信号のレートを、入力バス２０２で受信した数入力信号に比例する出力２０４へ発生する。ゆえに、装置はバイナリ・レート・マルチプライヤとして動作し、出力レートは、Ｆ_clk＊／Ｎ／２５６、ここでＦ_clk は、レジスターへの適用クロックのレートであり、Ｎは入力バス２０２上の数である。

図２に示されるこの装置は、シングル・ビット出力として発生するバイナリ・レート・マルチプライヤとして記述した。これは、動作において１次のシグマ・デルタ（ΣΔ）変調器に類似する。モジュロ演算装置として実行する１次シグマ・デルタ変調器として特徴付けることができる。モジュロ演算装置は、有限バス幅で算数操作を実行し、算数操作の期待されたオーバフローを実行されたアルゴリズムの部分として用いるひとつである。

理解への助けとして、ＢＲＭ装置がシングル・ビットを作り出すことを考える、 そこでは、生成されたシングル・ビットは、論理ハイ（高）あるいは論理ロウ（低）（あるいはそれぞれ、値・１あるいは値・０）のいずれかである。しかし、ハイあるいはロウに費やしたパーセント時間は、入力数に比例する。例えば、８ビット装置に対して、１２８は、０１０１０１をもたらし、６４は、０００１０００１などをもたらすことが観察された。デューティサイクルとして技術的に知られた、パーセント時間は、入力数に比例する。本発明により設計された回路において、出力ビットの平均値が処理すべき所望の信号である事実を利用する。しかし、その信号は１ビットのみなので、われらにとってはそれを処理しやすいし、要求される論理が小さい。この８ビットの場合、他の選択肢は、入力されたワードを処理することになる。

図１を再び参照して、バイカッド型構成フィルタ１００を説明する。本発明の１実施例によれば、フィルタ１００は、入力１０２、出力１０４およびシグマ・デルタ装置１０８と通信する帰還ループ１０６を含む。フィルタは更に、出力信号をシグマ・デルタ装置１１０から入力積分器１１４の反転入力１１２に帰還（フィードバック）する帰還ループを含む。そして、入力積分器の出力はシグマ・デルタ装置１１８に送信される。そして、信号は、シグマ・デルタ装置１２０を通じて反転入力１２２に、積分器１２４へ帰還される信号と統合される。動作において、入力信号は第一シグマ・デルタ装置１０８に供給され、そしてバイカッド型構成のシグマ・デルタ・ループ１０６内で処理され、そして最後に出力１０４で出力する。当分野の技術は、このループが２次の帰還ループであり、２個の積分器が１１４と１２４であり、全体の帰還動作がシグマ・デルタ装置１１０と装置１２０により提供される緩衝条件により実行される、ことを認めるであろう。このプロセスの更なる詳細は、他の実施例に関連して以下に記述される。

図４を参照して、バイカッド型フィルタが本発明の１実施例による図２のＢＲＭで構成されて示される。フィルタ４００は、入力４０１、基準クロック４０２、直列のシングル・ビットＢＲＭ処理ユニット４０４、４０６、４０８、４１０およびアップ／ダウン・カウンター４１２、４１４を含む。各ＢＲＭ４０４は、フリップ・フロップ・レジスター４１６およびマルチ・ビット加算器４１８を含む。

入力４０１は、シングル・ビットＢＲＭ処理ユニット４０４に接続され、そこで入力信号が、加算器４１８の入力で受信される。加算器は、加算出力をフリップ・フロップ４１６のＤ入力に出力する。フリップ・フロップは、システムクロック４０２から受信したクロック信号によってＱ出力で出力信号を出力する。フリップ・フロップの出力Ｑからの出力信号は加算器４１８の入力信号に加算される。合計が８ビットより大きいとき、シングル・ビット桁上げ出力信号が、アップ／ダウン・カウンター４１２のアップ・ポートに出力される。基準クロック信号入力４０２は、フリップ・フロップとアップ／ダウン・カウンター４０６を刻む。

アップ／ダウン・カウンター４１２は、２個の入力、「アップ」入力４２０と「ダウン」入力４２２、出力Ｑ４２８とクロック入力４２４を含む。「アップ」入力４２０と「ダウン」入力４２２は、加算器桁上げ出力４１２に接続される。基準クロック信号４０２は、クロック入力４２４でアップ／ダウン・カウンター４１２を刻む。アップ／ダウン・カウンター４１２は、次の表１に示すように、クロックのエッジで増加あるいは減少する。

Ｑ_nは与えられた入力に対してアップ／ダウン・カウンターの出力を表す。もし、出力がＱ_nであれば、出力は変わらずに留まる。もし、出力がＱ_n ＋１であれば、出力は増加する。もし、出力がＱ_n −１であれば、出力は減少されられる。そこで、例えば、もし、カウンターが、「アップ」入力４２０と「ダウン」入力４２２の両方で論理ロウ（低）を受信すれば、カウンター４０６は、Ｑ_nを出力する、つまり変わらずに留まる。もし、「アップ」入力４２０で論理ロウを、「ダウン」入力４２２で論理ハイ（高）を受信すれば、カウンターは、Ｑ_n-1を出力する、つまり、その前の値から１減らされ、今はＱ_nより１ビット少ない。もし、「アップ」入力４２０で論理ハイを、「ダウン」入力４２２で論理ロウを受信すれば、カウンターは、Ｑ_n＋1を出力する、つまり、その前の値に１加えられる。もし、「アップ」入力４２０と「ダウン」入力４２２の両方で論理ハイを受信すれば、カウンターは、Ｑ_n＋１・・・を出力する。

動作において、第一のＢＲＭ４０４は、加算器入力Ａで入力４０１から入力信号を受信する、そこで、それはフリップ・フロップ出力Ｑに加算される。合計出力は、フリップ・フロップ入力Ｄに返される、そこで、それはシステムクロック４０２によって切り替えられる。加算器とフリップ・フロップを通しての値サイクルとして、もし合計が８ビットを越えれば、桁上げ出力はカウンター４１２に送信される。

プロセスは、ＢＲＭ４０６で同様に繰り返される、そこでカウンター４１２の出力Ｑ４２８は、加算器入力Ａに送信され、フリップ・フロップ４３２出力Ｑに加算される。合計はフリップ・フロップＤに入力され、そして、サイクルは、基準クロック入力４０２からクロック信号を受信するクロック入力４３４によって続く。合計が８ビットを越えるとき、桁上げが設定され、桁上げ出力４３６を介して桁上げ信号Ｃｏをカウンター４１４のアップ入力に送る。カウンター４１４は、上述したカウンター４１２と同じ入力方法によって動作する。カウンター４１４の出力は第三のＢＲＭ４０８に入力する。第三のＢＲＭ４０８は、加算器４３８への入力として、カウンター４１４のＱ出力を受信し、入力をフリップ・フロップ４４０のＤ入力に加算する。ＢＲＭ４０８サイクルとして、合計が８ビットを越えるとき、出力桁上げＣｏ４４２は、カウンター４１４のＤｎ入力に送信される。同様に、第四のＢＲＭ４１０は、カウンター４１４の出力Ｑを受信し、それを加算器４４４のＡ入力に入力する、そしてそれをフリップ・フロップ４４６のＱ出力に加算する。Ｄ入力は、加算器４４４から合計Ｓを受信し、そこでそれは基準クロックＣＬＫによって切り替えられる、そしてＱ出力は、加算器４４４で入力Ａに加算される。合計が８ビットを越えるとき、出力４４８で、桁上げ信号Ｃｏはカウンター４１２のＤｎ入力４４２に送信される。それゆえに、図４は、図１のバイカッド型回路の実装を示し、そこでシグマ・デルタ装置はシングル・ビットＢＲＭｓである。クロック入力ライン４５０は、フリップ・フロップ４４０、４４６を刻み、システムクロックに蜜に結び付けられえる。それゆえ、入力４０１は、カウンター４１４のＱ出力である出力で、論理０および論理１の密度に対応する。回路の全てで、信号処理技術は、ＢＲＭの出力状態の連続として、入力信号を表すために使用される。

再度、図１を参照して、本発明の１実施例によるマルチ・ビット・バイナリレート・マルチプライヤで構成されるバイカッド型回路の回路図を説明する。図１のバイカッド型構成１００は、図４のバイカッド型セクションへの他の実施例である。動作において、信号Xは、入力１０２で受信される。

積分器１１４と１２４は、シグマ・デルタ装置１０８を含む期間経路によって緩衝されるループを形成する。まず、各シグマ・デルタ装置に対して、ｋ＝２^ｍ-n・f_clk を定義する、ここで、ｎは積分器のビット列の数であり、ｍはシグマ・デルタ装置の出力のビットの数である。ｋの定義を与え、そしてａが第一積分器での出力を、ｓが微分演算子を示すことにする、そのとき、
ｓ・ｙ＝ｋ３・ａ−ｋ１・ｙ ・・・・（１）式
ｓ・ａ＝ｋ２・ｘ−ｋ２・ｙ ・・・・（２）式
（２）式のａを（１）式に代入すると、
ｓ^２ｙ＋ｓ・ｋ１・ｙ＋ｋ２・ｋ３＝ｋ２・ｋ３・ｘ
結果的に、伝達関数の分母は、
ｓ^２ ＋ｓ・ｋ１ ＋ｋ２・ｋ３
２次の伝達特性のｗ、ｑ形式と比較することにより、
ｓ^２ ＋ｓ・ｗ/q ＋ｗ^２ ここで、ｑ＝ｗ/k１, ｗ＝√(ｋ２・ｋ３)
再度ｍの点で、ｗ、ｑは、
ｗ＝[(√(２^ｍ２・２^ｍ３)）/２^ｎ]・ｆ_clk
あるいは、ｗ＝２^{[(ｍ２＋ｍ３)/２]−ｎ}・ｆ_clk
ｑ＝[(√(２^ｍ２・２^ｍ３)）/２^ｍ１]・ｆ_clk
あるいは、ｑ＝２^{[(ｍ２＋ｍ３)/２]−ｍ１}・ｆ_clk
ｍ１、ｍ２、ｍ３は、制限され、ｎより小さい整数でなければならない、そこで、ｍを得、ｗ、ｑを与える方法は、正確ではないが、理想値の近傍の整数を見出さなければならない。また、Ｗは、簡便に、ｗ_ｆ＝ｗ/f_clk を定義することによって、f_clk 分の１として表現されえる。

次のサンプルＬＩＳＰコードは、ｗ_ｆのこの定義の使用を説明し、サンプル学習でｍの適切な値を見出す構成である。
(defun bi-quad-ml-m2-m3 (Wf Q N)
(let* ((wlog-term (round (* 2 (+ N (log Wf 2)))))
(m2 (floor wog-term 2))
(m3 (ceiling wog-term 2))
(m1 (ceiling (- (* 0.5 (+ m2 m3)) (log Q 2))))
(acheived-w (expt2 (- (* 0. 5 (+ m2 m3)) N)))
(acheived-q (expt2 (- (* 0.5 (+ m2 m3)) m1)))
(values ml m2 m3 acheived-w acheived-q)))
ここで、フロア(floor)は引数以下で最大の整数、シーリング(ceiling)は引数以上で最小の整数である。
ｍ２に対するフロア（floor）、ｍ３に対するシーリング（ceiling）を取ることにより、値の誤差は蓄積されない、そして（ｍ２＋ｍ３）/２は理想値をより近く近似する。達成可能なｍ１の選択肢において、学習は、シーリング関数（そのセコンドアーギュメントは１にデフォルト）の使用により結果的なポールペア（極対）のｑを減らす側で誤る。

発明の他の実施例において、ＢＲＭとシグマ・デルタ変調器間の追加の対応が利用されえる：つまり、１次のマルチ・出力レベル・シグマ・デルタ装置が、またＢＲＭであるとみなされえる。

本発明によれば、ＢＲＭは、０あるいは１を符号化するシングル・ビット出力を有しない、しかし、マルチ・ビット出力は。例えば、ＢＲＭは、１６の可能性の１つの符号化を許す、４ビットを処理するために構成しうる。このマルチ・ビットＢＭＲは、また、シングル・ビットＢＲＭの代わりに上述のバイカッド型フィルタ内に組み入れられえる。これは、再度、ディジタルフィルタ設計に利便を与える。かかわる時定数が、その時、クロックに比してより高いかもしれないので、マルチ・ビットＢＲＭは利用しえる。

さて、図５を参照して、マルチ・ビットＢＲＭ５００の例を説明する。全ての構成要素は、一緒に刻む普遍的な、あるいは応用に依存する独立的な、システムクロック、ＣＫＬを含みえる。以下の記述は、それらが一緒に刻まれることを仮定する。回路は、１６ビットの入力５０２の受信し、出力５０４で９ビットの出力を出力するために構成される。ＢＲＭ５００は、１６ビット構成として説明される。しかしながら、このビットサイズはただの説明例である、そして当分野の技術は、種々のビット数がそのような回路を構成するために利用できることを認めるであろう。入力信号は受信され、接合５０３で分けられる。第一のサブ・バイト部分、上位９ビット５０６は加算器５０７に通される。第二のサブ・バイト部分、下位７ビット５０８は、上述の図２のＢＲＭ２００のように、シングル・ビットＢＲＭ回路５０５に供給される。好ましい実施例において、最上位ビット、入力ワードの部分Ａが、加算器５１０から全ての桁上げ出力と組み合わせるために、加算器５０７に送られる。そして、部分Ｂは、入力ワードの最下位ビットから取られる。数学的条件において、Ａはフロア（入力、Ｎ）あるいはＡ＝（入力＞＞Ｎ）、そしてＢは余り（入力、Ｎ）あるいはＢ＝モジュラス（入力、Ｍ）である。ＢＲＭ回路５０５からの桁上げ出力は、加算器５０７で上位９ビットに加算される。シングル・ビットＢＲＭ回路５０５は、図２のＢＲＭ２００と同様に動作する。加算器５１０は、クロック回路５１４により刻まれ、Ｄ入力とＱ出力５１６を有するＤ−型フリップ・フロップ５１２に接続される。加算器入力５２０は、フリップ・フロップの７ビット出力Ｑ５１６に加算される下位７ビット５０８を含む。それから、ＢＲＭの桁上げ出力５２２は、加算器５０７の上位９ビット５０６に加算される。マルチ・ビットＢＲＭは、より多くのビットが与えられた時間に処理される基準クロックのより大きな部分内で動作するマルチ・ビットＢＲＭｓの連続状態として、上述のそれらと同じように、バイカッド型フィルタ内で構成しえる。動作において、もしシングル・ビットＢＲＭ出力が０であれば、そのとき、上位９ビットが出力される。もしシングル・ビットＢＲＭ出力が１であれば、そのとき、上位ビットは１増やされる。それゆえ、９出力ビットは、下位ビットの部分に比例してＭとＭ＋１の間をゆれる。

図６を参照して、マルチ・ビットＢＲＭの機能を説明しているフローチャート６００が示される。最初に、入力ワードが上述のように分けられ、そこでビット列の第一のサブ・バイト部分が加算器５０７に送られ、第二のサブ・バイト部分が加算器５１０に送られる。マルチ・ビットＢＲＭのサブ回路５０５であるシングル・ビットＢＲＭ回路において、プロセスは、ステップ６０２で始まる、そして加算器５１０の出力Ｓ（図５）は、ステップ６０４で初期状態、Ｓ←Ｓｏに設定される。それから、ステップ６０６は、クロックエッジが存在するかどうかを尋ねる、そしてクロックエッジは追加の機能を始動させる。もし存在しなければ、ステップ６０６で待ち続ける。一度クロックエッジが存在すれば、ステップ６０８において、入力信号のサブ・バイト部分が加算器５１０の出力Ｓ（それは、フリップ・フロップ５１２から取られる）に加算される。

ステップ６１０において、加算器５１０がオーバフローしたかどうかの質問がある。もしそれがオーバフローしたのであれば、ステップ６１２で、出力は、入力ワードの第一のサブ・バイト部分と桁上げ出力５２２からの桁上げビットとの合計である、Ａ＋１に設定され、そして、出力桁上げ信号は、出力５０４に送信される。もし加算器がオーバフローしなかったのであれば、そのとき、入力３１４、桁上げ出力ビットはクリアされ、そして、桁上げビットは加算器５０７に送信されない。そのとき、出力は単純にＡ、あるいは入力ワードの第一のサブ・バイト部分である。どちらの場合においても、プロセスはステップ５０６に戻り、加算器が機能を再開する前の次のクロックエッジを待つ。

マルチ・ビット回路は、シグマ・デルタ装置として図１の回路に用いることが出来る。図７は、そのような回路の１例を示す。図７を参照して、図７で示され上記で記述されたＢＲＭのようなマルチ・ビットＢＲＭｓで構成される図１のバイカッド型回路の別の実施例を説明する：用語体系は、図１のそれと一致するように設定され、異なる構成要素での似通った構成を強調する。図７に示される各シグマ・デルタ装置は、図７で示され上記で記述されたようなマルチ・ビットＢＲＭｓとして示される。

示された各積分器は、第一の積分器加算器７０２、第二の積分器加算器７０４および積分器フリップ・フロップ７０６で構成される。積分器は２個の入力を受信し、加算器７０２でそれらを一緒に加算する。フリップ・フロップ７０６は、そのＤ入力で第二の加算器７０４からの出力を受信し、クロック（ＣＬＫ）によってトグルＱ出力に出力する。このＱ出力は、そのとき、第二加算器７０４の入力であり、第一加算器７０２からの出力で加算される。

バイカッド型回路７００は、１６ビット構成として説明される。しかしながら、このビットサイズはただの説明例である、そして当分野の技術は、種々のビット数がそのような回路を構成するために利用できることを認めるであろう。本発明の１実施例によれば、フィルタ７００は、マルチ・ビットディジタル入力信号を受信するために構成した入力１０２’、マルチ・ビットディジタル出力信号を出力するために構成した入力１０４’および第一のＢＲＭ１０８’と通信する帰還ループ１０６’を含む。フィルタは、更に、第四のＢＲＭ１１０’からの出力信号を第一の積分器１１４’の反転入力１１２’に帰還させる帰還ループ１０６’を含む。そして、入力積分器の出力は、第二のＢＲＭ１１８’に送信される。そして、信号は、第三のＢＲＭ１２０’を通って、反転入力１２２’に入り、第二積分器１２４’に入って帰還される信号と統合される。動作において、入力信号は、第一のシグマ・デルタ装置１０８’に供給され、それから、シグマ・デルタ・ループ１０６’を構成するバイカッド回路内で処理され、最後に、出力１０４’で出力される。

当分野の技術は、このループが２次の帰還ループ：２個の積分器は、１１４’および１２４’であり、総合の帰還動作が第四のＢＲＭ１１０’と第三のＢＲＭ１２０’による緩衝条件によって実行されている：であることを認めるであろう。

それゆえ、マルチ・ビットＢＲＭは、バイカッド型フィルタ内に構成される、そこで、回路を通して処理される信号は、マルチ・ビットＢＲＭｓの連続状態として表現される、そこで、それらはシングル・ビットＢＲＭｓに比べて基準クロックの大きな部分内で動作する、そしてより多くのビットが与えられた時間で処理される。

本発明は、積分器への入力としてシグマ・デルタ装置を利用するバイカッド型回路に関して記述され、そしてまた、シグマ・デルタ装置の代わりに用いられえるマルチ・ビットＢＲＭとして記述された。しかし、本発明が広範囲な利用を有することは当分野の技術によって明らかであろう。また、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

本発明の一実施例によるバイカッド型フィルタ回路の概略図である。 シングル・ビット・バイナリ・レート・マルチプライヤ（ＢＲＭ）のブロック図である。 図２のＢＲＭの機能を説明するフローチャートである。 本発明の一実施例によるシングル・ビット・バイナリ・レート・マルチプライヤで構成されるバイカッド型フィルタ回路の概略図である。 本発明によるマルチ・ビット・バイナリ・レート・マルチプライヤ（ＢＲＭ）のブロック図である。 図５のマルチ・ビットＢＲＭの機能を説明するフローチャートである。 本発明の一実施例によるマルチ・ビット・バイナリ・レート・マルチプライヤで構成されるバイカッド型フィルタ回路の概略図である。

符号の説明

１００…バイカッド型構成フィルタ、１０２…入力、１０４…出力、１０８…シグマ・デルタ装置、１０６…帰還ループ、１１０…シグマ・デルタ装置、１１４…入力積分器、１１２…反転入力、…１１８シグマ・デルタ装置、１２４…積分器

Claims (11)

1. 入力信号を受信するための入力と、入力信号を受信し、バイナリ・レート信号に変換するために構成される少なくとも１個のバイナリ・レート・マルチプライヤ（ＢＲＭ）と、
   前記バイナリ・レート信号を出力する出力と、から成ることを特徴とするバイカッド型フィルタ回路。
2. 少なくとも１個のＢＲＭが、シングル・ビット・ＢＲＭであることを特徴とする請求項１に記載のバイカッド型フィルタ回路。
3. 少なくとも１個のＢＲＭが、マルチ・ビット・ＢＲＭであることを特徴とする請求項１に記載のバイカッド型フィルタ回路。
4. 更に、入力信号を受信し、バイナリ・レート信号を出力するために構成される第一のＢＲＭと、
   前記第一のＢＲＭから出力を受信し、第一の積分済み信号を出力するために構成される第一の積分器と、
   前記第一の積分器から前記第一の積分済み信号を受信し、第二のバイナリ・レート信号を出力するために構成される第二のＢＲＭと、
   前記第二のＢＲＭから前期第二のバイナリ・レート信号を受信し、第二の積分済み信号を出力するために構成される第二の積分器と、
   前記第二の積分器から前記第二の積分済み信号を受信し、第三のバイナリ・レート信号を出力するために構成される第三のＢＲＭ、そこでは、
   前記第二の積分器は、前記第三のＢＲＭから前記第三のバイナリ・レート信号を受信し、前記第二のＢＲＭからの前記第二のバイナリ・レート信号でそれを処理するように構成される、と、
   前記第二の積分器からの前記第二の積分済み信号を受信し、第四のバイナリ・レート信号を出力するために構成される第四のＢＲＭ、そこでは、
   前記第一の積分器は、前記第四のＢＲＭからの前記第四のバイナリ・レート信号を受信し、前記第一のＢＲＭからの前記第一のバイナリ・レート信号でそれを処理するように構成される、とから成ることを特徴とする請求項１に記載のバイカッド型フィルタ回路。
5. 前記シングル・ビットＢＲＭは、前記入力受信用の第一のポート、第二のポート、第三のポートおよびシングル・ビット・桁上げ・出力信号を出力するための第四のポートを含むマルチ・ビット加算器と、
   前記マルチ・ビット加算器の前記第二のポートおよび前記第三のポートに接続するレジスターと、
   ディジタル・カウンタに接続される前記マルチ・ビット加算器の前記第四のポートから前記シングル・ビット桁上げ出力信号を出力するためのシングル・ビット桁上げ出力と、を含むことを特徴とする請求項２に記載のバイカッド型フィルタ回路。
6. 前記第一の積分器は、前記第四のバイナリ・レート信号を反転するために構成される第一の反転器（インバータ）を含むことを特徴とする請求項２に記載のバイカッド型フィルタ回路。
7. 前記第二の積分器は、前記第三のバイナリ・レート信号を反転するために構成される第二の反転器を含むことを特徴とする請求項２に記載のバイカッド型フィルタ回路。
8. 前記シングル・ビットＢＲＭは、ディジタル入力信号を受信するために構成される入力と、
   バイナリ・レート信号を出力するために構成される出力と、
   前記入力からのビット列の第一の部分を受信し、２個の信号を加算し、合計出力信号と桁上げ出力信号を出力するために構成される第一の加算器と、
   前記第一の加算器からの合計信号の受信に答えてトグル（切り替え）出力を出力するために構成されるフリップ・フロップ回路と、
   を含み、
   前記第一の加算器は、更に、前記入力信号の前記第一の部分で前記トグル出力を加算するように構成されることを特徴とする請求項２に記載のバイカッド型フィルタ回路。
9. 入力信号を受信するための入力と、
   ディジタル信号を受信し、バイナリ・レート信号に変換するために構成される、少なくとも１個のバイナリ・レート・マルチプライヤ（ＢＲＭ）と、
   フィルタ済みディジタル信号を生成するために、少なくとも１個の帰還ループ内に構成される複数の積分器、そこでは、各積分器への各入力はＢＲＭによって受信される、と、
   前記バイナリ・レート信号を出力するための出力と、から成ることを特徴とするバイカッド型フィルタ回路。
10. 前記マルチ・ビットＢＲＭは、前記入力からのビット列の第一の部分を受信し、２個の信号を加算し、合計出力信号および桁上げ出力信号を出力するために構成される第一の加算器と、
    前記第一の加算器からの合計信号の受信に答えてトグル出力を出力するために構成されるフリップ・フロップ回路、そこでは、前記第一の加算器は、更に、前記入力信号の前記第一の部分で前記トグル出力を加算するように構成される、と、
    前記桁上げ出力信号を前記第一の加算器から前記入力信号の第二の部分に加算し、前記バイナリ・レート信号を出力するために構成される第二の加算器と、
    を含むことを特徴とする請求項３に記載のバイカッド型フィルタ回路。
11. ディジタル入力を受信するために構成される入力と、
    バイナリ・レート信号を出力するために構成される出力と、
    前記入力信号からビット列の第一の部分を受信し、２個の信号を加算し、合計出力信号と桁上げ出力信号を出力するために構成される第一の加算器と、
    前記第一の加算器からの合計信号の受信に答えてトグル出力を出力するために構成されるフリップ・フロップ回路、そこでは、前記第一の加算器は、更に、前記入力信号の前記第一の部分で前記トグル出力を加算するように構成される、と、
    前記桁上げ出力信号を前記第一の加算器から前記入力信号の第二の部分に加算し、前記バイナリ・レート信号を出力するために構成される第二の加算器と、
    から成ることを特徴とするマルチ・ビットＢＲＭ。

Images