CN101841325B

CN101841325B - 三阶四比特误差反馈型增量总和调制器硬件模型

Info

Publication number: CN101841325B
Application number: CN2010101819553A
Authority: CN
Inventors: 许帅; 石春琦; 张润曦; 何伟; 马聪; 陈磊; 赖宗声
Original assignee: East China Normal University
Current assignee: East China Normal University
Priority date: 2010-05-25
Filing date: 2010-05-25
Publication date: 2011-07-27
Anticipated expiration: 2030-05-25
Also published as: CN101841325A

Abstract

本发明公开了一种三阶四比特误差反馈型增量总和调制器硬件模型，该模型主要由三个26位全加器，一个23位全加器，一个4位D触发器，两个22位D触发器，一个26位D触发器，一个24位反相器构成。通过对输入数据相加、延迟、反相操作，得到输出数据；输出数据是在-3到+3范围内的随机数，其平均值与输入等效小数相等。本发明结构简单，通用性强，22位位宽输入，4位位宽输出，可满足各种小数分频频率综合器需要。

Description

三阶四比特误差反馈型增量总和调制器硬件模型

技术领域

本发明涉及集成电路设计及信号处理的技术领域，特别是一种三阶四比特误差反馈型增量总和调制器硬件模型，主要应用于无线通信系统的小数分频频率综合器中。

背景技术

近年来，随着无线通讯技术的迅速发展，各种无线设备如手机、全球定位系统等成为人们生活中的必需品。小数分频频率综合器作为一个重要的射频模块，主要为无线收发机提供高纯度的本地振荡信号，再通过混频器实现信号频谱的搬移。其相位噪声、频率精度和频率杂散等性能指标严重影响着整个无线通信系统的性能。基于增量总和调制器随机化分频比来实现小数分频方法能达到较小的频率分辨率，有效的抑制频率杂散,减少带内噪声,因而得到了广泛的应用。增量总和调制器能抑制带内量化噪声的主要原理是过采样和噪声整形。

量化器的输入输出特性曲线是非线性的，除非输入信号正好是量化精度Δ的整数倍，否则输出和输入信号之间将存在量化误差。如果输入信号是随机的，量化误差可以看作加性白噪声，在 [-Δ/2, Δ/2]区间是均匀分布的。根据采样控制理论，噪声功率平均分布在[-f_s/2, f_s/2]，其采样量化噪声的功率谱密度E²(f)表示为式：

(1)

T=1/f_s，为采样周期。随着采样频率的增加，采样量化噪声的功率谱密度会减小，相对于Nyquist采样，仅有小部分噪声功率落在[-f₀,f₀]内，这就是利用过采样技术降低量化噪声的原理。

另一种降低量化噪声的有效方法是利用反馈将低频噪声外推到高频段来实现较低的带内噪声。量化噪声通过反馈实现了高通整形，带内噪声就会降低。

用最少的硬件资源（较小面积）实现一个满足系统要求的、稳定的调制器是频率综合器中增量总和调制器的设计目标。其中增量总和调制器的稳定性是设计难点，增量总和调制器不稳定会使量化器过载，恶化频率综合器的相位噪声性能。增量总和调制器的结构主要分为单环和级联形式。其中单环结构分为单环前馈结构、单环反馈结构、单环前馈反馈混合结构。其优点是可以优化某一频率处的噪声性能，输出数据范围窄。缺点是存在稳定性问题，实现较复杂。级联结构也称为MASH(Multi-stAge noise Shaping)结构。其优点是稳定性好，实现较为简单，缺点是输出范围宽，存在模拟和数字适配问题。

发明内容

本发明要解决的技术问题是设计了一种三阶四比特误差反馈型增量总和调制器硬件模型。该增量总和调制器同时具有MASH结构稳定性好，实现简单和单环结构输出数据范围窄的优点。可满足大多数频率综合器的性能指标要求。

本发明的目的是这样实现的：

一种三阶四比特误差反馈型增量总和调制器硬件模型，该模型包括26位全加器U1、26位全加器U2、低电平复位(Reset)上升沿采样的22位D触发器U3、低电平复位(Reset)上升沿采样的4位D触发器U4、低电平复位(Reset)上升沿采样的22位D触发器U5、23位全加器U6、24位反相器U7、26位全加器U8、低电平复位(Reset)上升沿采样的26位D触发器U9，其中Data_in[21:0]端的输入数据为22位二进制无符号数，由外部控制器根据应用需要给出，Reset为D触发器复位逻辑控制信号，低电平有效，Ck为D触发器时钟信号，频率根据应用需要确定。

所述全加器U1有两个输入端，一端与输入端Data_in[21:0]相连，高四位符号扩展为0,0,0,0,另一端与 D触发器U9输出端相连；

所述全加器U2有两个输入端，一端与U1的输出端相连，另一端与U6的输出端相连，高两位符号宽展为0,0；

所述D触发器U3输入端与全加器U2的[21:0]位相连；

所述D触发器U5的输入端与U3的输出端相连；

所述全加器U6有两个输入端，一端与U3输出端数据左移1位，低位补0，相连，另一端与U3输出右移1位，高位补0，相连；

所述反相器U7输入与U6输出相连；

所述全加器U8有两个输入端，一端与U7输出端相连，最高两位符号扩展1，1，另一端与U5输出相连，高四位符号扩展0，0,0,0；所述D触发器U9输入与U8输出相连；

所述D触发器U4输入为U2输出的[25:22],输出即为调制器输出Data_out[3:0]。

本发明的有益效果：

(1)本发明结构简单，占用硬件资源少，可在各种不同工艺数字库下实现，通用性强。

(2)22位位宽输入，可满足各种频率综合器频率分辨率的需要。

(3)采用误差反馈结构，调制器稳定性好，输出数据范围窄。

附图说明

图1 为本发明结构框图

图2 为本发明工作时序图

图3 为本发明输入为0.3，Ck=10MHz时的输出数据流图

图4 为本发明输入为0.3，Ck=10MHz时的输出数据频谱图。

具体实施方式

参阅附图1，输入端口Data_in[21:0]是位宽22的无符号二进制数，代表的小数范围是0–1。输入端口Ck是时钟信号，其频率根据频率综合器的需要确定。输入端口Reset是调制器的复位信号，低电平有效，在调制器开始工作之前需要给复位信号，参阅附图2。Data_out[3:0]是位宽为4的有符号二进制数。

实施例

以下通过具体的实施例对本发明做进一步的说明，然而实施例仅是本发明可选实施方式的举例，其所公开的特征仅用于说明及阐述本发明的技术方案，并不用于限定本发明的保护范围。

参阅附图1，叙述本发明的使用。

在频率综合器中，增量总和调制器的输入输出特性可描述为：输入为二进制数，等效为十进制小数；输出数据是一定范围内的随机数，但其平均值与输入等效小数相等。

根据实际生产需要选择数字工艺库，工艺库中需包含图1所示的加法器单元、D触发器单元和反相器单元，而几乎所有数字工艺库都含有简单的加法器、D触发器和反相器单元，因而本发明的结构简单，通用性强。

按图1所示连接各个加法器单元、D触发器单元和反相器单元。

输入数据所对应的小数可以通过以下计算得到：先将22的无符号二进制数转为十进制数，再除以2^{^22}-1。例如输入00_1001_1001_1001_1001_1001,对应的十进制数为629145，按上面计算得到的小数为0.3。输入二进制数据增加1，输入十进制小数增加了1除以2^{^22}-1，即2.38e^-7，也就意味着输出数据的均值也会增加2.38e^-7，所以本发明可满足各种频率综合器频率分辨率的需要。

按图2工作时序图要求施加激励信号。

输入数据Data_in[21:0]=00_1001_1001_1001_1001_1001输入到U1一输入端的低22位，高四位输入数据0,0,0,0。该26位数与U9输出的26位数相加，在U1输出端输出26位数据,该数据输入到U2的一输入端，U2另一输入端的低24位接U6输出的24位数据，高两位输入0,0，两输入数据通过U2求和，在U2输出端输出26位数据，其中高四位数据输入到U4,U4实现了延迟操作，在U4输出端得到Data_out[3:0]；低22位数据输入到U3输入端，U3实现延迟操作，U3输出的22位数据输入到U5输入端，同时也输入到U6一输入端的高22位（最低位输入0）和U6另一输入端的低22位（最高位输入0），通过U6求和，输出24位数据输入到U7,通过U7做取反操作，然后输出到U8一输入端的低24位，高两位输入1,1,U8的另一输入端的低22位与U5的输出相连，高四位输入0,0,0,0，通过U8求和以后输出26位数据到U9,U9实现延迟操作，U9输出数据输入到U1。

取2000个以上的输出数据Data_out[3:0]（有符号二进制数），并将其转换为十进制数据，求2000个十进制数据的平均值，按照上面的输入0.3，输出数据均值为0.3。

仿真验证得到图3和图4的输出数据流图和频谱图（Ck=10MHz）。

此时对应Data_out[3：0]输出数据分为在-3到+3之间，且0,1，-1,2，-2，居多，输出范围较窄。其均值为0.3，与输入相等。

上述内容为本发明的具体实施例的例举，对于其中未详尽描述的设备和结构，应当理解为采取本领域已有的通用设备及通用方法来予以实施。

Claims

1.一种三阶四比特误差反馈型增量总和调制器硬件模型，其特征在于：该模型包括第一26位全加器（U1）、第二26位全加器（U2）、第一低电平复位上升沿采样的22位D触发器（U3）、低电平复位上升沿采样的4位D触发器（U4）、第二低电平复位上升沿采样的22位D触发器（U5）、23位全加器（U6）、24位反相器（U7）、第三26位全加器（U8）及低电平复位上升沿采样的26位D触发器（U9），Data_in[21:0]端的输入数据为22位二进制无符号数，由外部控制器根据应用需要给出，Reset端为D触发器复位逻辑控制信号，低电平有效，Ck端为D触发器时钟信号，频率根据应用需要确定；所述第一26位全加器（U1）有两个输入端，一端与输入端Data_in[21:0]相连，高四位符号扩展为0,0,0,0,另一端与低电平复位上升沿采样的26位D触发器（U9）输出端相连；所述第二26位全加器（U2）有两个输入端，一端与第一26位全加器（U1）的输出端相连，另一端与23位全加器（U6）的输出端相连，高两位符号宽展为0,0；所述第一低电平复位上升沿采样的22位D触发器（U3）输入端与第二26位全加器（U2）的输出端[21:0]位相连，输出端与第二低电平复位上升沿采样的22位D触发器（U5）的输入端相连；所述23位全加器（U6）有两个输入端，一端与第一低电平复位上升沿采样的22位D触发器（U3）输出端数据左移1位，低位补0，相连，另一端与第一低电平复位上升沿采样的22位D触发器（U3）输出端数据右移1位，高位补0，相连；所述24位反相器（U7）输入与23位全加器（U6）输出相连；所述第三26位全加器（U8）有两个输入端，一端与24位反相器（U7）输出端相连，最高两位符号扩展1，1，另一端与第二低电平复位上升沿采样的22位D触发器（U5）输出相连，高四位符号扩展0，0,0,0；所述低电平复位上升沿采样的26位D触发器（U9）的输入与第三26位全加器（U8）的输出相连；所述低电平复位上升沿采样的4位D触发器（U4）的输入连接第二26位全加器（U2）输出的[25:22]位,输出为Data_out[3:0]即为调节器的输出。