CN103944575A - 过采样64倍有效位数为18位的σ-δ调制电路 - Google Patents

Abstract

一种过采样64倍有效位数为18位的∑-△调制电路，包括：一插值滤波器，用于将数字输入信号进行过采样插值并滤波；一∑-△调制器，其输入端与插值滤波器的输出端连接，用于将过采样后的数字信号进行调制，该∑-△调制器对量化器引入的量化噪声进行整形，将信号带宽内的噪声搬移到带宽外，同时保证对信号的传输没有影响，其输出的1比特0/1码流需要经过后级的模拟重构滤波器还原得到模拟信号。本发明其对于插值滤波器中的半带滤波器，采用了改进结构，其可大大减小了半带滤波器的面积；对于∑-△调制器，采用实现更简单的单环高阶结构，并针对稳定性问题进行了分析，实现高信噪比的同时保证调制器稳定。

Description

过采样64倍有效位数为18位的Σ-Δ调制电路

技术领域

本发明涉及集成电路技术领域，具体涉及应用于无线通信中的过采样64倍有效位数为18位的∑-△调制电路。

背景技术

数模转换器(Digital to Analog Converter，DAC)作为数字信号和模拟信号转换的接口，多年以来一直是人们的研究热点。不同于于传统奈奎斯特率DAC，∑-△DAC采用过采样技术，通过提高采样频率将量化噪声平均到更宽的频带中，同时通过噪声整形技术将量化噪声推到高频段，使信带内的噪声功率大大减小，从而可有效提高信噪比。∑-△DAC中的插值滤波器对输入信号进行升采样的同时，使得信号的镜像频率升高，这样就降低了模拟重构滤波器的设计难度，把大部分转换过程转移到数字域进行处理，方便标准数字CMOS工艺实现。正是由于∑-△DAC具有精度高、易集成等优点，近年来应用越来越广泛。

∑-△DAC的数字部分尤其是实现过采样的插值滤波器部分消耗的面积和功耗都比较大，而插值滤波器中的第一级半带滤波器阶数最高，抽头系数最多，所占面积也最大。∑-△调制器常用2种结构：单环高阶结构和多级噪声整形(Multi-stage Noise Shaping，MASH)结构，前者容易实现，但是存在稳定性问题，考虑稳定性设计的通常方法是，在信号输入量化截尾器前做限幅处理，防止信号幅度过大使环路进入不稳定状态。MASH结构由一阶和二阶∑-△调制器子单元串联而成，不存在稳定性问题，但是实现相同信噪比需要更高的阶数。

本发明主要针对上述的技术问题，对半带滤波器的结构进行优化，设计单环高阶调制器并确保其稳定性，实现高信噪比的同时大大减小了面积和复杂度。

发明内容

为了克服上述现有技术的不足，本发明的目的在于，提供一种过采样64倍有效位数为18位的∑-△调制电路，其对于插值滤波器中的半带滤波器，采用了改进结构，其可大大减小了半带滤波器的面积；对于∑-△调制器，采用实现更简单的单环高阶结构，并针对稳定性问题进行了分析，实现高信噪比的同时保证调制器稳定。

本发明提供一种过采样64倍有效位数为18位的∑-△调制电路，包括：

一插值滤波器，用于将数字输入信号进行过采样插值并滤波；

一∑-△调制器，其输入端与插值滤波器的输出端连接，用于将过采样后的数字信号进行调制，该∑-△调制器对量化器引入的量化噪声进行整形，将信号带宽内的噪声搬移到带宽外，同时保证对信号的传输没有影响，其输出的1比特0／1码流需要经过后级的模拟重构滤波器还原得到模拟信号。

本发明的有益效果是，对半带滤波器的结构进行优化，大大减小了所占面积；优化设计单环高阶调制器，提供高信噪比的同时确保其稳定性；经仿真测试，对于400kHz的信号带宽，信噪比达113.4dB，有效位数18.54bits。

附图说明

为进一步说明本发明的具体技术内容，以下结合实施例及附图详细说明如下，其中：

图1为本发明的的结构示意图；

图2为半带滤波器11的结构示意图；

图3为CIC滤波器12的结构示意图；

图4为∑-△调制器20的结构示意图；

图5为本发明的仿真信噪比。

具体实施方式

请参阅图1、2、3、4所示，本发明提供一种过采样64倍有效位数为18位的∑-△调制电路，包括：

一插值滤波器10，用于将数字输入信号进行过采样插值并滤波，所述的插值滤波器10包括依序连接的半带滤波器11、CIC滤波器12和采样保持电路13，分别实现2、8、4倍的插值，所述的半带滤波器11处于电路中的最低采样率部分，过渡带为0.4fs～0.6fs，阻带衰减大于75dB，由一个38阶的半带FIR滤波器实现，所述的CIC滤波器12的输入为半带滤波器11的输出，经过3级梳状器、8倍内插器和3级积分器将数字信号进行8倍插值滤波，输出接到采样保持电路13，所述的采样保持电路13依靠系统时钟对16倍插值信号进行采样和保持，输出为64倍插值的信号；

一∑-△调制器20，其输入端与插值滤波器10的输出端连接，用于将过采样后的数字信号进行调制，该∑-△调制器20对量化器引入的量化噪声进行整形，将信号带宽内的噪声搬移到带宽外，同时保证对信号的传输没有影响，其输出的1比特0／1码流需要经过后级的模拟重构滤波器还原得到模拟信号，所述的∑-△调制器20采用单环单比特量化的5阶积分器级联反馈结构。

插值滤波器10要实现64倍的过采样率，采用单级滤波器因阶数过大而难以实现，因此应采用多级滤波器级联的方式来实现。半带滤波器是一种特殊的FIR滤波器，它不仅具有线性相位特性，而且有一半的系数为0，这可以节约了硬件消耗，因此插值滤波器的第一级通常使用半带滤波器。第一级半带滤波器要完成2倍的插值和滤波，需要尽量陡峭的过渡带来滤除镜像频谱，同时还需要对镜像频谱给与足够大的衰减，因此第一级半带滤波器的阶数通常较高，所占面积也较大。

请参阅图2所示，给出了半带滤波器11的结构图。本发明中的输入信号带宽为400kHz，初始采样频率为1MHz，所以半带滤波器11的过渡带应设定为0.4fs～0.6fs，阻带衰减应大于75dB以抑制插值过程中产生的镜像频谱。本发明利用Matlab的FDATool来设计半带滤波器11，设定好相应指标后会产生抽头系数，由一个38阶的半带FIR低通滤波器实现。半带滤波器11的传输函数为：

$H\left(z\right)=\underset{i=0}{\overset{38}{\mathrm{\Σ}}}h\left(i\right)z^{-i},$

共有39个系数h(0)h(38)，位于最中间的系数h(19)=0.5，其余角标为奇数的系数都等于0即h(1)=h(3)=……=h(37)=0，同时系数首尾相等即h(0)=h(38)，h(2)=h(36)，……，h(18)=h(20)，所以半带滤波器11可以采用折叠结构，将对称相等的系数共用一个硬件来实现，这样可以减少大约一半的乘法器和加法器。

在数字信号处理中，用半带滤波器进行插值的过程一般分为两步：首先对信号进行零值内插，即在相邻两个采样点之间插入零值，然后对插值后的信号进行滤波。零值内插后的信号在频域出现镜像频谱，半带滤波器的作用就是将镜像频谱滤除，在时域上就表现为相邻两个采样点间插入的零值变为正确的值。由于结构中存在升采样模块，可以利用CommutativeRule对结构进一步优化。将半带滤波器11的传输函数H(z)写成多相结构的形式，如下式所示：

H(z)=F(z²)+z-1G(z²)=h(0)+h(2)z-2+h(4)z-4+……+h(16)z^-16+h(18)z^-18+h(19)z^-19+h(18)z^-20+h(16)z^-22+……+h(4)z^-34+h(2)z^-36+h(0)z^-38，

上式中的F(z)和G(z)为：

F(z)=h(0)+h(2)z^-1+h(4)z-2+……+h(16)z^-8+h(18)z^-9+h(18)z^-10+h(16)z^-11+……+h(4)z^-17+h(2)z^-18+h(0)z^-19，

G(z)=h(19)z^-9，

如图2所示为半带滤波器11的结构图，将F(z²)和G(z²)放到升采样模块前面，在输出时用一个多路选择器对两个支路的输出信号进行选择，多路选择器的切换间隔为寄存器的一个单位延迟，原来延时链中每个延时器由2个单元延时就可以减少为1个单元延时，这样电路实现时延时链可以节省一半的寄存器，大大节约了面积，同时，滤波器中寄存器工作在输入信号采样频率，而不是升2倍后的采样频率，所以功耗相比折叠结构也有所减少。

用Matlab设计的半带滤波器11的抽头系数都是小数浮点数，用电路实现时应将浮点数定点化，这一过程也叫做系数的量化。量化的位数越多，系数实现越精确，但硬件复杂度和面积也越大，量化位数越少，硬件实现越简单但性能会有所降低，因此抽头系数的量化位数的确定需要根据输入数字信号位宽和设计指标要求共同确定。小数定点化后的乘法用移位加减来实现，同时采用正则有符号数(Canonical Signed Digit，CSD)编码，将抽头系数的二进制编码中3个以上连续的“1”改为减法的形式，如十进制7的二进制表示为0111，硬件实现时需要用3次移位和2次加法来实现乘以7的乘法，即7=22+21+20，我们还可以将7的二进制表示为1001其中1表示该位的值为-1，这样只需2次移位和1次加法(硬件实现时减法可视作加法)，即7＝23-20，就可以实现乘以7的乘法，所以CSD编码可以减少硬件资源占用与实现难度。半带滤波器11的抽头系数量化为18位CSD码如表1所示。

表1半带滤波器11的系数量化

插值滤波器10的第二级采用CIC滤波器12实现8倍插值，模块图如图3所示，它不需要乘法器，只需要少量的存储单元，与半带滤波器相比，CIC滤波器可以高效地完成多于2倍的插值并滤除镜像频谱，在采样率变换系统中通常用于高采样频率的部分。其中积分部分由3级工作在高频的数字积分器组成，梳状部分由3级工作在低频的梳状器组成，每一级有1个差分延迟，积分部分和梳状部分之间是8倍升采样，用于零值内插。

整个CIC插值滤波器12的传输函数为：

$H\left(z\right)=H_I^N\left(z\right)\·H_C^N\left(z\right)=\frac{{(1-z^{-\mathrm{RM}})}^N}{{(1-z^{-1})}^N}={\left[\underset{k=1}{\overset{\mathrm{RM}-1}{\mathrm{\Σ}}}{z}^{-k}\right]}^N$

其中R为升采样因子，M为延时单元个数，N为级联个数。在硬件实现时，用veriog描述CIC滤波器12的过程中，数据的位数需要相应的扩展，设I为输入数据位宽，则CIC插值滤波器12输出数据的位宽经验公式如下式所示：

$\mathrm{wordlength}=\mathrm{ceil}\left({\log }_2\left(\frac{{(R\·M)}^N}{R}\right)\right)+I$

采样保持电路13利用时钟频率上的变化实现数据的保持和输出，其输入数据的采样频率为16fs，需要用64fs的时钟对数据进行采样和保持，即每个输入数据倍重复采样4次并保持、输出到下一级。它不影响传输函数的形状，只是在频域上对传输函数进行平行延展。

对于n阶的∑-△调制器，其信号传输函数(S ignal Transfer Function，STF)为STF(z)=z-n，在信号带宽内是全通函数且增益近似为1，可以最大限度的保持信号的有效传输，而噪声传输函数(Noise Transfer Funetion，NTF)为NTF(z)=(1-z-1)n，它是个高通函数，将大部分噪声推到信号带宽以外，从而提高信号基带内的信噪比。但是对于高阶∑-△调制器，输入信号如果超出稳定输入范围或者出现信号大幅度阶跃，会导致∑-△调制器进入不稳定状态，输出信号表现为大摆幅振荡。在单比特量化的高阶∑-△调制器中，稳定输入范围一般比满量程反馈信号低几个dB。业界常用“Lee判则”来指导设计∑-△调制器：对于NTF=H(z)的单比特量化∑-△调制器，如果

$\underset{\mathrm{\&omega;}}{\max }\left|H\left(e^{\mathrm{j\&omega;}}\right)\right|<1.5,$

那么调制器稳定。该法则在预测单比特量化的∑-△调制器稳定性方面，是一个有效的检验法则。

此外，优化设计∑-△调制器的方法还有对NTF进行零极点优化，将零点位置延展开可以减少信号带内噪声，提高信噪比，将极点移近零点可以减少NTF带外增益，增强调制器的稳定性。

基于以上理论分析，本发明中的∑-△调制器20采用结构为单环单比特量化的5阶结构，包含分布式反馈和局部反馈环路，图4是利用Matlab的Sigma-Delta Toolbox设计的∑-△调制器20的结构图。噪声传递函数的高频增益严格限制在1.4，留有较大余量，量化器的输出跟踪输入信号，可以防止自激振荡，增加了调制器的稳定性。图4中各参数值如表2所示：

表2∑-△调制器20的参数

插值滤波器10和∑-△调制器20的结构都已确定，将123kHz的正弦信号用1MHz时钟进行采样，转化为数字信号作为本发明∑-△调制电路的输入，仿真后将∑-△调制器20的输出数据导入Matlab进行分析，得到仿真结果如图5所示，可见信号带宽400kHz内的噪声被抑制，大部分噪声被搬移到400kHz带宽之外，起到了良好的噪声整形效果，仿真信噪比为SNDR＝113.4dB，有效位数为ENOB＝18.54bits。

以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (6)

1.一种过采样64倍有效位数为18位的∑-△调制电路，包括：

一插值滤波器，用于将数字输入信号进行过采样插值并滤波；

一∑-△调制器，其输入端与插值滤波器的输出端连接，用于将过采样后的数字信号进行调制，该∑-△调制器对量化器引入的量化噪声进行整形，将信号带宽内的噪声搬移到带宽外，同时保证对信号的传输没有影响，其输出的1比特0／1码流需要经过后级的模拟重构滤波器还原得到模拟信号。

2.根据权利要求1所述的过采样64倍有效位数为18位的∑-△调制电路，其中所述的插值滤波器包括依序连接的半带滤波器、CIC滤波器和采样保持电路，分别实现2、8、4倍的插值。

3.根据权利要求1所述的过采样64倍有效位数为18位的∑-△调制电路，其中所述的∑-△调制器采用单环单比特量化的5阶积分器级联反馈结构。

4.根据权利要求2所述的过采样64倍有效位数为18位的∑-△调制电路，其中的半带滤波器处于电路中的最低采样率部分，过渡带为0.4fs-0.6fs，阻带衰减大于75dB，由一个38阶的半带FIR滤波器实现。

5.根据权利要求2所述的过采样64倍有效位数为18位的∑-△调制电路，其中的CIC滤波器的输入为半带滤波器的输出，经过3级梳状器、8倍内插器和3级积分器将数字信号进行8倍插值滤波，输出接到采样保持电路。

6.根据权利要求2所述的过采样64倍有效位数为18位的∑-△调制电路，其中的采样保持电路依靠系统时钟对16倍插值信号进行采样和保持，输出为64倍插值的信号。