CN1771665A - 配置有比特二进制比率倍增器的双二阶数字滤波器 - Google Patents

Abstract

本发明提出了一种配置有操作为二进制比率倍增器(BRM)(200)的sigma－delta设备(108，110，118)的双二阶滤波器电路(100)。不同于传统的双二阶滤波器电路(100)，本发明提供一种配置有单比特BRM(200)的双二阶滤波器(100)。在另一个实施例中，本发明还提供一种配置有多比特BRM的双二阶滤波器电路(100)。

Description

配置有比特二进制比率倍增器的双二阶数字滤波器

相关申请

本申请要求2003年3月28日提交的申请号为60/458,901的美国临时申请的权益。

技术领域

本发明一般涉及一种用于数字信号处理的滤波器电路结构，尤其涉及一种在双二阶装置中的二进制比率倍增器(BRM)滤波器。

背景技术

模拟-数字转换器(ADCs)在所属领域中已为人们所熟悉，并且其被配置为用于将模拟信号转换为数字信号。Sigma-Delta(∑-Δ)转换技术是一种低成本的ADC转换方法，在转换低带宽输入信号时，该技术可以提供高动态范围和灵活性。

为了获得高质量数字信号以作为AD转换的结果，各种各样的技术可被用于减少噪声或误差。例如，电子滤波器可用于分散转换器的量化误差或噪声，使得该量化误差或噪声在感兴趣的频带内很低。过采样(OverSampling)是另一种减小量化噪声的方法，其在一个远高于尼奎斯特频率(Nyquist Frequency，输入信号带宽的两倍)的频率下通过采样输入信号来实现。类似的，采样抽取(Decimation)能减少输入信号的采样速率而不丢失信息。一种芯片内(On-Chip)数字滤波器也能被用于根据一种特殊应用的参数来衰减在感兴趣的频带外部的信号和噪声。

电子滤波器被设计为传送一些范围的信号频率，而拒绝其它的信号频率，也就是说，用于加重或“通过”某些频率，而衰减或“禁止”其它的频率。根据脉冲响应是否包含有限的或无限数目的非零项，数字滤波器有两种类型。一种有限脉冲响应(FIR)滤波器能够被设计为是线性相位的，该特征在于保证滤波器具有独立于频率的恒定群延迟。一种无限脉冲响应(IIR)数字滤波器相比具有对应频率响应的FIR滤波器用于实施时需要更少的计算。然而，IIR滤波器通常不能取得足够的线性相位响应，并且更容易受有限字长效应(Finite Word Length Effects)的影响，该有限字长效应可以导致舍入噪声(Round-off Noise)、系数量化误差(Coefficient Quantization Error)和溢出振荡。另外，FI R滤波器需要更多的比特宽度，在实际中高达50比特，这对于一个电路来说是难于负担的。“比特宽度(Bit Width)”指那些必须被并行处理的比特的宽度，并且是数字应用中的“数据路径宽度(Data Path Width)”。

因此，这就需要一种滤波器，其具有类似于FIR滤波器的精确性，而其要求很少的比特宽度。

附图说明

本发明通过实例来说明，但并不限于附图中的图形。同样的数字被用于在这些图形中以指示相似的组件和/或特性。

图1是根据本发明实施例的双二阶滤波器电路的示意图；

图2是单比特二进制比率倍增器(BRM)的框图；

图3是用于说明图2中的所述BRM的功能的流程图；

图4是根据本发明实施例的配置有单比特二进制比率倍增器的双二阶滤波器电路的示意图；

图5是根据本发明的多比特二进制比率倍增器的框图；

图6是用于说明图5中的多比特BRM的功能的流程图；

图7是根据本发明实施例的配置有多比特二进制比率倍增器的双二阶滤波器电路的结构框图。

具体实施方式

本发明是指一种双二阶滤波器(a bi-quad filter)电路100，如图1所示，其具有Sigma-Delta设备108、118、110和120，所述Sigma-Delta设备作为二进制比率倍增器(BRMs，Binary Rate Multipliers)来工作。双二阶电路(bi-quad circuit)是一种有源的滤波器，其转换功能包括在频率变量中的二阶分子和分母多项式的比率。与传统双二阶滤波器电路不同，本发明提供一种双二阶滤波器，其配置有单比特BRM。在另一个实施例中，本发明进一步提供一种配置有多比特BRM的双二阶滤波器。

与传统的滤波器不同，根据本发明实施例的一种电路装置，其提供与传统FIR滤波器可比拟的精确度，并且其具有相当少的比特宽度。通过所述电路，信号处理技术被用于表示输入信号为一连串BRM的输出状态。在传统的电路中，所述输入被表示一种数字或模拟信号，其中所述的表示是在一个瞬时时间内的。相反，根据本发明配置的电路在一个时间周期内获取一个平均值。

在实践中，根据本发明的电路装置只需要24比特或32比特数据路径宽度就可以在绝大多数应用中表现得很好。根据本发明配置的电路提供一种简单而容易的方式，来使用物理上很小但高质量的在时间常数为时钟速率的一小部分上实现的滤波器。

如下描述的实例适合于音频信号处理。可以理解的是，然而，这只是本发明一个用途的示例性说明，并且所述发明具有很大的应用性。不背离本发明所述的精神与范围，本发明适用于任何类型的数字信号处理技术，其包括但并不限于声学的信号处理、图像信号处理和多维(multi-dimensional)信号处理，这将被所属领域的技术人员所理解，这被限制在附属的权利要求及其等价范围内。

BRM是一种接受两种输入的设备，其中一种是频率或将被修改的比率输入；另一种输入是一个数据字，其用来标志被应用于所述输入比率的倍增器因子。例如，所述比率输入可以是一个1Mhz的信号，并且所述因子输入可以是一个数字，比如在8比特总线上表示的100，因此表示该因子为100/256。所述BRM的工作导致一个1Mhz*100/256或者大约390khz的输出频率。这样的二进制比率倍增设备是在现有技术中为人们所熟悉的。

然而，本发明进一步提供扩展所述BRM作为一个多比特BRM。一个普通类型的单比特BRM可以被构建成为一个一阶的模运算Sigma-Delta调制器，下面将结合图2和图3来描述。在图2中，描述了一个一阶的Sigma-Delta调制器，并且其如同BRM一样来工作。

现在参照图2，来说明一种BRM(或者等价地，如前面所描述的所述一阶的模运算Sigma-Delta调制器)。该BRM包括一个输入202，用于接收一个输入信号，以及一个输出204，用于输出一个二进制比率信号。将输入信号传送到一个数字加法器206。加法器被连接到一个触发器208，触发器208被连接到一个时钟210。加法器传送一个输出信号到触发器的D输入端212。该时钟传送一个具有预设定频率的时钟脉冲去触发该触发器的Q输出总线214。随后加法器将输入信号与从所述触发器的Q输出总线214接收到的信号进行相加，并输出一个总和信号返回到所述触发器的所述D输入端212，以及输出一个进位输出信号216到输出端204。

参照图3，示出了一个流程图，用于说明单比特BRM作为一个模运算Sigma-Delta调制器应用的功能。在步骤302，过程300开始。在步骤304中，加法器206(图2)的输出S被设置到一个初始状态，S←S₀。然后，步骤306查询是否出现一个时钟沿，其中所述时钟沿触发加法功能。如果没有出现，将在步骤306中继续等待。一旦所述时钟沿出现，在步骤308中，将输入信号加到加法器206的输出S，而该加法器来自所述触发器210。在步骤310中，存在一个是否所述加法器206已经溢出的查询。如果该加法器已经溢出，则在步骤312中，设置输出进位比特，并且将输出进位信号传送到输出端204。如果加法器没有溢出，那么，在步骤314中，清除该进位输出比特，并且进位比特将不传送到输出端204。在两种情况中的任一情况下，所述进程返回到步骤306，并且在加法器恢复功能之前，等待下一个时钟沿。

在操作中，如果到达加法器的总线宽度是8比特，那么，所述输入N＝128(2⁷)，导致该进位输出为交替的比特(0，1，0，10...)。因此，该输出的密度为50％。随N接近256时，所述密度趋近于100％。随N接近0，所述密度趋近于0％。因此，所述BRM在某一比率的输出是正比于时钟频率和输入信号频率的，或f＝(N/256)f_clk。因此，该BRM的输入产生了在输出端的逻辑0和逻辑1数值的密度。该BRM产生一个单比特信号，其以BRM在时间上的连续态的形式来表示一个信号。

再次参照图2，将进一步描述所述BRM的操作。将具有输入212和输出214的寄存器与加法器206连接。在每个时钟周期，该寄存器将在总线214表示总线212的内容。将总线212连接到加法器输出，其产生一个输入信号与来自触发器Q输出214的输出信号的总和。这个输出将假定总线214和输入信号202的总和的数值。如果在相加过程中有任何溢出发生，一个进位比特将被通过进位输出216传送到输出端204。

为了说明实际电路的工作过程的目的，可以假设，所述总线宽度214、212和202都是8比特宽。初始时，假定所述寄存器初始具有0，并且所述输入总线202具有所述数字128。因此，触发器输入212也具有数字128，因为它是214(所述寄存器输出)和202(所述寄存器输入)相加的结果。所述进位输出204在此时未被设置(它是0)，因为在一个8比特字中128和0的总和不会溢出。在下一个时钟，总线214设定总线212的数值，并且因此212现在将不得不编码为如前面时钟的非0+128，而是编码128+128＝256，因为128现在是预设置在所述214总线的。然而，在一个8比特字中，256不能被编码。因此，进位输出216将被设置，并且总线212将实际上拥有以256为模的总和的余数，因此，它将编码0。进位输出204被设置的时间，它是逻辑1。在下一个时钟信号，寄存器输出214设定预设置在所述212总线的值为0，这样，所述寄存器输出214被返回到初始状态，并且所述进位输出204不被设置，它是逻辑0。随后的时钟脉冲将导致进位输出产生序列01010...，因此，通过在所述总线202上应用所述数字128，所述序列010101在所述进位输出204上被产生。如果所述输入总线202被用于编码所述数字64，所述进位输出的序列将为000100010001等。观察这个操作，该电路产生一个输出进位信号到输出204的比率，其正比于在输入总线202上接收的输入信号的数字。因而该设备可以作为一个二进制比率倍增器来工作，并且输出比率为F_clk*/N/256，其中F_clk是施加时钟到寄存器的比率，并且N是在输入总线202上的数字。

如图2所示的设备已经被描述为一个二进制比率倍增器，其产生如单比特的输出。其在操作上类似于一阶Sigma-Delta(∑Δ)调制器。其可以被表征为作为模运算设备实现的一阶Sigma-Delta调制器。模运算设备是一种数学运算在有限总线宽度内进行，并且数学运算的预期溢出被用作所执行的运算法则的一部分的一种设备。

为了便于理解，认为该BRM设备正产生一个单比特的，其中所产生的单比特要么是逻辑高、要么是逻辑低(或，分别为数值1或0)。然而，花费的高或低的百分比时间是正比于所述输入数字的。例如，已经观察到，对于一个8比特的设备，128产生010101，64产生00010001等等。所述百分比时间(在所属领域中被称为占空比(Duty Cycle))是正比于所述输入数字的。在根据本发明设计的一个电路中，将利用所述输出比特的平均值是将被处理的感兴趣的信号(signal of interest)的事实。然而，因为信号只有1比特，对于我们来说它是很容易获得的，所需要的逻辑是很小的。在这个8比特的例子中，这种替换将被用于处理所述输入字。

再次参照图1，说明了一种双二阶配置的滤波器100。根据本发明的一个实施例，滤波器100包括一个输入102，一个输出104，以及与Sigma-Delta设备108进行通信的反馈回路106。该滤波器进一步包括一个反馈回路106，其反馈一个来自Sigma-Delta设备110的输出信号到一个输入积分器114的反相输入112。该输入积分器的输出信号随后被传送到Sigma-Delta设备118。随后该信号与一个通过Sigma-Delta设备120反馈回来并进入积分器124的反相输入122的信号进行积分。在操作中，一个输入信号被馈入第一Sigma-Delta设备108，随后，在配置有Sigma-Delta环路106的双二阶装置内被处理，并且最后在输出端104进行输出。所属领域的技术人员将认识到这个环路是一个二阶的反馈回路，所述两个积分器为114和124，整个的反馈操作将由所述Sigma-Delta设备110和一个由设备120提供的衰减项来执行。下面将结合其它实施例的更详细步骤讨论这个处理过程。

参照图4，根据本发明的一个实施例，一个配置有图2中的BRM的双二阶滤波器被显示在图中。所述滤波器400包括一个输入401，一个参考时钟402，一系列的单比特BRM处理单元404、406、408、410，以及两个向上/向下计数器(Up/Down Counters)412、414。每一个BRM 404包括一个触发器寄存器416和一个多比特加法器418。

输入401被连接到单比特BRM处理单元404，其中在加法器418的输入端接收到一个输入信号。所述加法器输出一个总和信号到所述触发器416的所述D输入端。根据从系统时钟402收到的一个时钟信号，触发器在Q输出端输出一个输出信号。来自触发器的Q输出端的输出信号在加法器418中被与输入信号相加。当一个总和大于8比特时，将一个单比特进位输出信号输出到向上/向下计数器412的上端口。一个参考时钟信号输入402对触发器和向上/向下计数器406进行定时。

向上/向下计数器412包括两个输入端，“上”输入端420和“下”输入端422、输出端Q 428和时钟输入424。“上”输入端420和“下”输入端422被连接到加法器的进位输出412。参考时钟信号402在时钟输入424对向上/向下计数器412进行定时。所述向上/向下计数器412在时钟沿增加或减少如下表所示。

向上	向下	下一个 Q输出20
			0	0	Qn
0	1	Qn-1
			1	0	Qn+1
1	1	Qn

                       25

对于一个给定的输入，该Q_n代表所述向上/向下计数器的输出。如果所述输出是Q_n，则输出保持不变。如果输出是Q_n+1，则所述输出将增加。如果所述输出是Q_n-1，则所述输出被减少。那么，举例来说，如果所述计数器在“上”输入端420和“下”输入端422都收到一个逻辑低，则计数器406输出Q_n，也就是说，它将保持不变。如果在“上”输入端420收到一个逻辑低而在“下”输入端422收到一个逻辑高，则计数器输出一个Q_n-1，也就是说，它将从其原先的数值减少一个计数，则它现在是比Q_n少一个比特。如果在“上”输入端420收到一个逻辑高而在“下”输入端422收到一个逻辑低，计数器输出Q_n+1，也就是说，它从原来的数值增加一个计数。如果在“上”输入端420和“下”输入端422都收到一个逻辑高，则计数器输出Q_n+1。

在操作中，第一BRM 404在加法器的输入端A从输入401接收一个输入信号，其中输入信号被与触发器输出Q相加。所述总和输出被输入返回进入触发器的输入端D，其中它被根据系统时钟402进行反转。随着数值通过所述加法器和所述触发器进行循环，如果总和超过8比特，则进位输出被传送到计数器412。

所述过程类似地在BRM 406中被重复，其中计数器412的输出Q 428被传送到加法器的输入端A，并且被与触发器432的输出Q进行相加。而总和被输入到触发器的输入端D，并且所述循环继续根据所述时钟输入434进行循环，其从参考时钟输入402接收一个时钟信号。当总和超过8比特时，设置一个进位，其用于通过进位输出436发送一个进位信号C₀到计数器414的“上”输入端。计数器414根据与如上所讨论的计数器412相同的输入方案进行操作。计数器414的输出被输入到第三BRM 408。而第三BRM 408接收计数器414的Q输出作为一个到加法器438的输入，并且将输入信号与触发器440的D输入进行相加。当BRM 408的循环，且总和超过8比特时，将输出进位C₀442传送到计数器414的Dn输入端。类似地，第四BRM 410接收计数器414的输出Q，将其输入到加法器444的A输入端，并且将其与触发器446的Q输出进行相加。所述D输入端从加法器444接收所述总和s，其中它被根据一个参考时钟CLK进行反转，并且将Q输出在加法器444中与输入A相加。当总和超过8比特时，将一个进位信号(在输出端448的C₀)传送到计数器412的Dn输入端422。因此，图4说明了图1所示的双二阶电路的一个实施例，其中所述Sigma-Delta设备为单比特BRM。时钟输入线450对触发器440、446进行定时，并且可以与系统时钟进行绑定。因此，输入端401对应于在输出端的逻辑0和逻辑1的密度，其是计数器414的所述输出Q。通过所述电路，信号处理技术被用于表示输入信号为BRM输出状态的一个延续(Succession)。

再次参照图1，根据本发明的一个实施例，将说明一个配置有多比特二进制比率倍增器的双二阶电路的示意图。图1中的双二阶电路装置100对图4中的所述双二阶部分来说，是一个可以替换的实施例。在操作中，一个信号X在输入端102被接收。

所述积分器114和124组成了一个环路，其被包括所述Sigma-Delta设备108的所述反馈路径所衰减。定义第一个k＝2^m-n·f_clk用于每一个Sigma-Delta设备，其中n是积分器中比特的数目，并且m为所述Sigma-Delta设备的所述输出中的比特的数目。给定这个k的定义，并且假定a表示在所述第一积分器的输出，而s为导数算子，那么：

s·y＝k3·a-k1·y和s·a＝k2·x-k2·y

在a被替代用于第二个方程中后：

s²y+s·k1·y+k2·k3·y＝k2·k3·x

从而，所述传递函数的分母为：

s²+s·k1+k2·k3

其通过与所述二阶传输特性的所述w、q的形式进行比较

$s^2+s\·\frac{w}{q}+w^2$ 表明其q＝w/k1， $w=\sqrt{k2\·k3}$

再次根据m，则w、q为：

$w=\frac{\sqrt{2^{m2}\·2^{m3}}}{2^n}\·f_{\mathrm{clk}}$ 或w＝2^{[(m2+m3)/2]-n}·f_clk

$q=\frac{2^{m2}\·2^{m3}}{2^{m1}}$ 或q＝2^{[(m2+m3)/2]-m1}

m1、m2和m3是约束的，并且必须是小于n的整数，所以，在给定w和q的情况下导出m的方法，将不必非常精确，但必须找到一个接近理想值的整数。值得指出的是，通过定义w_f＝w/f_clk，w可以方便的被表示为f_clk的一个分数(a fraction of f_clk)。

接下来的示例LISP代码将说明这个w_f定义的应用，以及被配置为利用一种尝试性的探试来找到合适的m值：

(defun bi-quad-m1-m2-m3(Wf Q N)

(let*((wlog-term(round(*2(+N (log Wf 2)))))

(m2(floor wlog-term 2))

(m3(ceiling wlog-term 2))

(m1(ceiling(-(*0.5(+m2m3))(log Q 2))))

(achieved-w(expt 2(-(*0.5(+m2m3))N)))

(achieved-q(expt 2(-(*0.5(+m2m3))m1)))

(values m1 m2 m3 achieved-w achieved-q)))

通过为m2设定基数(floor)及为m3设定高限(ceiling)，这些数值中的误差将不会被积累，并且(m2+m3)/2将会更接近于理想值。在可取得的m1的选择中，所述在其一端的探试偏差另外将通过应用设高限函数(Ceiling Function，其第二自变量默认为1)，来减少作为结果极对的q值。

在本发明的一个可替换的实施例中，一种附加的在BRM和Sigma-Delta调制器之间的对应关系可以被探索：即，一个一阶的多输出级的Sigma-Delta调制器也可以被认为是一个BRM。根据本发明，所述BRM没有编码0或1的单比特输出，但是多比特输出却可以编码0或1。例如，一个BRM可以被配置为用于处理4比特，允许一种16种几率中的1的编码。这个多比特BRM也可以被用在前面所讨论的所述双二阶滤波器中，用于代替所述的单比特BRM。这将在数字滤波器的设计中，再提供一种优势。该多比特BRM可以被利用，因为所涉及的时间常数将相对于时钟变得更高。

现在参照图5，将说明一个多比特BRM 500的例子。所有组件包括系统时钟CLK，其可以被统一地一起定时，或分别依赖于具体应用来定时。以下描述假定它们是被一起定时的。该电路被配置为接收一个16比特的输入502，并且在输出端504接收一个9比特的输出。BRM 500被作为一个16比特的装置来说明。然而，这个比特大小仅仅是示例性的，并且所属技术领域的人员将认识到各种不同的比特数都可以用于来配置这种电路。所述输入信号被接收，并且在节点503被分开。第一子字节部分，即高的9比特506被送到加法器507。第二子字节部分，即低的7比特508被馈入所述单比特BRM电路505，如同上面讨论的图2中所述的BRM电路200。在一个优选的实施例中，被发送到所述加法器507的最高有效位(所述输入字的部分A)被用于与任何来自加法器510的进位输出进行合并。并且，部分B取自所述输入字中最低有效位。在数学术语上，A是基数(floor)(输入，N)或A＝(输入＞＞N)，而B是余数(residue)(输入，N)，或B＝Modulus(输入，M)。来自所述BRM电路505的进位输出被利用加法器507与所述高的9比特相加。单比特BRM电路505的操作类似于图2中的BRM 200。而加法器510被连接到D型触发器512，该触发器被时钟电路514定时，并且其具有一个D输入端518和一个Q输出端516。该加法器输入520包括较低的7比特508，其被与触发器的7比特输出Q516相加。所述BRM的进位输出522随后被与加法器507中的高9比特506相加。而多比特BRM可以在一个双二阶滤波器内进行配置，类似于上面所讨论的那些滤波器，作为所述多比特BRM的连续状态，操作在参考时钟的较大的分数(fraction)，其中在一个给定的时间内，更多比特被处理。在工作中，如果单比特BRM输出是0，那么高的9比特导致该输出。如果单比特BRM输出是1，那么高比特将被增加1。因此，该9输出比特与较低比特中的所述分数成比例地在M和M+1之间抖动。

参照图6，描述一个用于说明多比特BRM功能的流程图600。初始地，所述输入字如上所讨论地被分开，其中比特的第一子字节部分被发送到加法器507，而第二子字节部分被发送到加法器510。在单比特BRM电路中，其是多比特BRM的一个子电路505，所述流程开始于步骤602，并且在步骤604中，所述加法器510(图5)的输出S被设置在一个初始状态，S←S₀。然后，步骤606查询是否有一个时钟沿出现，其中所述时钟沿触发所述的加法功能。如果没有出现，将继续在步骤606中进行等待。一旦所述时钟沿出现，在步骤608中，所述输入信号的子字节部分被加到加法器510的所述输出S(其由所述触发器512处获得)。在步骤610中，存在一个是否加法器510已经溢出的查询。如果其已经溢出，在步骤612中，该输出被设置为A+1，其是输入字的所述第一子字节部分与来自进位输出522的进位比特的总和，并且一个输出进位信号被传送到输出端504。如果所述加法器还没有溢出，那么，在步骤314中，所述进位输出被清除，并且进位不被传送到加法器507。那么，该输出仅为A，或为输入字的第一子字节部分。在以上两种情况中的任一情况，所述流程返回到步骤506并在加法器恢复功能前，等待下一个时钟沿。

多比特电路可以被用在图1所示的电路中，作为所述Sigma-Delta设备。图7说明了这样电路的一个例子。参照图7，另一个图1所述双二阶电路的实施例，其配置有多比特BRM，比如在图7中被说明的以及如上所讨论的BRM，将被予以说明。命名法则被设置为对应图1中的命名法则，用于强调具有不同组件的类似装置。每一个在图7中被说明的所述Sigma-Delta设备被作为多比特BRM来进行说明，比如，如图7和以上所讨论的，每一个被说明的积分器都配置有第一积分器加法器702，第二积分器加法器704，和积分器触发器706。该积分器被配置为接受两种输入，并且利用加法器702将两者进行相加在一起。触发器706在其D输入端接收来自第二加法器704的一个输出信号，并且根据时钟(CLK)的输入而输出一个触发Q输出。这个Q输出随后被输入到所述第二加法器704，并且与来自所述第一加法器702的输出信号相加。

该双二阶电路700作为一个16比特装置而被说明。然而，这个比特大小只是示例性的，并且所述领域的技术人员将认识到各种比特数字都可以被用于配置这样一个电路。根据本发明的一个实施例，滤波器700包括输入102’，其被配置为接收多比特数字输入信号；输出端104’，其被配置为输出多比特输出信号；以及反馈回路106’，其与第一BRM 108’进行通信。该滤波器进一步包括一个反馈回路106’，其反馈来自第四BRM110’的输出信号至第一积分器114’的反相输入112’。然后，将该输入积分器的输出传送到所述第二BRM 118’。所述信号随后与一个信号进行积分，该信号是被反馈通过第三BRM 120’进入反相输入122’进入第二积分器124’的。在操作中，输入信号被反馈进入第一Sigma-Delta设备108’，然后被在配置有Sigma-Delta环路106’的双二阶装置中进行处理，并且最后在输出端104’输出。本领域的技术人员将可以认识到这个环路是一个二阶反馈回路，其中所述两个积分器是114’和124’，整个的反馈操作由所述第四BRM 110’来实现，并且由第三BRM 120’提供一个衰减项。

因此，多比特BRM被配置为一个双二阶滤波器，其中通过电路进行处理的信号被表示为多比特BRM的连续态，其中，相比于单比特BRM，它们工作在所述参考时钟的一个较大的分数中，并且在给定的时间内，更多的比特被处理。

本发明参照一个双二阶电路被进行了描述，其使用Sigma-Delta设备作为到积分器的输入，并且也被描述作为一个多比特BRM，其可以被用于替换所述的Sigma-Delta设备。这将被所属领域的技术人员所理解，然而，本发明具有更广泛的应用。其它的实施例也可以根据本发明进行实施而未背离本发明的精神和范围的情况下，所述范围将根据后面的权利要求和它们等价的要求内进行解释。

Claims (11)

1、一种双二阶滤波器电路，包括：

输入端，用于接收输入信号；

至少一个二进制比率倍增器(BRM)，其被配置为接收并转换所述输入信号为二进制比率信号；以及，

输出端，用于输出所述二进制比率信号。

2、如权利要求1所述的电路，其中所述至少一个BRM是单比特BRM。

3、如权利要求1所述的电路，其中所述至少一个BRM是多比特BRM。

4、如权利要求1所述的电路，进一步包括：

第一BRM，其被配置为接收输入信号并输出二进制比率信号；

第一积分器，其被配置为从所述第一BRM接收输出信号，并输出第一积分信号；

第二BRM，其被配置为从第一积分器接收第一积分信号，并输出第二二进制比率信号；

第二积分器，其被配置为从第二BRM接收第二二进制比率信号，并输出第二积分信号；

第三BRM，其被配置为从第二积分器接收第二积分信号，以及输出第三二进制比率信号，其中所述第二积分器被配置为从第三BRM接收第三二进制比率信号，以及将其与来自第二BRM的第二二进制比率信号一起进行处理；

第四BRM，其被配置为接收来自第二积分器的第二积分信号，并输出一个第四二进制比率信号，其中该第一积分器被配置为接收来自所述第四BRM的第四二进制比率信号，以及将其与来自第一BRM的第一二进制比率信号一起进行处理。

5、如权利要求2所述的电路，其中所述单比特BRM包括：

多比特加法器，其包括：第一端口，用于接收输入信号；第二端口、第三端口和第四端口，用于输出单比特进位输出信号；

寄存器，其连接到所述多比特加法器的第二端口和第三端口；以及

单比特进位输出，用于输出来自多比特加法器的第四端口的单比特进位输出信号，所述多比特加法器被连接到所述数字计数器。

6、如权利要求2所述的电路，其中第一积分器包括第一反相器，其被配置为用于反相第四二进制比率信号。

7、如权利要求2所述的电路，其中第二积分器包括第二反相器，其被配置为用于反相第三二进制比率信号。

8、如权利要求2所述的电路，其中所述单比特BRM包括：

输入端，其被配置为接收数字输入信号；

输出端，其被配置为输出二进制比率信号；

第一加法器，其被配置为接收来自输入信号的比特的第一部分，以及将两个信号相加，并输出一个总和输出信号和一个进位输出信号；以及，

触发器电路，其被配置为响应从第一加法器接收的总和信号而输出触发输出，其中所述第一加法器进一步被配置为用于将触发输出与所述输入信号的第一部分相加。

9、一种双二阶滤波器电路，包括：

输入端，用于接收一个输入信号；

至少一个二进制比率倍增器(BRM)，其被配置为用于接收和转换数字信号为二进制比率信号；

多个积分器，其被配置为在至少一个反馈回路中以产生滤波的数字信号，其中到每个积分器的每个输入由一个BRM来接收；以及

输出端，用于输出二进制比率信号。

10、如权利要求3所述的电路，其中在所述多比特BRM中包括：

第一加法器，其被配置为用于接收来自输入信号的比特的第一部分，用于将两个信号相加，以及用于输出总和输出信号和进位输出信号；

触发器电路，其被配置为用于响应于从所述第一加法器接收的总和信号来输出触发输出，其中所述第一加法器被进一步配置为将所述触发输出与所述输入信号的第一部分进行相加；以及

第二加法器，其被配置为将来自所述第一加法器的进位输出信号与输入信号的第二部分相加，以及用于输出二进制比率信号。

11、一种多比特BRM，包括：

输入端，其被配置为接收数字输入信号；

输出端，其被配置为输出二进制比率信号；

第一加法器，其被配置为接收来自输入信号的比特的第一部分，用于将两个信号相加，以及用于输出总和输出信号和进位输出信号；

触发器电路，其被配置为用于响应于从第一加法器接收的总和信号来输出触发输出，其中第一加法器被进一步配置为将所述触发输出和所述输入信号的第一部分相加；以及

第二加法器，其被配置为将来自第一加法器的进位输出信号与输入信号的第二部分进行相加，并用于输出二进制比率信号。

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