TWI275245B - Bi-quad digital filter configured with a bit binary rate multiplier - Google Patents

Description

1275245 本發明實施例之電路結構不像習知之濾波器，可提供 與習知之FIR型濾波器相比之精確度但其位元寬度顯著的 小。在電路之全面使用信號處理技術，將輸入信號作為 BRM之輸出狀態之後繼（succession)產生。在習知之電路 中，輸出信號係以數位或類比信號形態產生，而其產生是 瞬時性的。與此相較，本發明之電路在一定時間内可平均 產生。 在實用上本發明之電路結構只需靠24或32位元資料 通道寬度即可在所有之應用上發揮良好之操作性。本發明 之電路能簡便的應用於小型但高品質之濾波器作為時鐘頻 率（clock rate)之小部分實施於時間常數（time constant)上。 【實施方式】 下面說明有關聲頻信號處理方法之一個本發明之應用 例，但本發明具有更廣之應用性，例如任何型式之數位信 號處理，包括聲響信號、圖像信號以及多維信號處理等。 二進制速率乘法器（BRM)為可接收二個輸入之一種裝 置，其中之一為待修正之頻率或速率輸入（rate input);另 一為標示待施加於輸入速率之乘數（multiplier factor)之資 料字（data word)。舉例而言，速率輸入可為波長IMhz之信 號，而乘數輸入（factor input)可為例如表示於8位元匯流排 上之一個數字100，於是產生（representing)乘數100/256。 操作該BRB時產生lMhz*100/256或約390Khz之輸出頻 率。此種二進位速率乘法器在技術上為習知。 但是，本發明是進一步增大BRM之效用，提供一種 1275245 多位元BRM。一般型之單位元BRM可建構成如初階之模 數算術Σ-Δ調變器，對此將容後配合第4及5圖加以說 明。初階Σ - △調變器示於第2圖，係充當BRM使用。 茲說明第2圖，所示為一種BRM，或稱相當於前面所 述之初階模數算術Σ -A調變器。此BRM含有接收輸入信號 用之輸入端202及輸出二進制速率信號（binary rate signal) 之輸出端204。輸入信號係被傳輸到數位加法器206中。 該加法器係連接於接至時鐘210之正反器208。加法器206 將輸出信號傳送至正反器208之D輸入端212,而時鐘210 則傳送預定頻率之時鐘脈衝以撥動（toggle)正反器之Q輸 出匯流排214。然後，該加法器將輸入信號加於接收自正 反器之Q輸出匯流排214之信號上而將合計之信號輸回至 正反器208之D輸入端212並將進位輸出信號216傳送至 輸出端204。 次說明第3圖，此流程圖係說明作為模數算術Σ - A調 變器設計之一種單位元BRM之功能。處理之程序由步驟300 開始。在步驟304，將加法器（第2圖）之輸出S設定為起 始狀態，S —SG，繼之在步驟306確認有無時鐘脈衝緣（clock edge)存在，若有，該脈衝緣撥動加算功能而將輸入加到輸 出S中，若無則在步驟306繼續等候。一旦有時鐘脈衝緣 顯現，則在步驟308將輸入信號加到加法器206之輸出S (此輸出係來自正反器208)上。在步驟310確認加法器 206有無發生溢位（coverflowed)，若有溢位，則在步驟3 12 設定輸出進位位元而將進位輸出信號輸送至輸出端204。 1275245 右該加法器206無發生溢位，則在步驟314清除進 位=而不將其傳送至輸出端綱。在上述兩情況時， :广歸至步驟306，等候次-脈衝緣，使加法器206動 一在操作時，若通至加法器之匯流道寬（bus width)為8 位兀’則該輸入N=l28(27)引起輸出改變位元（〇,卜〇, 1· 於是輸出密度為5G% 接近256時，㈣接近⑺⑽，

而當N接進〇,則密度接近❹。由此，brm即與時鐘頻率 及輸出信號頻率成比例的速率輸出，或f=_56)felk。結果 此BRM之輸出在輸出端建立密度為〇及1之邏輯值。BRM 產生一種單位元信號，此信號表示BRM連續過程之一種芦 號。 〇 次再佐以第2圖進一步說明BRM之操作。 備有輸入端2丨2及輸出端214之暫存器係連接於加法 裔206。在每一時鐘週期，該暫存器會在匯流道214表現 出輸出端212之内容（e〇ntents)。輸出端212係連接於產生 ^自輸出端214之輸入信號及輸出信號之和之加法器輪出 鈿此輸出具有輸出端214及輸入端2〇2之信號的和值 (value)。若在此加算程序中發生任何之溢位，便經由匯流 道216傳送位元至輸出端2〇4。 為了忒明一實用電路之操作，可設定匯流道寬2丨4、 212、202皆為8位元寬。起始時設定暫存器（register)初含 輸入匯流道202含數字128。於是，正反器輸入（flipflop mput)212亦具數字us，因其加214 (暫存器輸出）及2〇2 1275245 (暫存器輸入）。此時進位輸出204不 < 口又 即 〇)，因 128 :〇之和不溢位至8位元字中。在次一時鐘脈衝 道214具有匯流道212之值，因此， ..Λ 將會像先前時鐘 作非0+128編碼，而作128+128=256之編碼，因為在214 匯流道預設128。然而，256無法編碼至8位元字;。於是 匯流道216被設定而匯流冑212實際上保持模數和（= m〇dul〇)256之餘數，故作〇之編碼。將進位輸出2〇4設定 時，其係在邏輯1。在次一時鐘信號傳來時，暫存哭^出 214具有預設定於212匯流道上之〇值，但暫存器輸 即回歸至起始狀態，而進位輸出204不設定，它為邏輯〇。 時鐘之隨後脈衝使輸出端產生數字序列〇1〇1〇···。因此，藉 加數字128於匯流道202，在進位輸出端2〇4產生數字^ 列（順序）010101。若該輸入匯流道2〇2要把數字64加以 編碼，則進位輸出之數字序列將為〇〇〇1〇〇〇1〇〇1等。經觀 察此操作，該電路產生之輸出進位信號與輸出204之速率 (rate) ’係與在輸入匯流道202上接收之輸入信號數成正比 率。因此’該裝置乃當作二進制速率乘法器操作而輸出速 率為Fclk /N/256，其中Fclk為施加之時鐘脈衝與暫存器之 比率’ N為輸入匯流道202上之數。 第2圖所示之裝置係當作二進制速率乘法器產生單位 元輸出加以說明於上。此對於一階位元輸出（first order) Σ ~ △調變器可同樣操作，因而能當作模數算術裝置實施。模 數算術裝置係一種在有限匯流道寬中實行算術運算之裝 置’而此算術運算之期望溢位（expected overflow)當作執行 10 1275245

Qn代表一給定輸入之可逆計數器之輸入。假設輸出為 Qn，輸入保持不變。假設輸出為Qn+1，輸出增加。假設輸 出為Qn-Ι，輸出減小。因此，例如假設計數器在上輸入端 420及下輸入端422均接收一低邏輯值（0)，計數器412輸 出Qn ’即保持不變。若是在上輸入端420接收一低邏輯值 而在下輸出端422接收一高邏輯值（1)，計數器輸出， 即從原先之值減小1，變為比Qn少1位元。若是在上輸入 端420接收一高邏輯值而在下輸入端接收一低邏輯值，計 數器輸出Qn+1，即從原先之值增加1。又，若是在上輸入 420及下輸入端422均接收高邏輯值，計算器則輸入 Qn+1 0 在操作時，第一個BRM 404於加法器輸入端A接收 來自輸入端401之輸入信號，將其加於正反器輸出端q， 然後將該輸出之總和輸回到正反器輸入端D中，而在此根 據系統時鐘作雙態（正反）轉變。當該總和值通過加法器 及正反器時，若該值超過8位元，則將一進位輸出信號傳 輸至計數器412。 此一處理步驟同樣在BRM 406中進行。即在此將加 法益412之輸出端Q輸出信號428傳輸至加法器輸入端 A，而將其加於正反器432之輸出端Q，並將其和（sum)輸 入正反器輸入端D，然後根據時鐘輸入信號，繼續運作 (cycle)(該時鐘輸入端434從基準時鐘輸入端4〇2接收時鐘 信號）。當該輸出信號之和超過8位元，即設置一進位位元， 經由進位輸出端436將一進位信號Co傳輸至計數器414 13 1275245

構成一迴路，而此迴路被含有Σ - △裝置108之回饋通路 阻尼（damped)。首先界定k=2m_n.feik給每一個Σ - △裝置， 式中η為積分器之位元數，瓜為Σ - △裝置之輸出端之位 元數。給k予上述之定義，而設a代表第1積分器之輸出， s 為微分算子（derivative operator)，貝|】： s · y=k3 · a —kl · y 及 s · a=k2 · x —k2 · y 將上述第2式之a代入第1式中，則變為： s2y + s · kl · y+k2 · k3 · y=k2 · K3 · X 於是轉換函數之分母為： s2 + s · kl+k2 · k3 與下式之二階轉換特性之w，q形式比較 52 十丨·—h w2 顯示 g = w/fcl, w = ^jk2 · k3 q 再者就m而言，w，q分別為： /^/n3 ^ · Λ心=2 [一仲'/c, ~ml2 ·或 g=2[(—3)/細 式中m 1、m2、m3為限定值但必須為小於n之整數， 因此設Sw而由該式導出的q值將不會準確，必須找出接 近理想之值之-整數。應知，w亦可藉由界定而得 以方便的表示為U的分率（fraction)。 下示之脈波調變LISP碼說明此％之定義之應用 用下面之試探式找出瓜之適當值： ’、 (defun bi-quad-ml.m2-m3 (Wf Q N) 15 1275245 (let* (wlog-term (round (* 2 (+ N (log Wf 2))))) (m2 (floor wlog-term 2)) (m3 (ceiling wlog-term 2)) (ml (celling (- (* 0.5 (+ m2 m3))(log Q 2)))) (achieved-w (expt 2 (- (*0.5 (+ m2 m3) N))) (achieved-q (expt 2 (- (*0.5 (+ m2 m3) ml))) (values ml m2 m3 achieved-w achieved-q))) 設下限（floor)為m2及上限（ceiling)為m3，該等（m)值 之誤差不會累積且（m2+m3)/2將更接近理想值。在選擇可 用之ml時，利用上限函數（其二次變數值預設為1 )求取 會在生成之對極（pole pair)減少q值之一例之試探性計算誤 差（heuristic errs)。 本發明之另一實施例中，BRM裝置及Σ - △變調器之 間之額外通訊可建立；即一階多輸出級Σ _ △裝置可視為 是一種BRM裝置。依本發明，BRM不具有單位元輸出編 碼0或1而是具有多位元輸出編碼。舉例言之，BRM被構 成可處理4位元，以利作16個可能性中之1個編碼。此種 多位元BRM可替代單位元BRM組入上述之雙四元濾波 器。如此更能有利於數位濾波器之設計。本發明之多位元 BRM因為其對時鐘所牽涉之時間常數較高，故極為實用。 次說明第5圖，此為多位元BRM裝置500之一實施 例。此裝置含有系統時鐘CLK，其可為全球性時鐘或視應 用可為地域性。下面說明假定其為全球性。將電路設計成 能在輸入端502接收16位元之脈衝信號及在輸出端504輸 16 1275245 的在Μ及M+1之間脈動。 第6圖為多位元BRM之功能之說明流程圖。首 該輸入字組如上所述的加以分割，而將其第ι子位元Μ 分(first sub-byte portion)傳送至加法器5〇7，及將第2子 元組部分傳送至加法器51〇。在單位元_電路（此 位元麵之分支電路505)巾，處理係在步驟6〇2開始， 而在步驟604將加法器51G (第5圖）之輸出s :起始=:s。然後在步驟6〇6詢問“是否有時鐘脈波 緣存在？，，若有該脈波緣即觸動加法功能，若 無則在步驟606繼續等候。—旦有時鐘脈波緣，即在步驟 二？=信號之子位元組部分加到加法器51〇之輸出信 唬s (來自正反器512)。再者，在步驟61〇詢問“加法器 情事？，，若有溢位，則在步驟612 (在此輸： ^為A+1，而此設定值為輸出字組之第2子位元部分盘 輸出522之進位位元的和）將進位輸出信號傳送 付二Ψ端5G4。若加法器無溢位，則在步驟614清除該進 位輸出位元而不將其傳送至加法器507,此時步驟614之 輸出只為A，或輸出字組之子位元部分。在上述之任一場 。步驟均回到步驟5G6等候次—時鐘脈波緣方始再啟 加法器。 在第1圖之電路中，可使用多位元電路作為Σ 一 △裝 置第一7圖所不為此電路之一例子。此第7圖為第i圖所 :又四電路之另_實施例，備有如第i圖所述之多位元 RM。在此第7圖中所用之術語與第1圖所用者相對應， 18

Claims (1)

1. I:1?罩2妳日修浼)正ί換頁 -193100964 ▲糞刹申，宇 補充、修正後無劃線之說修正頁一式三份 拾、申請專利範圍·· 1 · 一種雙四線組濾波器電路，包括. 、 用以接收輸入信號及輸出二進制读盘 進 制速率乘法器（BRM” …、δ旒之第 積分 用以接收來自第-BRM之輪 信號之第一積分器； 唬及輪出第 積分信號及輪出第二 •二進制速率信號及輸 •積分信號及輸出第三 用以接收來自第一積分器之第 二進制速率信號之第二BRM ; 用以接收來自第二BRM之第 出第二積分信號之第二積分器； 用以接收來自第-接八哭 二進制速率積分信號及輸出第三 收來自第三BRM之第=一隹以、^第一積刀裔係用以接 來自第二bRM之楚-一一 |速率信號及處理該信號與 m ^ , 一二進制速率信號；及 用以接收來自笫一技八抑 二進制速率―積以之第二積分信號及輸出第四 收來自坌第四brm，其中該第一積分器係用以接 又术自第四BRM之昝 w 馨 來自筮 〈弟四二進制速率信號及處理該信號與 自第-BRM之第〜二進制速率信號。 為單位元耗圍第1項之電路’其中至少一個BRM 為多位第1項之電路，其Μ少一個BRM 22 1275245 ^ 第,93100964號專利申請案 , 補充、修正後無劃線之說明^修正頁一式三份 入4·如中請專利範圍第2項之電路，其中該單位元BRM =有· 有肋接收輸人信號之第_埠及用以輸出單位 元進位輸出信號之第2、第3及第4埠之多位元加法·器； 連接於該多位元加法器之第二及三埠之暫存器；及 用^輸出來自連接於數位計數器之多位元加法器之第 4埠之單位元進位輸出信號之單位元進位輸出端。

   5·如申請專利範圍第w之電路，其中該第_積分器令 有用以轉換第四二進位速率信號之第一反向器。 β 6·如申請專利範圍第！項之電路，其中該第二積分器含 有用以轉換第三二進位速率信號之第二反向器。 其中該單位元BRM 7·如申請專利範圍第2項之電路， 含有： 用以接收數位輸入信號之輸入端；

   用以輸出二進位速率信號之輸出端； 一部分、將二個信 及進位輸出信號之 用以接收來自輸入信號之位元的第 號相加，輸出該相加之輸出信號之和以 第一加法器；及 出撥應接收來自該第—加法器之輸出信號之和而輸 出撥動輸出信號（toggle output)之正反器電路，其中兮第 加法器進-步構成得可將該撥動輸出信號及該輸出：號： 23 T27械§料日修(更)正替換頁I — 第93100964號專利申請案 補充、修正後無劃線之說明書修正頁一式三份 JC 第一部分相加。 • 8 ·種雙四線組滤波益電路，包括： 用以接收輸入信號之輸入端； 用以接收及轉換數位信號成為二進制速率信號之至少 一個二進制速率乘法器（BRM); 於至少-個回饋迴路中形成有複數之積分器，用以產 :過叙數位信號，其中輸人至各個積分器之輸入信號 係由一 BRM接收，·及 用以輸出二進位速率信號之輸出端。 包括 9·如申請專利||圍第3項之電路，其中該多位元 BRM 用以接收來自輸入信號之位元之第一部分，將二個信 法"器；°以及將輸出信號之和及進位輸出信號輸出之第一加 用以回應接收自該第一加法器之作 動輸出信號之正反電賴iDflG . 和而輸出一撥 器谁一“ (P 〇P⑽吣)，其中該第-加法 加；/心將該撥動輸出信號及輸出信號之第—部分相 第二力 加法器之進位輸出信號與輸入信號之 相加而輪出二進制速率信號之第二加法器。 10. —種多位 元二進制速率乘法器（BRM)，包括 24 ·修(更)正替換頁 -% 93Γ00964 補充、修正後無劃線之說明修正頁一式三份 用以接收，數位輸入信號之輸入端； 用以輸出二進制速率信號之輸出端； 、用以接收來自輸入信號之第一部分，將二個信號相力t 以及將輸出信號之和及進位輸出信號輸出之第—加法·器； 動應接收自該第一加法器之信號之和而輸出-榻 2=之正反電路，其中該第-加法器進-步用以將 號及輸出信號之第-部分相加；及

   第二部分相力：：加法器之進位輪出信號與輸入信號之 相加而輸出二進位速率信號之第二加法器。

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