JPH0479420A

JPH0479420A - △σａ／ｄ変換器

Info

Publication number: JPH0479420A
Application number: JP19095390A
Authority: JP
Inventors: Makoto Imamura; 誠今村; Takanori Komuro; 貴紀小室
Original assignee: Yokogawa Electric Corp
Current assignee: Yokogawa Electric Corp
Priority date: 1990-07-19
Filing date: 1990-07-19
Publication date: 1992-03-12

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明はΔΣＡ／Ｄ変換器に関する。

（従来の技術）直流から合点帯域までの信号を高分解能で変換できるＡ
／Ｄ変換器として、近年、ｌ＋１１されているものにΔ
ΣＡ／Ｄ変換器かある。

１ビットΔΣＡ／Ｄ変換器の基本構成は、アナログ信号
を積分器に入力し、積分出力を比較器によって１ピット
のデジタルデータに変換し、このｆｆｉ　ｒ比データを
１ビットのＤ／Ａ変換器によりアナログ信号に戻して積
分器に帰還するようになっており、結果的に、積分器は
アナログ入力信号と帰還信号の差分を積分する。また、
比較器より出力される１ビットデジタル信号の高周波域
にはノイズが重畳されているため、このノイズをデジタ
ルフィルタで除去するのが通常である。

（発明が解決しようとする課題） ΔΣＡ／Ｄ変換器のさらなる高速化ならびに高精度化を
推進するべく、本願発明者が検討を行った結果、次のよ
うな問題点が明らかとなった。

すなわち、従来から知られているようにΔΣＡ／Ｄ変換
器の処理速度（精度）には理論限界があるのに加え、ク
ロックの高速化によって処理速度の向上を図ろうとする
と１ビットＤ／Ａ変換器の精度の低下を招（。また、高
次ループを用いる多段量子化雑音抑圧方式（ＭＡ　Ｓ　
Ｈ）は高精度化の手法として有効であるが（信学技報［
多段量子化雑音抑圧方式１６ビットＣＭＯ８Ａ／ｌ）変
換ＬＳＩＪＩ　ＣＤ８７−５２松谷、山村、岩ＩＩＩ、
　ＮＴＴ、　　ＬＳ　Ｉ研究所）、安定性や素子感度に
問題がある。例えば、［［１経エレクトロニクス、　１
９８８．８，２２　（Ｎｏ。

４５４）２８１〜２８２ページ」にも指摘されているよ
うに、実用化のためには積分器を構成する演算増幅器に
約９０ｄＢ以上の利得が要求され、ノイズ抑制のために
はキャパシタの誤差を０．２％に抑えることが要求され
る等、条件が厳しい。

本発明は上述した考察に基づいてなされたものであり、
その目的は、実現が容易な簡ｌ１１−かつ現実的な手法
を用いて、ΔΣＡ／Ｄ変換器の高速化ならびに高精度化
を達成することにある。

（課題を解決するための手段）本発明は、アナログ信号入力の積分器と、該積分器の出
力を１ビットのデジタルデータに変換する比較器と、該
比較器の出力信号を入力とする第１のフリップフロップ
と、該第１のフリップフロップの出力信号をアナログ信
号に変換するＤ／Ａ変換器とを有し、該Ｄ／Ａ変換器の
出力が前記積分器の入力として帰還され、この結果、前
記アナログ信号入力と前記Ｄ／Ａ変換器の出力との差分
が前記積分器によって積分され、前記比較器から出力さ
れる量子化データに重畳されるノイズをデジタルフィル
タによって除去して変換出力を１＋、７るΔΣＡ／Ｄ変
換器において、前記積分器とデジタルフィルタとの間に
第２のフリップフロップブが接続され、該第２のフリッ
プフロップの動作クロックレートは、前記第１のフリッ
ププロップの動作クロックレートのＭ（Ｍは整数）倍と
なっており、この結果、第２のフリップフロップのデー
タ出力数は第１のフリップフロップのデータ出力数のＭ
倍となっており、さらに、前記第２のフリップフロップ
から得られるＭ個のデータの平均演算を行う機能を具備
する演算回路が設けられていることを特徴とする。

（作用）マルチクロック方式の採用により、１ピッＩ−Ａ／Ｄ変
換器（量子化器）を等化的に多ビット化する。

すなわち、１ピッｌ−Ａ　／　Ｄ変換処理の動作クロッ
ク（高速クロック）と、１ビットＤ／Ａ変換処理の動作
クロック（低速クロック）の比をマルチクロックレート
Ｍとする。すなわち、高速クロックの周波数は低速クロ
ックの周波数のＭ倍となっている。この場合、１ビット
Ｄ／Ａ変換回路が１回動作する間に１ビットＡ／Ｄ変換
回路はＭ個のデータを出力してくるので、そのＭ個の平
均１直をＡ／Ｄ変換回路の出力と考える。この場合、等
化的にＡ／Ｄ変換回路を多ビット化したことになる。

すなわち、高速動作に向かないアナログ部分を低速で動
かし、その分、デジタル部分を高速に動イ′Ｉさせ、高
速かつ高精度なΔΣＡ／Ｄ変換器を得るものである。

（実施例）次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明の一実施例の構成を示す回路図である。

本実施例け、１ビットＤ／Ａ変換器５と、入力アナログ
信号（ア）とＤ／Ａ変換器５からの帰還信号とを加算す
る演算器８と、積分器１と、比較器２と、高速クロック
ＣＬ　Ｋ　１か供給される０３１のＤ型フリップフロッ
プ３と、低速クロックＣＬＫ　２か供給される第２のＤ
型フリップフロップ４とを有するアナログ部と、第１の
フリップフロップ３の出力データの平均化処理を行う演
算捕１１回路６と、デシメーションフィルタ（デジタル
フィルタ）７とを有するデジタル部とからなっている。

高速クロックＣＬＫ１の周波数は、低速クロックＣＬ　
Ｋ　２の周波数の４　Ｆとなっている。すなわち、］ピ
ッｌ−Ａ／Ｄ変換器の動作クロック（高速クロックＣＬ
ＫＩ）と］ピッｌ−Ｄ／Ａ変換器の動ｆ［クロック（低
速クロックＣＬＫ２）の比をマルチクロックレー１−Ｍ
とすると、本実施例のマルチクロックレー１−Ｍは４″
であり、１ビットＤ／Ａ変換器か１回動作する毎に１ピ
ッｌ−Ａ　／　Ｄ変換器は４個のデータを出力する。こ
の４個のデータの平均値（ｍｄａｔａ）をＡ／Ｄ変換器
の出力と考えると、等価的にＡ／Ｄ変換器のみを多ビッ
ト化したことになる。

本実施例では、１ビットＤ／Ａ変換器５．積分器１は低
速クロックＣＬ　Ｋ　２により動作するため高精度の動
作が可能である。さらに、１ピツＩ・のデジタルデータ
は、低速クロックＣＬＫ２の４倍の１ノートて出力され
るため、出力されたデータの４個分の平均値を３１算す
ることにより、“０”′１”以外に、”０．２５”、　
　”０．５”雪の階Ｊ！１表現がｉ−４能であり、高精
度化を図れる。また、デジタル部分を高速に動作させる
ため、処理速度も低ドしない。

次に、第１図の回路において、マルチクロックレー１−
Ｍを“２”とした場合の動ｆ′］を第２図（タイミンク
チャニｌ−）を用いて具体的に説明する。

Ｄ型フリップフロップ′３，４はクロックＣＬ　Ｋ１お
よびクロックＣＬ　Ｋ　２のポンチイブエツジで入力デ
ータをホールドするようになっている。積分器１の出力
電圧イか図示されるようなのこぎり波状となった場合、
時刻を口からｔ５に着１１すると、比較器２のＦ＋−１
カウは時刻ｔ］からｔ３まての期間ハイレベルとなり、
Ｄ型フリ・ツブフロ、ツブ′３の用カニは、時刻（１か
ら（４まての期間〕＼イレベルとなる。一方、Ｄ型フリ
ップフロップ４の出カオは、時刻ｔ２からｔ５まての期
間ノ＼イレベルとなる。

クロックＣＬ　Ｋ　２の１周期をｌｉ位として、１１７
ｉ刻ｔ　Ｏからｔ５の期間における各り型フリップフロ
ップから得られるデータの内容を比較すると、Ｄ型フリ
ップフロップ３（用カニ）の場合は、０５″　　′１”
、　“〔］、５°°となり、Ｄ型フリップフロップ４の
場合は０”、　°１”、］”となる。積分器１の用カイ
が零クロスする領域においては、高速クロックＣＬ　Ｋ
　１て動イ′［するＤ型フリップフロップ３から得られ
るデータ（平均演算後）は、従来例にない“０．５”の
階調表現が可能であり、それたけＩ９」精度化されてい
ることがわかる。

すなわち、マルチクロック化した場合、出力ブタは°０
”　　゛１”１　“０．５”の３種類となり、等価的に
多ビットＡ／Ｄ変換回路を採用したのと同様の動作とな
る。

＠−う図はマルチクロックレー１−Ｍを２”とし、スケ
ール（階調）を“−１”、　“〔ど、”＋１“としたと
きの本実施例の効果を説明するための図である。

積分器１の出力が零クロスする場合、マルチクロックＡ
／Ｄは、平均値出力として“０゛′を出力するが、従来
例の場合は出力は“１”となるためマルチクロック化し
た場合の量ｒ−化誤ｍＸ１（図１１、斜線が施されてい
る）は従来例のｔｒ化誤差Ｘ２（斜線か施されている）
より、かなり小さくなる。

第４図は他の実施例（マルチクロックレートは４”）の
要部構成を示す図である。

前掲の回路では、理解の容品のために２個のＤフリップ
フロップ回路３．４を並列に記載した。

しかし、この構成では、クロックＣＬＫＩとＣＬＫ２と
にスキューが生じた場合に、比較器２の出力が麦化する
タイミングで、データ出カニと、１ピッｌ−Ｄ／Ａ変換
回路５の人カオとの間に誤差が牛しる場合かある。本実
施例の回路は、この不都合を回避するために、２つのフ
リップフロップ１１．１２を直列に接続し、データ出力
を各フリップフロッゾの共通接続点から得るものである
。

第５図はさらに他の実施例の要部構成を示す図であり、
Ａ／Ｄ変換回路をｎビット構成とし、さらにその平均を
とることにより、量子化ノイズのいっそうの低減を図っ
たものである。

第６図は第１図の演算器１Ｆ回路６の構成例を示す回路
図である。たたし、Ａ／Ｄ変換回路には第４図の構成を
使用している。

本来マルチクロック型はΔΣＡ／Ｄの次数（積分器の次
数）によらないが、ここでは２次（別名２重積分型）の
場合を示す（１次、２次、それ以」二のものにも適用可
能である）。

この演算補正回路は、平均演算部２１（演算回路１８、
リセット回路Ｒ，１，／４回路２０からなり、この出力
を、遅延、係数乗算および合成を用いたデジタルフィル
タ処理し、さらに、Ｄ型フリップフロップ１２の出力デ
ータに加算して後続のデシメーションフィルタにわたす
。

すなわち、１ビットＤ／Ａにいくデータを（＋　＋ｌ　
ａ　ｔａ（ｎ）とし、マルチクロック時のデータＭ個の
平均値をｍｄａＬａとし、ｄｄａｔａ（ｎ）　−ｍｄａ
ｔａ（ｎ）　＝　ｃｏｍｐ（ｎ）とすると、ΔΣＡ／Ｄ
変換出力は、ｔｌｔｌａｔａ（ｎ）−＋１　２ｃｏ１１ｐ（ｎ）　　
／ｄＬ　　２＝ｔｌｄａＬａ（ｎ）ｉｃｏｍｐ（ｎ）　
−２ｃｏｍｐ（ｎ−１）　＋ｃｏｍｐ（ｎ−２）　ｌ　
　となり、これをデシメーションフィルタに渡すことに
なる。

（発明の効果）以上説明したように本発明は、ΔΣＡ／Ｄ変換器をマル
チクロック化することにより、素ｒ精度等の条件をさほ
と厳しくすることなく、かつ、実現が容易な比較的筒中
な構成でもって、ΔΣＡ／Ｄ変換器の高精度化、高速化
を図ることができる。

【図面の簡単な説明】

第１図は本発明の一実施例の構成を示す回路図、第２図
は第１図の実施例の動作を説明するためのタイミングチ
ャート、第３図は第１図の実施例のＩｉｋ’Ｆ化誤差低減効果を
説明するための図、第４図は本発明の他の実施例の要部構成を示すブロック
図、第５図はさらに他の実施例の要部構成を示すブ０ツク図
、第６図は演算補正回路６の構成例を示す回路図である。１・・・積分器　　　　　　　２・・・比較器３．４・
・・Ｄ型フリップフロップ５・・・１ビットＤ／Ａ変換回路６・・・演算器１１ら回路７・・・デジタルフィルタ８・・・演算器　　　　　　　ＩＯ・・・分周器＋１，
１２・・・Ｄ型フリップフロップ１４・・・Ｄ型フリッ
プフロップ１５・・・ｎビットＡ／Ｄ変換回路ＣＬＫＩ・・・高速クロックＣＬＫ２・・・低速クロック６演舞補正回路

Claims

【特許請求の範囲】アナログ信号入力の積分器（１）と、該積分器（１）の
出力を１ビットのデジタルデータに変換する比較器（２
）と、該比較器（２）の出力信号を入力とする第１のフ
リップフロップ（４）と、該第１のフリップフロップ（
４）の出力信号をアナログ信号に変換するＤ／Ａ変換器
（５）とを有し、該Ｄ／Ａ変換器（５）の出力が前記積
分器（１）の入力として帰還され、この結果、前記アナ
ログ信号入力と前記Ｄ／Ａ変換器（５）の出力との差分
が前記積分器（１）によって積分され、前記比較器（２
）から出力される量子化データに重畳されるノイズをデ
ジタルフィルタ（７）によって除去して変換出力を得る
ΔΣＡ／Ｄ変換器において、前記積分器（１）とデジタルフィルタ（７）との間に第
２のフリップフロップ（３）が接続され、該第２のフリ
ップフロップ（３）の動作クロックレートは、前記第１
のフリップフロップ（４）の動作クロックレートのＭ（
Ｍは整数）倍となっており、この結果、第２のフリップ
フロップ（３）のデータ出力数は第１のフリップフロッ
プ（４）のデータ出力数のＭ倍となっており、さらに、前記第２のフリップフロップ（３）から得られ
るＭ個のデータの平均演算を行う機能を具備する演算回
路（６）が設けられていることを特徴とするΔΣＡ／Ｄ
変換器。