JPS6022681Y2 - ディジタル・アナログ変換器 - Google Patents
ディジタル・アナログ変換器Info
- Publication number
- JPS6022681Y2 JPS6022681Y2 JP17023178U JP17023178U JPS6022681Y2 JP S6022681 Y2 JPS6022681 Y2 JP S6022681Y2 JP 17023178 U JP17023178 U JP 17023178U JP 17023178 U JP17023178 U JP 17023178U JP S6022681 Y2 JPS6022681 Y2 JP S6022681Y2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- pulse width
- output
- input
- digital
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Analogue/Digital Conversion (AREA)
Description
【考案の詳細な説明】
本考案はディジタル・アナログ変換器（以下Ｄ／Ａ変換
器と略称する）特に、ディジタル符号の重みをパルス幅
に変換してアナログ信号に変換するＤ／Ａ変換器に係る
。
器と略称する）特に、ディジタル符号の重みをパルス幅
に変換してアナログ信号に変換するＤ／Ａ変換器に係る
。
Ｄ／Ａ変換器では抵抗荷重形が広く使用されているが、
この回路構成には高精度の荷重抵抗を必要とする不利な
点がある。
この回路構成には高精度の荷重抵抗を必要とする不利な
点がある。
このため第１図に示すようにディジタル符号の信号１を
パルス幅変換回路２を介することにより、ディジタル符
号信号の各桁の重みによりパルス幅に変換し、その出力
信号３を低域通過形ろ波器４を通すことにより、アナロ
グ信号を得るＤ／Ａ変換器が知られている。
パルス幅変換回路２を介することにより、ディジタル符
号信号の各桁の重みによりパルス幅に変換し、その出力
信号３を低域通過形ろ波器４を通すことにより、アナロ
グ信号を得るＤ／Ａ変換器が知られている。
このＤ／Ａ変換器の出力の一例を第２図に示す。
ａは後縁変調、ｂは対称変調の場合である。
ディジタル入力信号１に対するアナログ信号出力は理想
的には第３図の点線で示されるが、実際にはパルス幅変
換出力３は立上り、立下り時間のずれ（クロックを基準
としたときの遅延時差および波形差）を考えると実線の
如くになる。
的には第３図の点線で示されるが、実際にはパルス幅変
換出力３は立上り、立下り時間のずれ（クロックを基準
としたときの遅延時差および波形差）を考えると実線の
如くになる。
理想的な場合との差Δはディジタル入力信号が全て０の
場合以外は常に同一となり、また正にも負にもなり得る
。
場合以外は常に同一となり、また正にも負にもなり得る
。
このずれは信号対雑音比の劣化となって現れ、取り除く
ことができない。
ことができない。
本考案の目的は上述のパルス幅変換によるＤ／Ａ変換器
を改良し、上記ずれΔの影響を軽減したＤ／Ａ変換器を
実現することである。
を改良し、上記ずれΔの影響を軽減したＤ／Ａ変換器を
実現することである。
本考案によるＤ／Ａ変換器は上記目的を実現するため、
第４図にパルス幅変換出力を示すごとく、入力ディジタ
ル信号の各ビットが“０゛′である場合にも任意のパル
ス幅を出すようにしたことを特徴とする。
第４図にパルス幅変換出力を示すごとく、入力ディジタ
ル信号の各ビットが“０゛′である場合にも任意のパル
ス幅を出すようにしたことを特徴とする。
このようにしたパルス幅変換出力を用いることにより、
ディジタル入力信号に対するアナログ出力信号の直線性
は補償され、波形の立上り、立下り波形にずれがあって
も、信号対雑音比を悪化させることなくＤ／Ａ変換を行
なうことができる。
ディジタル入力信号に対するアナログ出力信号の直線性
は補償され、波形の立上り、立下り波形にずれがあって
も、信号対雑音比を悪化させることなくＤ／Ａ変換を行
なうことができる。
なお、この場合、低域通過形ろ波器出力として直流分が
生ずるが、これはパルス幅変換器以降の回路で除去でき
る。
生ずるが、これはパルス幅変換器以降の回路で除去でき
る。
以下図面により本考案によるＤ／Ａ変換器について詳細
に説明する。
に説明する。
第５図は本考案によるＤ／Ａ変換器の一実施例の構成を
示すブロック図である。
示すブロック図である。
第６図は上記実施例の動作説明のため、入力ディジタル
信号が３ビツトである場合のタイムチャート図で、左側
の符号は第５図の同一符号を付す部分の信号であること
を示す。
信号が３ビツトである場合のタイムチャート図で、左側
の符号は第５図の同一符号を付す部分の信号であること
を示す。
第５図において、Ｄ／Ａ変換器は５ビツトの同期式カウ
ンタ６．３ビツトのアップ・ダウンカウンタ７、および
Ｊ−にフリップ・フロップ回路８を図示の如く結線して
構成されている。
ンタ６．３ビツトのアップ・ダウンカウンタ７、および
Ｊ−にフリップ・フロップ回路８を図示の如く結線して
構成されている。
これらのカウンタ、およびフリップ・フロップ回路は従
来よく知られているので詳細な説明は省略する。
来よく知られているので詳細な説明は省略する。
さて、上記Ｄ／Ａ変換器において、クロック信号ａおよ
びロード入力信号すにより同期式カウンタ６の出力信号
はｃ、 ｄ、 ｅ、 ｆおよびｇのようになる。
びロード入力信号すにより同期式カウンタ６の出力信号
はｃ、 ｄ、 ｅ、 ｆおよびｇのようになる。
ここでロード信号すは変換されるコード信号毎に加えら
れるものである。
れるものである。
アップ・ダウンカウンタ７は信号ｆが６“ＯＮのときは
アップカウンタとなり°°１′のときはダウンカウンタ
となり、入力信号り、ｉ、ｊの信号（入力コード）によ
って初期条件が設定される。
アップカウンタとなり°°１′のときはダウンカウンタ
となり、入力信号り、ｉ、ｊの信号（入力コード）によ
って初期条件が設定される。
スタート時は出力端子の信号に、１．ｍは上記り、ｉ、
ｊと同じとなり、クロック信号ａが加えられると信号ｆ
が０゛のときはアップカウンタとして、信号ｆが１゛の
ときはダウンカウンタとして働く。
ｊと同じとなり、クロック信号ａが加えられると信号ｆ
が０゛のときはアップカウンタとして、信号ｆが１゛の
ときはダウンカウンタとして働く。
そして、ｋ、１．ｍが１．１．１あるいは０，０．０と
なったとき出力信号ｎを１゛とする。
なったとき出力信号ｎを１゛とする。
Ｊ、に、フリップ・フロップ８はロード入力信号すによ
り“Ｏｔｔとなっているが、上記信号ｎの最初のパルス
信号“１゛によって“０°゛から１′に変り又次のｎ＝
゛Ｆ°によって“１゛から“°０°。
り“Ｏｔｔとなっているが、上記信号ｎの最初のパルス
信号“１゛によって“０°゛から１′に変り又次のｎ＝
゛Ｆ°によって“１゛から“°０°。
に変る。
したがって、入力信号であるディジタル信号り、ｉ、ｊ
が“’１０１” （１０進数で５）ならば、上記第６図
の信号ｐに示すように出力信号の幅は１１クロック分（
２Ｘ５＋１）となる。
が“’１０１” （１０進数で５）ならば、上記第６図
の信号ｐに示すように出力信号の幅は１１クロック分（
２Ｘ５＋１）となる。
なお、ｇの信号が１゛になることにより、アップダウン
カウンタ７は停止する。
カウンタ７は停止する。
又、入力信号のディジタル信号コードｈ、 ｉ。
ｊが（“０． Ｏ，Ｏ”）のときは第６図右側のように
出力信号ｐの幅は１クロック分となる。
出力信号ｐの幅は１クロック分となる。
上述したように本考案によるＤ／Ａ変換器では入力コー
ドが０“のときでもクロック幅１の出力が得られる。
ドが０“のときでもクロック幅１の出力が得られる。
なお、本考案は上記実施例に限定されるものでないこと
は明らかである。
は明らかである。
上記パルス幅に変換された信号は低域通過形ろ波器を通
すことによって容易にアナログ信号に変換される。
すことによって容易にアナログ信号に変換される。
第１図は従来のＤ／Ａ変換器のブロック図、第２図は従
来のＤ／Ａ変換の原理説明のためのタイムチャート図、
第３図は従来のＤ／Ａ変換器問題点説明のための入出力
特性図、第４図は本考案によるＤ／Ａ変換器の原理説明
のためのタイムチャート図、第５図は本考案によるＤ／
Ａ変換器の一実施例の要部の構成図、第６図は第５図の
実施例の動作説明のためのタイムチャート図である。
来のＤ／Ａ変換の原理説明のためのタイムチャート図、
第３図は従来のＤ／Ａ変換器問題点説明のための入出力
特性図、第４図は本考案によるＤ／Ａ変換器の原理説明
のためのタイムチャート図、第５図は本考案によるＤ／
Ａ変換器の一実施例の要部の構成図、第６図は第５図の
実施例の動作説明のためのタイムチャート図である。
Claims (1)
- 入力ディジタルコード信号を上記入力ディジタルコード
信号の値に対応したパルス幅の信号に変換するパルス幅
変換回路と上記変換回路の出力を入力とする低域通過形
濾波器とを縦続接続して構成されたディジタルアナログ
変換器において、上記パルス幅変換回路が、クロック信
号とロード信号によって駆動される同期式カウンタと、
上記入力ディジタルコード信号を入力とし、かつ上記ク
ロック信号と上記ロード信号によって駆動され、上記入
力ディジタルコード信号の値より一定数多い計数を行な
うアップダウンカウンタと、上記アップダウンカウンタ
の出力、上記クロック信号およびロッド信号によって駆
動され上記クロック信号の周期に上記アップダウンカウ
ンタの計数倍幅のパルスを発生するフリップフロップと
から構成され、上記入力ディジタル信号の値がＯのとき
にも一定のパルス幅のパルス信号を出力するように構成
されたことを特徴とするディジタルアナログ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17023178U JPS6022681Y2 (ja) | 1978-12-13 | 1978-12-13 | ディジタル・アナログ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17023178U JPS6022681Y2 (ja) | 1978-12-13 | 1978-12-13 | ディジタル・アナログ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5587037U JPS5587037U (ja) | 1980-06-16 |
| JPS6022681Y2 true JPS6022681Y2 (ja) | 1985-07-05 |
Family
ID=29173030
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17023178U Expired JPS6022681Y2 (ja) | 1978-12-13 | 1978-12-13 | ディジタル・アナログ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6022681Y2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0821859B2 (ja) * | 1987-01-16 | 1996-03-04 | 日本電信電話株式会社 | Ｄ／ａ変換方式 |
-
1978
- 1978-12-13 JP JP17023178U patent/JPS6022681Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5587037U (ja) | 1980-06-16 |
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