JPS6137810B2 - - Google Patents
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- JPS6137810B2 JPS6137810B2 JP55017805A JP1780580A JPS6137810B2 JP S6137810 B2 JPS6137810 B2 JP S6137810B2 JP 55017805 A JP55017805 A JP 55017805A JP 1780580 A JP1780580 A JP 1780580A JP S6137810 B2 JPS6137810 B2 JP S6137810B2
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- clock signal
- signal
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- 238000005070 sampling Methods 0.000 claims description 7
- 238000012937 correction Methods 0.000 description 13
- 238000010586 diagram Methods 0.000 description 9
- 239000003990 capacitor Substances 0.000 description 7
- 230000010363 phase shift Effects 0.000 description 3
- 238000012545 processing Methods 0.000 description 3
- 230000001934 delay Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 2
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M1/0617—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence
- H03M1/0624—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by synchronisation
-
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- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M1/08—Continuously compensating for, or preventing, undesired influence of physical parameters of noise
- H03M1/0836—Continuously compensating for, or preventing, undesired influence of physical parameters of noise of phase error, e.g. jitter
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/1205—Multiplexed conversion systems
- H03M1/121—Interleaved, i.e. using multiple converters or converter parts for one channel
- H03M1/1215—Interleaved, i.e. using multiple converters or converter parts for one channel using time-division multiplexing
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
本発明はアナログ・デジタル変換装置に関す
る。
る。
近年、アナログ信号のデジタル処理が盛んに行
われており、処理する信号の周波数も益々高くな
る傾向にある。このため、アナログ信号をデジタ
ル信号に変換するアナログ・デジタル（以下、
Ａ／Ｄと略す）変換装置には、高いサンプリング
周波数に応答する（即ち、高速の）Ａ／Ｄ変換器
が必要である。しかし、高速のＡ／Ｄ変換器の実
現は技術的に困難なため充分に要求を満たすもの
がないのが実状である。したがつて、従来、この
ような問題の解決法として、アナログ信号に対し
て並列に配置した複数台のＡ／Ｄ変換器に、位相
の異なるクロツク信号を印加し、夫々のＡ／Ｄ変
換器のデジタル信号出力を直列にすることによつ
て、等価的にサンプリング周波数を上げる方法が
提案されている。
われており、処理する信号の周波数も益々高くな
る傾向にある。このため、アナログ信号をデジタ
ル信号に変換するアナログ・デジタル（以下、
Ａ／Ｄと略す）変換装置には、高いサンプリング
周波数に応答する（即ち、高速の）Ａ／Ｄ変換器
が必要である。しかし、高速のＡ／Ｄ変換器の実
現は技術的に困難なため充分に要求を満たすもの
がないのが実状である。したがつて、従来、この
ような問題の解決法として、アナログ信号に対し
て並列に配置した複数台のＡ／Ｄ変換器に、位相
の異なるクロツク信号を印加し、夫々のＡ／Ｄ変
換器のデジタル信号出力を直列にすることによつ
て、等価的にサンプリング周波数を上げる方法が
提案されている。
第１図は、上述の従来方法を示すブロツク図で
ある。第１図において、アナログ入力信号は、入
力端子２を介して、複数台（第１図では２台）の
Ａ／Ｄ変換器４及び６に印加される。Ａ／Ｄ変換
器４及び６は、クロツク信号発生器８から印加さ
れるクロツク信号a1及びa2によつてデジタル信号
を夫々デジタル化し、デジタル出力を夫々高速記
憶装置１０及び１２に印加する。記憶装置１０及
び１２からの並列デジタル信号は、マルチプレク
サ１４で直列デジタル信号に変換され、出力端子
１６を介して次段の適当な回路（図示せず）に印
加される。
ある。第１図において、アナログ入力信号は、入
力端子２を介して、複数台（第１図では２台）の
Ａ／Ｄ変換器４及び６に印加される。Ａ／Ｄ変換
器４及び６は、クロツク信号発生器８から印加さ
れるクロツク信号a1及びa2によつてデジタル信号
を夫々デジタル化し、デジタル出力を夫々高速記
憶装置１０及び１２に印加する。記憶装置１０及
び１２からの並列デジタル信号は、マルチプレク
サ１４で直列デジタル信号に変換され、出力端子
１６を介して次段の適当な回路（図示せず）に印
加される。
このように、Ｎ台（Ｎは２以上の整数）のＡ／
Ｄ変換器を用いれば、等価的にサンプリング周波
数をＮ倍にすることができる。したがつて、同一
特性のＡ／Ｄ変換器を単独に用いた場合に比較し
て、Ｎ倍の分解能を得ることが可能である。
Ｄ変換器を用いれば、等価的にサンプリング周波
数をＮ倍にすることができる。したがつて、同一
特性のＡ／Ｄ変換器を単独に用いた場合に比較し
て、Ｎ倍の分解能を得ることが可能である。
ところで、第１図に示したＡ／Ｄ変換装置が、
第２図に実線で示したように、所定の時点ｔo-1
〜ｔo+4（例えば、クロツク信号a1＝ｔo-1，ｔo+
１，ｔo+3、a2＝ｔo，ｔo+2，ｔo+4）で傾斜波１
８をサンプリングすれば、所定のデジタル出力ｄ
o-1〜ｄo+4が得られる。しかし、実際には、(1)ク
ロツク信号の位相のずれ、或いは(2)複数のＡ／Ｄ
変換器間の特性の相違（例えば、伝播遅延時間の
ばらつき）、或いは(1)及び(2)の両方が原困となつ
て、例えばサンプリング時点ｔo，ｔo+2及びｔo+4
が夫々t′o，t′o+2及びt′o+4にずれたとすると、デ
ジタル出力も夫々d′o，d′o+2及びd′o+4となり所定
値からずれる。したがつて、高周波信号の精度を
上げる目的で複数台のＡ／Ｄ変換器を用いたにも
拘らず、精度が上らないという問題があつた。
第２図に実線で示したように、所定の時点ｔo-1
〜ｔo+4（例えば、クロツク信号a1＝ｔo-1，ｔo+
１，ｔo+3、a2＝ｔo，ｔo+2，ｔo+4）で傾斜波１
８をサンプリングすれば、所定のデジタル出力ｄ
o-1〜ｄo+4が得られる。しかし、実際には、(1)ク
ロツク信号の位相のずれ、或いは(2)複数のＡ／Ｄ
変換器間の特性の相違（例えば、伝播遅延時間の
ばらつき）、或いは(1)及び(2)の両方が原困となつ
て、例えばサンプリング時点ｔo，ｔo+2及びｔo+4
が夫々t′o，t′o+2及びt′o+4にずれたとすると、デ
ジタル出力も夫々d′o，d′o+2及びd′o+4となり所定
値からずれる。したがつて、高周波信号の精度を
上げる目的で複数台のＡ／Ｄ変換器を用いたにも
拘らず、精度が上らないという問題があつた。
本発明の目的は、このような従来例の問題点を
克服したＡ／Ｄ変換装置を提供するものである。
克服したＡ／Ｄ変換装置を提供するものである。
この目的のため、本発明は、位相の異なるＮ相
（Ｎは２以上の整数）のクロツク信号を発生する
クロツク発生手段と、該クロツク発生手段からの
上記Ｎ相のクロツク信号の各々に応じて共通のア
ナログ入力信号を夫々デジタル信号に変換するＮ
個のアナログ・デジタル変換器と、該Ｎ個のアナ
ログ・デジタル変換器に上記アナログ入力信号と
して傾斜波基準信号を共通に印加した際に、上記
基準信号の連続したサンプリング時点における上
記Ｎ個のアナログ・デジタル変換器の各出力間の
差を演算する演算手段と、上記Ｎ個のアナログ・
デジタル変換器の各出力間の差が互いに等しくな
る方向に、上記演算手段の出力に応じて上記Ｎ相
のクロツク信号と上記アナログ入力信号間の位相
差を制御する位相制御手段とを具えている。
（Ｎは２以上の整数）のクロツク信号を発生する
クロツク発生手段と、該クロツク発生手段からの
上記Ｎ相のクロツク信号の各々に応じて共通のア
ナログ入力信号を夫々デジタル信号に変換するＮ
個のアナログ・デジタル変換器と、該Ｎ個のアナ
ログ・デジタル変換器に上記アナログ入力信号と
して傾斜波基準信号を共通に印加した際に、上記
基準信号の連続したサンプリング時点における上
記Ｎ個のアナログ・デジタル変換器の各出力間の
差を演算する演算手段と、上記Ｎ個のアナログ・
デジタル変換器の各出力間の差が互いに等しくな
る方向に、上記演算手段の出力に応じて上記Ｎ相
のクロツク信号と上記アナログ入力信号間の位相
差を制御する位相制御手段とを具えている。
以下、添付の第３図乃至第６図を参照して、本
発明の実施例を説明する。尚、第１図に示したブ
ロツクに相当するブロツクには簡単のため同一符
号を付してある。
発明の実施例を説明する。尚、第１図に示したブ
ロツクに相当するブロツクには簡単のため同一符
号を付してある。
第３図は本発明の第１実施例を説明するための
ブロツク図であり、第１図のブロツクに新たに演
算手段である中央処理装置（以下CPUと略す）
２０、データ・レジスタ２２、デジタル・アナロ
グ（以下Ｄ／Ａと略す）変換器２４、位相制御手
段である可変遅延線２６から成る制御ループと、
遅延線２８、基準信号発生器３０、切換スイツチ
３２とを加えたものである。
ブロツク図であり、第１図のブロツクに新たに演
算手段である中央処理装置（以下CPUと略す）
２０、データ・レジスタ２２、デジタル・アナロ
グ（以下Ｄ／Ａと略す）変換器２４、位相制御手
段である可変遅延線２６から成る制御ループと、
遅延線２８、基準信号発生器３０、切換スイツチ
３２とを加えたものである。
次に、第３図の実施例の動作について説明す
る。先ず、切換スイツチ３２を基準信号発生器３
０側に切り換えて、基準信号、例えば第２図に示
した傾斜波１８をＡ／Ｄ変換器４及び６に印加す
る。クロツク信号発生手段８からのクロツク信号
a1及びa2に基づくサンプリング時点が正しけれ
ば、Ａ／Ｄ変換器４及び６は、第２図に関して述
べたように、時点ｔo-1〜ｔo+4の夫々でサンプリ
ングし、デジタル出力は夫々ｄo-1〜ｄo+4とな
る。いま、クロツク信号a2の位相がずれて、t′o，
t′o+2及びt′o+4の時点でサンプリングしたとする
と、d′o，d′o+2及びd′o+4等を含むデジタル出力が
記憶装置１２に、又ｄo-1，ｄo+1及びｄo+3等のデ
ジタル出力が記憶装置１０に夫々記憶される。と
ころで、クロツク信号の位相のずれとデジタル出
力の誤差の関係は、位相のずれをｔaとすると、 ｔa＝ｔo−t′o 基準信号１８の波形の関数をｖとして、 ｄv／ｄt＝Ｋ とすると、 ｔa＝１／２Ｋ｛（ｄo+1−d′o）−（d′o−ｄo-1）
｝ … (1) となる。CPU２０は、記憶装置１０及び１２か
らのデジタル・データを基にして(1)式の演算を行
う。ところで、可変遅延線２６の電圧対遅延時間
の関係を、 （遅延時間）／（電圧）＝Ｍ とし、Ｄ／Ａ変換器２４のデジタル入力対電圧出
力の関係を、 （電圧出力）／（デジタル入力）＝Ｌ とすると、CPU２０がデータ・レジスタ２２の
制御値を補正する補正データVcは、 Vc＝−１／２ＫＬＭ｛（ｄo+1−d′o） −（d′o−ｄo-1）｝ …(2) となる。(2)式は３個のデジタル出力から求まり、
上述のようにクロツク信号a1の２個とクロツク信
号a2の１個に対応するデジタル出力で計算した場
合には(2)式のように負号を付け、クロツク信号a1
及びa2夫々１個及び２個の場合には(2)式の負号を
正に変える。
る。先ず、切換スイツチ３２を基準信号発生器３
０側に切り換えて、基準信号、例えば第２図に示
した傾斜波１８をＡ／Ｄ変換器４及び６に印加す
る。クロツク信号発生手段８からのクロツク信号
a1及びa2に基づくサンプリング時点が正しけれ
ば、Ａ／Ｄ変換器４及び６は、第２図に関して述
べたように、時点ｔo-1〜ｔo+4の夫々でサンプリ
ングし、デジタル出力は夫々ｄo-1〜ｄo+4とな
る。いま、クロツク信号a2の位相がずれて、t′o，
t′o+2及びt′o+4の時点でサンプリングしたとする
と、d′o，d′o+2及びd′o+4等を含むデジタル出力が
記憶装置１２に、又ｄo-1，ｄo+1及びｄo+3等のデ
ジタル出力が記憶装置１０に夫々記憶される。と
ころで、クロツク信号の位相のずれとデジタル出
力の誤差の関係は、位相のずれをｔaとすると、 ｔa＝ｔo−t′o 基準信号１８の波形の関数をｖとして、 ｄv／ｄt＝Ｋ とすると、 ｔa＝１／２Ｋ｛（ｄo+1−d′o）−（d′o−ｄo-1）
｝ … (1) となる。CPU２０は、記憶装置１０及び１２か
らのデジタル・データを基にして(1)式の演算を行
う。ところで、可変遅延線２６の電圧対遅延時間
の関係を、 （遅延時間）／（電圧）＝Ｍ とし、Ｄ／Ａ変換器２４のデジタル入力対電圧出
力の関係を、 （電圧出力）／（デジタル入力）＝Ｌ とすると、CPU２０がデータ・レジスタ２２の
制御値を補正する補正データVcは、 Vc＝−１／２ＫＬＭ｛（ｄo+1−d′o） −（d′o−ｄo-1）｝ …(2) となる。(2)式は３個のデジタル出力から求まり、
上述のようにクロツク信号a1の２個とクロツク信
号a2の１個に対応するデジタル出力で計算した場
合には(2)式のように負号を付け、クロツク信号a1
及びa2夫々１個及び２個の場合には(2)式の負号を
正に変える。
尚、３個のデジタル出力値では正確な補正値が
求まらない場合には、異なつた個所でのデータで
演算を行つて平均すればよい。例えば、Ｎ回の測
定の平均をV′cとすると、 となる。
求まらない場合には、異なつた個所でのデータで
演算を行つて平均すればよい。例えば、Ｎ回の測
定の平均をV′cとすると、 となる。
このようにして可変遅延線２６を制御する制御
値が求まる。若し、補正値が零であれば、クロツ
ク信号の位相は正確に補正されたことになるの
で、手動又はCPU２０の制御により切換スイツ
チ３２を入力端子２側に切り換えてアナログ入力
信号のＡ／Ｄ変換を行う。一方、補正値が零でな
い場合は、データ・レジスタ２２に記憶されてい
る制御値（デジタル）をＤ／Ａ変換器２４でアナ
ログ変換して可変遅延線２６に印加し、補正され
たデジタル・データを基にして再び上述のように
新たに補正値Vc又はV′cを求める。この補正値が
零であれば、手動又はCPU２０の制御により切
換スイツチ３２を入力端子２側に切り換えて入力
アナログ信号のＡ／Ｄ変換を行い、補正値が零で
なければ零になる迄上述の位相補正及び演算を繰
り返す。尚、クロツク信号a1の線路に遅延線２８
が設けられているが、必ずしも必要なものではな
い。しかし、遅延線２８の配置によつて、可変遅
延線２６によりクロツク信号a1の位相をクロツク
信号a1に対し進めることもできるので位相補正操
作が容易になる。更に、遅延線２８での遅延時間
を、例えば手動により変化できれば、クロツク信
号の位相補正は一層容易となる。
値が求まる。若し、補正値が零であれば、クロツ
ク信号の位相は正確に補正されたことになるの
で、手動又はCPU２０の制御により切換スイツ
チ３２を入力端子２側に切り換えてアナログ入力
信号のＡ／Ｄ変換を行う。一方、補正値が零でな
い場合は、データ・レジスタ２２に記憶されてい
る制御値（デジタル）をＤ／Ａ変換器２４でアナ
ログ変換して可変遅延線２６に印加し、補正され
たデジタル・データを基にして再び上述のように
新たに補正値Vc又はV′cを求める。この補正値が
零であれば、手動又はCPU２０の制御により切
換スイツチ３２を入力端子２側に切り換えて入力
アナログ信号のＡ／Ｄ変換を行い、補正値が零で
なければ零になる迄上述の位相補正及び演算を繰
り返す。尚、クロツク信号a1の線路に遅延線２８
が設けられているが、必ずしも必要なものではな
い。しかし、遅延線２８の配置によつて、可変遅
延線２６によりクロツク信号a1の位相をクロツク
信号a1に対し進めることもできるので位相補正操
作が容易になる。更に、遅延線２８での遅延時間
を、例えば手動により変化できれば、クロツク信
号の位相補正は一層容易となる。
第４図は、第３図のブロツク図の要部の具体的
な回路図である。第３図のＤ／Ａ変換器２４に相
当するＤ／Ａ変換チツプ３０の入力端子A1〜A8
には、データ・レジスタ２２から上述の(2)又は(3)
式で補正されたデジタル制御値が印加される。ア
ナログ変換された制御信号電流はＤ／Ａ変換チツ
プ３０の出力端I0から抵抗器３２を介してアース
に流れる。この制御信号電流による抵抗器３２で
の電圧降下によつて、比較器３４の端子３４ｂに
印加される閾値が決まる。コンデンサ及びインダ
クタから成る３６及び３８は夫々デカツプリング
用である。４０は第３図のクロツク信号発生手段
８の一部であり、第４図ではＤ型フリツプ・フロ
ツプ４２で位相が180゜異るクロツク信号a1及び
a2を発生している。即ち、フリツプ・フロツプ４
２のクロツク端子CLに印加されたクロツク信号
により、フリツプ・フロツプ４２はその出力端子
Ｑ及びに夫々クロツク信号a2及びa1を発生す
る。クロツク信号a1は、可変遅延回路の可変中心
までの遅延を補償する遅延線２８、オープン・エ
ミツタの緩衝増幅器４４、端子４６を介して、第
３図のＡ／Ｄ変換器４に印加される。一方、クロ
ツク信号a2は、コンデンサ５０及び抵抗器５２に
より立ち下がり部分が時定数τに依存した対数波
形となり、比較器４８の反転入力端子４８ａに印
加される。また比較器４８で反転された出力は、
コンデンサ５０′及び抵抗器５２′によりやはり立
ち下がり部分が対数波形となつて比較器３４の反
転入力端子３４ａに印加される。一方、上述した
ように、比較器４８及び３４の他の入力端子４８
ｂ及び３４ｂにはＤ／Ａ変換チツプ３０の出力の
関数である閾値が印加されるので、比較器４８で
は、クロツク信号a2の立ち下がり部分が遅延され
また比較器３４では、クロツク信号a2の立ち上が
りに相当する部分が遅延されて、比較器３４の出
力端には、クロツク信号a2と同一パルス幅を持
ち、閾値によつて定まる時間αだけ遅延したクロ
ツク信号a′2が発生する。このクロツク信号a′2は
端子５４を介して第３図のＡ／Ｄ変換器６に印加
される。尚、コンデンサ５６，５６′及び５８は
夫々直流安定用であり、コンデンサ６０はデカツ
プリング用である。
な回路図である。第３図のＤ／Ａ変換器２４に相
当するＤ／Ａ変換チツプ３０の入力端子A1〜A8
には、データ・レジスタ２２から上述の(2)又は(3)
式で補正されたデジタル制御値が印加される。ア
ナログ変換された制御信号電流はＤ／Ａ変換チツ
プ３０の出力端I0から抵抗器３２を介してアース
に流れる。この制御信号電流による抵抗器３２で
の電圧降下によつて、比較器３４の端子３４ｂに
印加される閾値が決まる。コンデンサ及びインダ
クタから成る３６及び３８は夫々デカツプリング
用である。４０は第３図のクロツク信号発生手段
８の一部であり、第４図ではＤ型フリツプ・フロ
ツプ４２で位相が180゜異るクロツク信号a1及び
a2を発生している。即ち、フリツプ・フロツプ４
２のクロツク端子CLに印加されたクロツク信号
により、フリツプ・フロツプ４２はその出力端子
Ｑ及びに夫々クロツク信号a2及びa1を発生す
る。クロツク信号a1は、可変遅延回路の可変中心
までの遅延を補償する遅延線２８、オープン・エ
ミツタの緩衝増幅器４４、端子４６を介して、第
３図のＡ／Ｄ変換器４に印加される。一方、クロ
ツク信号a2は、コンデンサ５０及び抵抗器５２に
より立ち下がり部分が時定数τに依存した対数波
形となり、比較器４８の反転入力端子４８ａに印
加される。また比較器４８で反転された出力は、
コンデンサ５０′及び抵抗器５２′によりやはり立
ち下がり部分が対数波形となつて比較器３４の反
転入力端子３４ａに印加される。一方、上述した
ように、比較器４８及び３４の他の入力端子４８
ｂ及び３４ｂにはＤ／Ａ変換チツプ３０の出力の
関数である閾値が印加されるので、比較器４８で
は、クロツク信号a2の立ち下がり部分が遅延され
また比較器３４では、クロツク信号a2の立ち上が
りに相当する部分が遅延されて、比較器３４の出
力端には、クロツク信号a2と同一パルス幅を持
ち、閾値によつて定まる時間αだけ遅延したクロ
ツク信号a′2が発生する。このクロツク信号a′2は
端子５４を介して第３図のＡ／Ｄ変換器６に印加
される。尚、コンデンサ５６，５６′及び５８は
夫々直流安定用であり、コンデンサ６０はデカツ
プリング用である。
第５図は、第３図の基準信号発生器の一例を示
す回路図である。６２はトランジスタ（以下TR
と略す）６４を用いた定電流源、６６はTR６８
及び７０を用いた公知の電流スイツチであり端子
７２に印加されるクロツク信号によつてTR６８
及び７０が交互にオンオフする。TR７０がオフ
の場合には、定電流源６２からコンデンサ７４に
電荷が蓄積され、一定値以上になるとシヨツトキ
ーダイオード７６がオンし、TR７０がオンの場
合にコンデンサ７４の電荷を放電するので、緩衝
増幅器７８を介して、端子８０に図示の如きのこ
ぎり波形の反転した基準信号が発生する。尚、端
子８０は第３図の切換スイツチ３２に接続してい
る。
す回路図である。６２はトランジスタ（以下TR
と略す）６４を用いた定電流源、６６はTR６８
及び７０を用いた公知の電流スイツチであり端子
７２に印加されるクロツク信号によつてTR６８
及び７０が交互にオンオフする。TR７０がオフ
の場合には、定電流源６２からコンデンサ７４に
電荷が蓄積され、一定値以上になるとシヨツトキ
ーダイオード７６がオンし、TR７０がオンの場
合にコンデンサ７４の電荷を放電するので、緩衝
増幅器７８を介して、端子８０に図示の如きのこ
ぎり波形の反転した基準信号が発生する。尚、端
子８０は第３図の切換スイツチ３２に接続してい
る。
第６図は本発明の第２実施例を示すブロツク図
である。第３図の第１実施例と第２実施例の相違
点は、前者ではＡ／Ｄ変換器に印加するクロツク
信号の位相を補正したのに対し、後者ではＡ／Ｄ
変換器に入力されるアナログ信号の位相を補正す
ることである。このため、アナログ量を遅延させ
る可変遅延手段８２をＡ／Ｄ変換器６の入力側に
接続している。又、遅延回路をクロツク信号a2側
又はＡ／Ｄ変換器４の入力側に設けてもよい。第
２実施例の動作は、第１実施例の場合と基本的に
同一なので詳細は省く。
である。第３図の第１実施例と第２実施例の相違
点は、前者ではＡ／Ｄ変換器に印加するクロツク
信号の位相を補正したのに対し、後者ではＡ／Ｄ
変換器に入力されるアナログ信号の位相を補正す
ることである。このため、アナログ量を遅延させ
る可変遅延手段８２をＡ／Ｄ変換器６の入力側に
接続している。又、遅延回路をクロツク信号a2側
又はＡ／Ｄ変換器４の入力側に設けてもよい。第
２実施例の動作は、第１実施例の場合と基本的に
同一なので詳細は省く。
尚、第１及び第２実施例の位相補正を合わせ
て、クロツク信号とアナログ入力信号を同時に補
正することもできる。何れにしても、クロツク信
号とアナログ入力信号間の位相差を補正するよう
にすればよい。
て、クロツク信号とアナログ入力信号を同時に補
正することもできる。何れにしても、クロツク信
号とアナログ入力信号間の位相差を補正するよう
にすればよい。
第３及び第６図において、補正値が零になつた
後（即ち、補正が終つた後）に切換スイツチ３２
を入力端子２側に切り換えてからも、所定時間毎
にＡ／Ｄ変換器４及び６のデジタル出力の演算を
行い自動的に位相補正を行えば精度の高いＡ／Ｄ
変換を行うことができる。尚、切換スイツチ３２
の動作は自動的に行なわせればよい。
後（即ち、補正が終つた後）に切換スイツチ３２
を入力端子２側に切り換えてからも、所定時間毎
にＡ／Ｄ変換器４及び６のデジタル出力の演算を
行い自動的に位相補正を行えば精度の高いＡ／Ｄ
変換を行うことができる。尚、切換スイツチ３２
の動作は自動的に行なわせればよい。
補正の精度を上げるため、異つたデータの平均
をとつてもよい。
をとつてもよい。
尚、可変遅延手段としては、例えば、可変容量
ダイオードを用いたものであつてもよいし、
CPUの演算結果を直接Ｄ／Ａ変換してアナログ
記憶素子に記憶させてもよい。
ダイオードを用いたものであつてもよいし、
CPUの演算結果を直接Ｄ／Ａ変換してアナログ
記憶素子に記憶させてもよい。
更に、第１及び第２実施例は共に２台のＡ／Ｄ
変換器を用いているが、２台以上の場合であつて
も本発明が応用されることは明らかである。
変換器を用いているが、２台以上の場合であつて
も本発明が応用されることは明らかである。
更に、アナログ入力信号に基準信号が既に入つ
ている場合には、基準信号発生器３０は不要であ
る。
ている場合には、基準信号発生器３０は不要であ
る。
以上説明したように、本発明によれば、自動的
にクロツク信号とアナログ入力信号間の位相差の
補正ができるので、クロツク信号のずれ及びＡ／
Ｄ変換器の回路部品の温度変化や経年変化による
伝播遅延時間の変化を補正することが可能であ
り、長期間にわたり高周波精度の良好なＡ／Ｄ変
換を実現できる。
にクロツク信号とアナログ入力信号間の位相差の
補正ができるので、クロツク信号のずれ及びＡ／
Ｄ変換器の回路部品の温度変化や経年変化による
伝播遅延時間の変化を補正することが可能であ
り、長期間にわたり高周波精度の良好なＡ／Ｄ変
換を実現できる。
更に、基準信号が傾斜波であるため、Ｎ個のア
ナログ・デジタル変換器の各出力間の差が、その
ままクロツク信号と傾斜波基準信号の位相差に比
例する。したがつて、位相補正が簡単にできると
いう効果も有する。
ナログ・デジタル変換器の各出力間の差が、その
ままクロツク信号と傾斜波基準信号の位相差に比
例する。したがつて、位相補正が簡単にできると
いう効果も有する。
第１図は従来のアナログ・デジタル変換装置、
第２図はアナログ・デジタル変換の様子を示すグ
ラフ、第３図は本発明の第１実施例を示すブロツ
ク図、第４図及び第５図は夫々本発明に応用でき
る回路の回路図、第６図は本発明の第２実施例を
示すブロツク図。 ４，６……アナログ・デジタル（Ａ／Ｄ）変換
器、８……クロツク信号発生手段、２０……中央
処理装置（CPU）、２２……データ・レジスタ、
２４……デジタル・アナログ（Ｄ／Ａ）変換器、
２６……可変遅延手段。
第２図はアナログ・デジタル変換の様子を示すグ
ラフ、第３図は本発明の第１実施例を示すブロツ
ク図、第４図及び第５図は夫々本発明に応用でき
る回路の回路図、第６図は本発明の第２実施例を
示すブロツク図。 ４，６……アナログ・デジタル（Ａ／Ｄ）変換
器、８……クロツク信号発生手段、２０……中央
処理装置（CPU）、２２……データ・レジスタ、
２４……デジタル・アナログ（Ｄ／Ａ）変換器、
２６……可変遅延手段。
Claims (1)
- １ 位相の異なるＮ相（Ｎは２以上の整数）のク
ロツク信号を発生するクロツク発生手段と、該ク
ロツク発生手段からの上記Ｎ相のクロツク信号の
各々に応じて共通のアナログ入力信号を夫々デジ
タル信号に変換するＮ個のアナログ・デジタル変
換器と、該Ｎ個のアナログ・デジタル変換器に上
記アナログ入力信号として傾斜波基準信号を共通
に印加した際に、上記基準信号の連続したサンプ
リング時点における上記Ｎ個のアナログ・デジタ
ル変換器の各出力間の差を演算する演算手段と、
上記Ｎ個のアナログ・デジタル変換器の各出力間
の差が互いに等しくなる方向に、上記演算手段の
出力に応じて上記Ｎ相のクロツク信号と上記アナ
ログ入力信号間の位相差を制御する位相制御手段
とを具えたことを特徴とするアナログ・デジタル
変換装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1780580A JPS56115026A (en) | 1980-02-18 | 1980-02-18 | Analog-digital converter |
| US06/223,979 US4345241A (en) | 1980-02-18 | 1981-01-12 | Analog-to-digital conversion method and apparatus |
| CA000369079A CA1169971A (en) | 1980-02-18 | 1981-01-22 | Analog-to-digital conversion apparatus |
| GB8104905A GB2070364B (en) | 1980-02-18 | 1981-02-17 | Converter |
| FR8103478A FR2476412B1 (fr) | 1980-02-18 | 1981-02-17 | Procede et appareil pour effectuer des conversions analogiques-numeriques |
| DE3105782A DE3105782C2 (de) | 1980-02-18 | 1981-02-17 | Analog-Digitalumsetzer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1780580A JPS56115026A (en) | 1980-02-18 | 1980-02-18 | Analog-digital converter |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56115026A JPS56115026A (en) | 1981-09-10 |
| JPS6137810B2 true JPS6137810B2 (ja) | 1986-08-26 |
Family
ID=11953935
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1780580A Granted JPS56115026A (en) | 1980-02-18 | 1980-02-18 | Analog-digital converter |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4345241A (ja) |
| JP (1) | JPS56115026A (ja) |
| CA (1) | CA1169971A (ja) |
| DE (1) | DE3105782C2 (ja) |
| FR (1) | FR2476412B1 (ja) |
| GB (1) | GB2070364B (ja) |
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| US10792526B2 (en) | 2014-06-27 | 2020-10-06 | Anvil International, Llc | Adjustable bracket and hub for flexible hose support |
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- 1981-02-17 GB GB8104905A patent/GB2070364B/en not_active Expired
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