FR2476412A1 - Procede et appareil pour effectuer des conversions analogiques-numeriques - Google Patents
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Abstract
-APPAREIL ET PROCEDE DE CONVERSION ANALOGIQUE-NUMERIQUE A GRANDE VITESSE, PAR L'USAGE DE PLUSIEURS CONVERTISSEURS ANALOGIQUES-NUMERIQUES DISPOSES EN PARALLELE; -ON APPLIQUE UN SIGNAL D'HORLOGE AUX CONVERTISSEURS 4, 6 AVEC UN DEPHASAGE AFIN D'ACCROITRE LA FREQUENCE EQUIVALENTE D'ECHANTILLONNAGE EN MULTIPLEXANT 14 LES SORTIES EN FORME SERIELLE; UN SIGNAL DE REFERENCE LINEAIRE, INCLINE 18 OU EN DENT DE SCIE, EST UTILISE POUR MAINTENIR LA RELATION CORRECTE DE PHASES, CE QUI SUPPRIME TOUTE ERREUR DUE A DES DIFFERENCES DE CARACTERISTIQUES ELECTRIQUES ENTRE LES CONVERTISSEURS. CETTE CORRECTION PEUT ETRE ASSUREE AUTOMATIQUEMENT EN UTILISANT UNE UNITE CENTRALE DE TRAITEMENT 20 AVANT DE CHIFFRER UN SIGNAL ANALOGIQUE D'ENTREE OU A TOUT INSTANT DESIRE; -APPLICATION A TOUS SYSTEMES NECESSITANT LA CONVERSION ANALOGIQUE-NUMERIQUE DE SIGNAUX.
Description
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L'invention a trait à un appareil pour effectuer des conversions
analogiques-numériques, ainsi qu'au procédé utilisé à cet effet.
Le traitement numérique ou digital d'un signal analogique s'est répandu considérablement ces dernières années, et la fréquence à chiffrer s'élève également de plus en plus. Il en découle une demande croissante
pour des convertisseurs analogiques-numériques (ADC = Analog-Digital Con-
verter) capables de répondre aux fréquences d'échantillonnage les plus élevées, ou encore pour des convertisseurs à grande vitesse destinés à chiffrer de tels signaux analogiques. Toutefois, la mise au point de ces convertisseurs ADC fonctionnant d'une façon satisfaisante à grande vitesse se heurte à des difficultés techniques. Un procédé classique
visant à résoudre ce problème consiste à utiliser plusieurs convertis-
seurs ADC en parallèle. Un signal d'horloge pour chacune des différentes
phases est appliqué aux convertisseurs ADC en parallèle afin de chif-
frer le signal d'entrée à des moments distincts, ce qui répartit suc-
cessivement les sorties numériques dans le temps afin de fournir une
fréquence d'échatillonnage à haut degré d'équivalence.
Sur le dessin annexé: La FIGURE 1 montre le schéma synoptique d'un appareil classique de conversion analogique-numérique;
La FIGURE 2 est un diagramme explicatif concernant cette conver-
sion analogique-numérique; La FIGURE 3 est un autre schéma synoptique montrant un premier mode de réalisation de l'invention; Les FIGURES 4 et 5 montrent des schémas de circuits applicables à des parties importantes de la présente invention, et La FIGURE 6 est un schéma synoptique relatif à une variante de
réalisation de l'invention.
Si l'on se réfère tout d'abord à la Figure 1 qui montre le sché-
ma synoptique d'un appareil classique, on voit qu'un signal analogique d'entrée est appliqué par l'intermédiaire de la borne d'entrée 2 à plusieurs (par exemple deux) convertisseurs analogiques-numériques ADC 4 et 6 qui chiffrent le signal analogique d'entrée-en réponse à des
signaux d'horloge a1 et a2 qui lui sont appliqués à partir d'un géné-
rateur 8 de signaux d'horloge. Les sorties chiffrées ou numériques de ces convertisseurs 4 et 6 sont appliquées respectivement aux mémoires à grande vitesse 10 et 12. Les sorties numériques parallèles de lecture des mémoires 10 et 12 sont converties en un signal numérique par un multiplexeur MUX 14et ce -signal parvient par l'intermédiaire de la
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-2 -
-borne de sortie 16 à un circuit ultérieur approprié (non représenté).
Il est évident que la fréquence d'échantillonnage équivalente
peut être augmentée par le facteur N en utilisant N-(soit 2 ou des nom-
bres entiers supérieurs) convertisseurs ADC. Par conséquent, la réso-
lution est augmentée N fois en comparaison d'un seul convertisseur ADC. Si les deux convertisseurs ADC représentés Figure 1 effectuent
l'échantillonnage d'un signal linéaire 18 ayant une pente telle qu'in-
diquée sur le diagramme de la Figure 2 à des instants pré-établis dans le temps, tels que tn-letn+4 (traits pleins verticaux), par exemple a1 = tn1, tn+1, tn+3,......., a2 = tn, tn+2, tn+4,....., on peut obtenir des sorties numériques correctes dn-1lodn+4. Toutefois, en
pratique, des points ou instants d'échantillonnage tn, tn+2, tn+4......
peuvent se décaler ou déphaser respectivement en tn', tn'+2, tn'+4,....
et donner des sorties numériques décalées et incorrectes dn', dn'+2, dn'+ 4,..... en raison: (10) d'une erreur de décalage de phase des signaux d'horloge, et (2 ) de différences de caractéristiques, par exemple du temps de retard de propagation entre plusieurs convertisseurs ADC, ou d'une combinaison de ces causes (1 ) et (2 ). Cela pose un
problème du fait que la précision de la mesure n'est pas améliorée com-
me on l'escomptait, malgré l'utilisation de plusieurs convertisseurs
dans le but justement d'accroltre la précision de la mesure à haute-
fréquence. -
Par conséquent, l'invention a pour but de prévoir un appareil de conversion analogique-numérique qui soit exempt de cet inconvénient qui
caractérise la technique antérieure.
A cet effet, l'invention prévoit N (soit 2 ou un nombre entier
supérieur) convertisseurs ADC pour convertir un signal d'entrée analo-
gique en un signal de sortie numérique, des moyens générateurs de si-
gnaux d'horloge pour appliquer un signal d'horloge à différentes phases de chaque convertisseur ADC, des moyens de traitement pour traiter les sorties de ces convertisseurs ADC lorsqu'on applique un signal de référence à tous les convertisseurs ADC, et enfin des moyens de contrôle de phase pour contrôler effectivement le déphasage qui existe entre le signal d'horloge et le signal analogique d'entrée en réponse à la sortie
desdits moyens de traitement.
La présente invention sera maintenant décrite plus en détail en se rapportant aux Figures 3 à 6 du dessin, o pour-plus de simplicité
des symboles identiques servent à désigner des éléments semblables.
La Figure 3 montre un schema synoptique destiné à expliquer un -3 premier mode de réalisation de l'invention qui diffère de la Figure 1
par l'adjonction de moyens de traitement qui comprennent une unité cen-
traie de traitement (UCT) 20 ainsi qu'un convertisseur numérique-analo-
gique (DAC) 24; une boucle de commande qui comprend une ligne de retard ou de temporisation variable 26 qui constitue le moyen de contr8le de phase; une ligne de retard 28; un générateur de signaux de référence
, et enfin un commutateur 32.
Le fonctionnement de l'appareil représenté Figure 3 comprend au début l'actionnement du commutateur 32 afin d'appliquer par exemple un signal en pente 18, tel que le montre la Figure 2, tant au convertisseur
ADC 4 qu'au convertisseur ADC 6. Si les positions des instants d'échan-
tillonnage fixées par les signaux d'horloge a1 et a2 en provenance du générateur 8 de signaux d'horloge sont correctes, les convertisseurs ADC 4 et 6 effectuent l'échantillonnage aux instants tn-l1-.tn+4 afin
de chiffrer le signal comme il a été décrit plus haut. Les sorties nu-
mériques seront dans ce cas dn-1-dn+4. Or, si l'on suppose que les instants d'échantillonnage dans le temps ont été décalés de façon qu'ils
se produisent en tn', tn'+2, tn'+4,...... par suite d'erreur ou de dé-
phasage du signal a2 de l'horloge 8, les sorties numériques dn', dn'+2, dn'+4,.... seront stockées dans la mémoire 12 tandis que les sorties
numériques dn-1, dn+1, dn+3,.... seront stockées dans la mémoire 10.
La relation entre le déphasage du signal d'horloge et l'erreur dans la sortie numérique est donnée par l'expression suivante-: ta = tn - tn'
dans laquelle ta représente l'erreur de phase.
Le signal de référence 18 peut être donné par l'expression sui-
vante: dv/dt = K Ensuite, on a: ta 2 (dn+1 -dn') - (dn' - dn-1).(1)
L'unité centrale de traitement (UCT) 20 calcule l'expression (1) ci-
dessus d'après les données numériques stockées dans les mémoires 10 et 12. Par ailleurs, la relation entre la tension et le temps de retard de la ligne à retard variable 26 est: (temps de retard)/(tension) = M et la relation entre l'entrée numérique et la tension de sortie du
convertisseur DAC 24 est: -
(tension de sortie)/(entrée numérique) = L Enfin, les données de correction Vc pour l'unité centrale de traitement -4 - UCT 20 pour corriger le signal d'entrée du registre des données 22 peuvent être obtenues par l'expression suivante: I ( 2Va = K (dn+1 - dn') - (dn' - dn1).(2)
Vc = 2KLM 1.........
Cette expression (2) peut être calculée en utilisant trois sorties nu-
mériques. Le signe "moins" (-) est utilisé comme dans l'expression cidessus si on la calcule en utilisant deux données numériques sur le signal d'horloge a1 et une donnée numérique sur un autre signal d'horloge a2, mais le signe passe au "plus" (+) si on la calcule en utilisant une donnée numérique sur le signal d'horloge a et deux données numériques
sur le signal d'horloge a2.
-S'il est impossible d'obtenir les données de correction par trois données numériques, on peut effectuer les calculs en se basant sur trois données en différents endroits avant de-prendre la moyenne des calculs, Par exemple, si l'on effectue les calculs N fois, la valeur moyenne Vc' peut être obtenue par l'expression suivante: Vc'.= 1- 1 (dn+l - dn')X - (dn' dn-1)}..... (3)
1N 2KLM
Le signal de contrôle pour contrôler la ligne de retard variable
peut être obtenu de la façon indiquée ci-après: si la valeur de correc-
tion est nulle, la phase du signal d'horloge est corrigée avec précision et l'appareil est prêt à effectuer la conversion analogique-numérique
du signal analogique d'entrée si l'on actionne manuellement ou automa-
tiquement le commutateur 32 pour le placer sur la borne d'entrée 2, sous le contr8le de l'unité centrale de traitement 20. Si la correction n'est pas nulle, toutefois, la donnée de contr8le (en format numérique) stockée dans le registre des données 22 est appliquée à la ligne à
retard variable 26 après conversion en signal analogique par le con-
vertisseur DAC 24. La nouvelle valeur de correction Vc ou Vc' est ob-
tenue de nouveau d'après la donnée numérique corrigée comme on l'a décrit plus haut. On répète cette opération jusqu'à l'obtention d'une valeur corrigée nulle. Ensuite, l'unité centrale de traitement UCT 20 commande le commutateur 32 pour passer sur la borne d'entrée 2 afin de chiffrer
le signal analogique d'entrée. Il n'est pas toujours nécessaire d'uti-
liser la ligne de retard 28 dans le trajet du signal d'horloge ai, mais on l'utilise pour permettre au signal d'horloge a2 d'être en avance de phase par rapport au signal d'horloge a1, ce qui facilite l'opération
de correction de phase. En outre, la correction de phase du signal d'hor-
loge sera plus aisée si l'on peut faire varier manuellement le temps de
retard sur la ligne de retard 28.
-5- La Figure 4 montre en détail le schéma des connexions de certaines
unités importantes du schéma synoptique dela Figure 3. Aux bornes d'en-
trée A à A8 d'un convertisseur ultra-mince DAC 30, qui correspond au
DAC 24 de la Figure 3, on applique la valeur numérique corrigée de con-
trôle en provenance du registre des données 22 en calculant l'expres- sion soit <2), soit (3) indiquée plus haut. Le courant du signal de contrôle provenant de la borne I de la "puce" DAC 30 parvient à la o
masse à travers la résistance 32, après avoir été transformé en un si-
gnal analogique. La chute de tension à travers cette résistance 32, due
au courant du signal de commande, détermine le niveau de seuil du compa-
rateur 34 appliqué à la borne de référence 34 b Les réseaux de circuit 36 et 38 comportent des inducteurs et condensateurs afin d'assurer le
découplage pour les sources de tension +V et -V. Le circuit 40 repré-
sente une partie du générateur de signaux d'horloge 8 de la Figure 3.
Une bascule 42 du type D engendre des signaux d'horloge a1 et a2 dé-
phasés de 1800 entre eux. Autrement dit, la bascule 42 engendre des signaux d'horloge a1 et a2 appliqués respectivement aux bornes de sortie
Q et Q en réponse au signal d'horloge appliqué à la borne d'horloge CL.
Le signal d'horloge a est appliqué au convertisseur ADC 4 (Figure 3) par l'intermédiaire de la ligne de retard 28 afin de compenser un temps
de retard égal à la moitié de la totalité de la gamme des temps de re-
tard du circuit à retard variable, de l'amplificateur tampon émetteur 44 et de la borne 46. Par ailleurs, le signal d'horloge a2 est appliqué à la borne d'entrée à inversion 48a du comparateur 48. Un condensateur
50 et une résistance 52 modifient le bord descendant du signal d'hor-
loge a2 en une forme d'onde logarithmique avec une constante de temps Z. La sortie à inversion du comparateur 48 est ensuite appliquée à la borne d'entrée à inversion 34a du comparateur 34 avec une forme d'onde logarithmique sur le bord ascendant, grâce à un ensemble condensateur 50' et résistance 52'. Comme on l'a indiqué plus haut, on applique
aux autres bornes d'entrée 48b et 34b des comparateurs 48 et 34 le ni-
veau de seuil qui dépend de la sortie de la "puce" DAC 30. Par consé-
quent, le retard est dé au comparateur 48 sur le bord descendant du
signal d'horloge a2, alors qu'il est dû au comparateur 34 au bord as-
cendant du même signal d'horloge a2. Il s'ensuit qu'on obtient à la borne de sortie du comparateur 34 un signal d'horloge a2- ayant la
même largeur d'impulsion que le signal d'horloge a2 mais dont le re-
tard dans le temps est déterminé par le niveau de seuil. Le signal d'horloge a2' est ensuite appliqué au convertisseur ADC 6 de la Figure -6 -
3 à travers la borne 54. Les condensateurs 56, 56' et 58 servent à as-
surer la stabilisation du courant continu et le condensateur 60 assure
le découplage.
La Figure 5 montre à titre d'exemple le schéma des connexions du circuit de générateur 30 de signaux de référence. Un transistor ( ce
terme étant remplacé dans ce qui suit par le sigle "TR") 64 et les com-
posants de circuit y associés constituent une source de courant cons-
tant 62. Les TR 68 et 70 ainsi que les composants de circuit y associés
constituent un commutateur de courant 66 de type connu pour mettre al-
ternativement en circuit et hors-circuit l'appareil sous le contr8le d'un signal d'horloge appliqué à la borne 72. Lorsque le TR 70 n'est pas conducteur, la charge est stockée dans le condensateur 74 par la
source 62 de courant constant. Lorsque la tension aux bornes du conden-
sateur 74 atteint un niveau pré-fixé, la diode Schottky-76 devient conductrice, ce qui engendre un signal de référence en dent de scie às la borne de sortie 80 à travers un amplificateur tampon 78, comme le montre le dessin. La borne 80 est reliée au commutateur 32 de la Figure 3. La Figure 6 est un autre schéma synoptique montrant un second mode possible de réalisation de l'invention,-lequel diffère du premier (Figure 3) par le fait que la phase du signal d'horloge à appliquer au convertisseur ADC est corrigée dans le premier mode de réalisation, alors que c'est la phase du signal analogique destiné à être appliqué au convertisseur ADC qui est corrigée dans le second mode de réalisation, Un dispositif 82 à retard variable, qui sert à retarder la quantité analogique, est relié à l'entrée du convertisseur ADC 6. De même, un circuit de retard peut être relié au signal d'horloge a2 ou au côté entrée du convertisseur ADC 4. Le fonctionnement de ce second mode de
réalisation est fondamentalement le m9me que celui du premier; par con-
séquent, il est jugé inutile de le décrire en détail.
Bien entendu, il est possible de corriger simultanément les si-
gnaux d'horloge et d'entrée analogique en combinant les techniques de
correction de phase dans les premier et second modes de réalisation.
on peut adopter toute méthode technique appropriée pour corriger le déphasage entre les signaux respectivement d'horloge et analogiques d'entrée.
Dans les circuits des Figures 3 et 6, on peut effectuer une con-
version analogique/numérique plus précise en opérant périodiquement la-
dite correction de phase des sorties numériques des convertisseurs ADC -7-
4 et 6, même lorsqu'on a atteint le niveau de correction nulle (ou lors-
que la correction est menée à terme) afin de placer le commutateur 32
sur la borne d'entrée 2. Ce commutateur 32 peut être actionné automa-
tiquement. Pour obtenir la moyenne de différentes données afin d'améliorer la précision de la correction apportée, la forme d'onde du signal peut avoir n'importe quelle allure autre que celle d'un signal en dent de
scie mentionné plus haut, à condition que les données N soient symétri-
ques par rapport à la donnée centrale au (N +1> 2 point ou moment
dans le temps.
Les moyens de retard variable peuvent être par exemple du genre utilisant une diode à capacité variable, ou alternativement on peut
introduire directement la sortie opérationnelle de l'UCT dans un dispo-
sitif de mémoire analogique après la conversion numérique-analogique.
Les premier et second modes de réalisation n'utilisent que deux convertisseurs ADC. Cependant, il est évident que l'invention s'applique
également à des appareils comportant un nombre supérieur de tels con-
vertisseurs.
En outre, le générateur 30 de signaux de référence peut atre éli-
miné si l'on incorpore un signal de référence au signal analogique d'entrée.
Ainsi qu'il ressort de la description qui précède, la présente
invention permet de corriger automatiquement n'importe quel déphasage entre des signaux d'horloge et analogiques d'entrée. Cela. signifie que l'on peut corriger de manière satisfaisante toute variation, dans le temps de retard de la propagation, qui serait due à une différence intervenant dans le signal d'horloge ou dans la température, ainsi qu'à un changement à long terme de composants des circuits utilisés dans les convertisseurs ADC, ce qui assure une excellente conversion analogique- numérique à des fréquences élevées sur une longue période
de temps.
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-- 8 --
Claims (11)
1. Appareil de conversion analogique-numérique, caractérisé en ce qu'il comprend: a) plusieurs convertisseurs analogiques-numériques (4, 6) pour convertir un signal analogique d'entrée en un signal numérique; b) un moyen (8) générateur de signaux d'horloge (a2, a'1) pour activer ces convertisseurs analogiques-numériques (4, 6) à des phases différentes par rapport les uns aux autres; c) un générateur (30) de signaux de référence pour engendrer un signal de référence destiné à être-transformé en signal numérique par lesdits convertisseurs analogiques-numériques (4, 6); d) des moyens de commande (20, 22, 24) pour contrôler la
phase du signal d'horloge fourni par ledit moyen (8) générateur de si-
gnaux d'horloge et qui doit être appliqué à chacun des convertisseurs analogiques-numériques précités (4, 6) en réponse aux sorties de ceux-ci
lorsque le signal de référence a été transformé en un signal numérique.
2. Appareil de conversion analogique-numérique selon la Revendi-
cation 1, caractérisé en ce que ledit générateur (8) de signaux d'hor-
loge est un générateur de signaux à pente (18).
3. Appareil de conversion analogique-numérique selon la Revendi-
cation 2, caractérisé en ce que lesdits moyens de commande comprennent des moyens capables d'effectuer des opérations arithmétiques afin de
comparer les différences de sorties numériques transformées par les-
dits convertisseurs analogiques-numériques en des points séquentiels
dans le temps.
4. Appareil de conversion analogique-numérique selon la Revendi-
cation 1, caractérisé en outre par le fait que lesdits moyens capables d'effectuer des opérations arithmétiques prélèvent la moyenne des sorties
numériques résultant de la conversion en différentes parties dudit si-
gnal de référence.
5. Appareil de conversion analogique-numérique selon la Revendi-
cation 1, caractérisé en ce qu'il comprend en outre un moyen de multi-
plexage (14) pour convertir les sorties-numériques parallèles en pro-
venance des multiples convertisseurs en une sortie sérielle.
6. Appareil de conversion analogique-numérique, caractérisé en ce qu'il comprend: a) un premier convertisseur analogique-numérique (4); b) un second convertisseur analogique-numérique (6); c} un générateur de signaux d'horloge (8) destiné à appliquer
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-9-
un signal d'horloge déphasé (18) auxdits premier et second convertis-
seurs analogiques-numériques;
d) un générateur de signaux de référence (30) destiné à en-
gendrer un signal de référence; e) un moyen pour appliquer soit un signal analogique d'entrée, soit un signal de référence auxdits premier et second convertisseur analogiques-numériques (4, 6), et f) un moyen de contrôle de phase (82) pour contrôler le temps relatif des conversions analogiques-numériques en réponse aux données
chiffrées du signal de référence.
7. Appareil de conversion analogique-numérique selon la Revendi-
cation 6, caractérisé en ce qu'il comprend en outre un multiplexeur (14)
pour convertir les sorties numériques des premier et second convertis-
seurs analogiques-numériques (4, 6) en une donnée numérique sérielle.
8. Appareil de conversion analogique-numérique selon l'une ou
l'autre des Revendications 6 ou 7, caractérisé en ce que le générateur
de signaux d'horloge (8) comprend une bascule (42) destinée à fournir
une onde carrée complémentaire appliquée de façon opérationnelle aux-
dits premier et second convertisseurs analogiques-numériques.
9. Appareil de conversion analogique-numérique selon la Revendi-
cation 8, caractérisé en ce que ladite onde carrée complémentaire est
appliquée au premier convertisseur analogique-numérique (4) par l'in-
termédiaire d'une ligne à retard fixe (28) et au second convertisseur
analogique-numérique (6) par l'intermédiaire d'un circuit à retard va-
riable (26) sous le contrôle dudit moyen de contrôle de phase.
10. Appareil de conversion analogique-numérique selon la Revendi-
cation 8, caractérisé en ce que ledit moyen de contrôle de phase con-
trôle la phase du signal analogique d'entrée devant être appliqué à
l'un des convertisseurs analogiques-numériques.
il. Procédé de conversion analogique-numérique comportant l'uti-
lisation d'un premier (4) et d'un second (6) convertisseur analogique-
numérique, et caractérisé en ce qu'il comprend les phases suivantes: a) on applique un signal de référence aux premier et second convertisseurs analogiques-numériques; b) on effectue la conversion du signal de référence en signal numérique à des instants séquentiellement distincts dans le temps, en appliquant un signal d'horloge de phase différente à chacun des premier et second convertisseurs;
c) on effectue l'opération arithmétique de données séquentiel-
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- 10 -
les chiffrées par lesdits premier et second convertisseurs analogiques-
numériques; d) on contrôle la phase dudit signal d'horloge pour le second convertisseur analogique-numérique afin de chiffrer exactement le point central, dans le temps, entre deux temps successifs de chiffrage dudit premier convertisseur analogique-numérique, et e) on applique un signal analogique d'entrée aux premier et
second convertisseurs analogiques-numériques.
12. Procédé de conversion analogique-numérique selon la Revendi-
cation 11, caractérisé en outre en ce qu'il comprend la phase qui con-
siste à multiplexer les sorties numériques des premier et second con-
vertisseurs analogiques-numériques afin de fournir une sortie numérique sérielle.
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1780580A JPS56115026A (en) | 1980-02-18 | 1980-02-18 | Analog-digital converter |
Publications (2)
| Publication Number | Publication Date |
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