JP4547064B2 - Ａ／ｄ変換装置およびキャリブレーション装置 - Google Patents
Ａ／ｄ変換装置およびキャリブレーション装置 Download PDFInfo
- Publication number
- JP4547064B2 JP4547064B2 JP2000054335A JP2000054335A JP4547064B2 JP 4547064 B2 JP4547064 B2 JP 4547064B2 JP 2000054335 A JP2000054335 A JP 2000054335A JP 2000054335 A JP2000054335 A JP 2000054335A JP 4547064 B2 JP4547064 B2 JP 4547064B2
- Authority
- JP
- Japan
- Prior art keywords
- converter
- signal
- error
- sampling
- unit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/10—Calibration or testing
- H03M1/1009—Calibration
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/1205—Multiplexed conversion systems
- H03M1/121—Interleaved, i.e. using multiple converters or converter parts for one channel
- H03M1/1215—Interleaved, i.e. using multiple converters or converter parts for one channel using time-division multiplexing
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体デバイス試験装置に関し、特に半導体デバイス試験装置に組み込まれる、Ａ／Ｄ変換装置およびキャリブレーション装置に関する。
【０００２】
【従来の技術】
図１は、アナログ信号をディジタル信号に変換する従来のＡ／Ｄ変換装置１０１のブロック図を示す。このＡ／Ｄ変換装置１０１は、アナログ信号入力部１１、Ａ／Ｄ変換器１３ａ及び１３ｂ、サンプリングクロック信号発生器１５、基準クロック信号発生器１７、遅延回路２４、及びインターリーブ処理部１９を備える。インターリーブ処理部１９は、マルチプレクサ２９および記憶部２１を有する。
【０００３】
アナログ信号入力部１１に、アナログ信号５０が入力される。入力されたアナログ信号５０は、交互にサンプリング動作するＡ／Ｄ変換器１３ａ及び１３ｂによりサンプリングされディジタル信号に変換される。Ａ／Ｄ変換器１３ａ及び１３ｂから交互に出力されるディジタル信号は、マルチプレクサ２９で順次的に並び替えられて記憶部２１へ格納される。
【０００４】
サンプリングクロック信号発生器１５は、基準クロック信号発生器１７から発生される基準クロック信号５４に基づいて、Ａ／Ｄ変換器１３ａ及び１３ｂを交互にサンプリング動作させるサンプリングクロック信号５６ａ及び５６ｂを発生する。遅延回路２４は、Ａ／Ｄ変換器１３ａおよび１３ｂのサンプリング動作のタイミングを校正し、サンプリングクロック信号発生器１５から発生されるサンプリングクロック信号５６ａ及び５６ｂの伝達系路上に配置される。
【０００５】
図２は、複数のアナログ信号入力部を備えた、従来のＡ／Ｄ変換装置１０２を示す。このＡ／Ｄ変換装置１０１は、複数のアナログ信号入力部（１１ａ〜１１ｄ）に対応した、Ａ／Ｄ変換器（１３ａ〜１３ｄ）、基準クロック信号発生器１７および記憶部（２１ａ〜２１ｄ）を備える。
【０００６】
アナログ信号入力部（１１ａ〜１１ｄ）の各々に、アナログ信号（５０ａ〜５０ｄ）が入力される。入力されたアナログ信号は、Ａ／Ｄ変換器（１３ａ〜１３ｄ）の各々でディジタル信号に変換される。変換されたディジタル信号は、記憶部（２１ａ〜２１ｄ）の各々へ格納される。
【０００７】
図３（ａ）は、インターリーブ処理を示すブロック図である。インターリーブ処理とは、２つのＡ／Ｄ変換器１３ａ及び１３ｂを交互にサンプリング動作させて得られたサンプル値を、インターリーブ処理部１９を用いて順次的に並び替える処理のことである。インターリーブ処理により、１つのＡ／Ｄ変換器のサンプリングレートより、高いサンプリングレートでサンプリングするのと同様のサンプル値を得ることができる。インターリーブ処理は、互いに位相のずれているサンプリングクロック信号５６ａおよび５６ｂ（図３（ｂ）参照）をＡ／Ｄ変換器に供給することで、交互にＡ／Ｄ変換器をサンプリング動作させる。
【０００８】
インターリーブ処理は、前述したように複数のＡ／Ｄ変換器から出力されるディジタル信号を順次的に並び替える方式である。インターリーブ処理の場合、各々のＡ／Ｄ変換器が、サンプリングクロック信号に基づいて実際にサンプリング動作するサンプリングタイミングが等間隔になる必要がある。しかし現実には、各々のＡ／Ｄ変換器の特性の違いや、サンプリングクロック信号の伝達経路の特性により所望のサンプリングタイミングに対して時間誤差が生じてしまう。そこで、時間誤差の校正が必要になる。従来は、図１に関連して説明したように、サンプリングクロック信号５６ａおよび５６ｂを各々のＡ／Ｄ変換器まで導く経路の途中に可変遅延素子を設けることで時間誤差の校正をしていた。
【０００９】
【発明が解決しようとする課題】
図１に示される、従来のＡ／Ｄ変換装置１０１は、Ａ／Ｄ変換器１３ａ及び１３ｂを交互にサンプリング動作させるインターリーブ処理のみを行い、他の処理を行うことはできなかった。
【００１０】
図２に示される、従来のＡ／Ｄ変換装置１０２は、各々のアナログ信号入力部から入力されたアナログ信号の処理に使われるＡ／Ｄ変換器は、予め固定されていた。また、従来の時間誤差の校正は、遅延回路により行われていたが、これでは、時間誤差の校正が複雑になり、また時間誤差を校正できる範囲が、遅延回路の性能に依存していたので、精度の高い校正（キャリブレーション）が出来なかった。
【００１１】
そこで本発明は、上記の課題の少なくとも１つの解決に寄与することのできるＡ／Ｄ変換装置、キャリブレーション装置及び半導体デバイス試験装置を提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
【００１２】
【課題を解決するための手段】
上記課題を解決するために本発明の第１の形態は、アナログ信号をサンプリングして、ディジタル信号に変換するＡ／Ｄ変換装置であって、アナログ信号を入力するアナログ信号入力部と、アナログ信号入力部が入力したアナログ信号をサンプリングしてディジタル信号に変換する複数のＡ／Ｄ変換器と、複数のＡ／Ｄ変換器を同期してサンプリング動作させる平均化処理用サンプリングクロック信号と、複数のＡ／Ｄ変換器を交互にサンプリング動作させるインターリーブ処理用サンプリングクロック信号のいずれか一方を複数のＡ／Ｄ変換器へ供給するサンプリングクロック信号発生器と、平均化処理用サンプリングクロック信号に基づいてサンプリング動作したＡ／Ｄ変換器から出力されたディジタル信号を平均化処理する平均化処理部と、インターリーブ処理用サンプリングクロック信号に基づいてサンプリング動作したＡ／Ｄ変換器から出力されたディジタル信号をインターリーブ処理するインターリーブ処理部とを備えることを特徴とするＡ／Ｄ変換装置を提供する。
【００１３】
第１の形態の別の態様は、平均化処理またはインターリーブ処理のいずれか一方の処理モードを指定するモード指定信号を発生するモード指定信号発生器を更に備え、モード指定信号に基づいて、平均化処理部またはインターリーブ処理部のいずれか一方が選択されてもよい。また、基準クロック信号を発生する基準クロック信号発生器を更に備え、モード指定信号により平均化処理が指定される場合に、サンプリングクロック信号発生器は、基準クロック信号に同期した平均化処理用サンプリングクロック信号を複数のＡ／Ｄ変換器の各々に供給し、モード指定信号によりインターリーブ処理が指定される場合に、サンプリングクロック信号発生器は、基準クロック信号に基づいて、互いに位相が異なるインターリーブ処理用サンプリングクロック信号を複数のＡ／Ｄ変換器の各々に供給してもよい。
【００１４】
また、平均化処理部は、複数のＡ／Ｄ変換器から出力されるディジタル信号を、ディジタル信号を電圧値に換算する電圧換算係数に基づいて電圧値に換算し、換算された各々の電圧値を加え合わせてもよい。また、インターリーブ処理部が、複数のＡ／Ｄ変換器から出力されるディジタル信号を電圧換算係数に基づいて電圧値に換算し、換算された各々の電圧値を交互に並び替えてもよい。また、複数のＡ／Ｄ変換器の各々から出力されるディジタル信号を記憶する複数の記憶部を更に備え、平均化処理部及びインターリーブ処理部は、記憶部に記憶されたディジタル信号に基づいて処理してもよい。
【００１５】
また、複数のＡ／Ｄ変換器は、第１Ａ／Ｄ変換器及び第２Ａ／Ｄ変換器を含み、第１Ａ／Ｄ変換器がサンプリングしたタイミングに対して第２Ａ／Ｄ変換器がサンプリングするべき所定のタイミングと、第２Ａ／Ｄ変換器が実際にサンプリングしたタイミングとの時間のずれである時間誤差を算出する誤差算出部と、算出された時間誤差に基づいて、第２Ａ／Ｄ変換器の時間誤差を校正する演算に用いる時間誤差校正値を算出する誤差校正値算出部と、測定されるべきアナログ信号である被測定信号をサンプリングして得られたディジタル信号が格納されている記憶部からディジタル信号を読み出す読み出し部と、読み出し部により、記憶部から読み出されたディジタル信号と時間誤差校正値に基づいて、被測定信号をサンプリングしたときに第２Ａ／Ｄ変換器に生じる時間誤差を校正する演算を行う誤差校正部とを更に備えてもよい。
【００１６】
本発明の第２の形態は、アナログ信号をサンプリングして、ディジタル信号に変換するＡ／Ｄ変換装置であって、アナログ信号を入力するアナログ信号入力部と、アナログ信号をサンプリングしてディジタル信号に変換する第１Ａ／Ｄ変換器から出力されるディジタル信号と、アナログ信号をサンプリングしてディジタル信号に変換する第２Ａ／Ｄ変換器から出力されるディジタル信号とを加算する加算器と、第１Ａ／Ｄ変換器から出力されるディジタル信号と、第２Ａ／Ｄ変換器から出力されるディジタル信号とを交互に入力して順次出力するマルチプレクサと、加算器の出力値、またはマルチプレクサの出力値のいずれか一方を選択するセレクタとを備えることを特徴とするＡ／Ｄ変換装置を提供する。
【００１７】
本発明の第３の形態は、アナログ信号をサンプリングして、ディジタル信号に変換するＡ／Ｄ変換装置であって、異なるアナログ信号が各々入力される複数のアナログ信号入力部と、アナログ信号をサンプリングして、ディジタル信号に変換する複数のＡ／Ｄ変換器と、アナログ信号のディジタル処理の内容に応じて、アナログ信号を、複数のＡ／Ｄ変換器のいずれか１つ又は複数のＡ／Ｄ変換器に分配するアナログ信号分配器とを備えることを特徴とするＡ／Ｄ変換装置を提供する。例えば、処理の内容は、インターリーブ処理に使うＡ／Ｄ変換器の数、または平均化処理に使うＡ／Ｄ変換器の数であってよい。
【００１８】
第３の形態の別の態様は、複数のＡ／Ｄ変換器が、複数のアナログ信号入力部に各々対応して設けられ、アナログ信号分配器が、１つのアナログ信号入力部から入力されたアナログ信号を、複数のＡ／Ｄ変換器に分配してもよい。また、複数のＡ／Ｄ変換器を同期してサンプリング動作させる平均化処理用サンプリングクロック信号と、複数のＡ／Ｄ変換器を交互にサンプリング動作させるインターリーブ処理用サンプリングクロック信号のいずれか一方を複数のＡ／Ｄ変換器へ供給するサンプリングクロック信号発生器と、平均化処理用サンプリングクロック信号に基づいてサンプリング動作したＡ／Ｄ変換器から出力されたディジタル信号を平均化処理する平均化処理部と、インターリーブ処理用サンプリングクロック信号に基づいてサンプリング動作したＡ／Ｄ変換器から出力されたディジタル信号をインターリーブ処理するインターリーブ処理部とを更に備えてもよい。
【００１９】
また、平均化処理またはインターリーブ処理のいずれか一方の処理モードを指定するモード指定信号を発生するモード指定信号発生器を更に備え、モード指定信号に基づいて、平均化処理部またはインターリーブ処理部のいずれか一方が選択され、選択された処理に基づいて、アナログ信号を複数のＡ／Ｄ変換器のいずれか１つ又は複数のＡ／Ｄ変換器に分配することを指定する分配制御信号をアナログ信号分配器に与える分配制御信号発生器を更に備えてもよい。また、基準クロック信号を発生する基準クロック信号発生器を更に備え、モード指定信号により平均化処理が指定された場合に、サンプリングクロック信号発生器は、基準クロック信号に同期した平均化処理用サンプリングクロック信号を複数のＡ／Ｄ変換器の各々に供給し、モード指定信号によりインターリーブ処理が指定された場合に、サンプリングクロック信号発生器は、基準クロック信号に基づいて、互いに位相が異なるインターリーブ処理用サンプリングクロック信号を複数のＡ／Ｄ変換器の各々に供給してもよい。
【００２０】
また、平均化処理部は、複数のＡ／Ｄ変換器から出力されるディジタル信号を、ディジタル信号を電圧値に換算する電圧換算係数に基づいて電圧値に換算し、換算された各々の電圧値を加え合わせる演算をしてもよい。また、インターリーブ処理部は、複数のＡ／Ｄ変換器から出力されるディジタル信号を電圧換算係数に基づいて電圧値に換算し、換算された各々の電圧値を交互に並び替えてもよい。また、複数のＡ／Ｄ変換器の各々から出力されるディジタル信号を記憶する複数の記憶部を更に備え、平均化処理部及びインターリーブ処理部は、記憶部に記憶されたディジタル信号に基づいて処理してもよい。
【００２１】
また、複数のＡ／Ｄ変換器は、第１Ａ／Ｄ変換器及び第２Ａ／Ｄ変換器を含み、第１Ａ／Ｄ変換器がサンプリングしたタイミングに対して第２Ａ／Ｄ変換器がサンプリングするべき所定のタイミングと、第２Ａ／Ｄ変換器が実際にサンプリングしたタイミングとの時間のずれである時間誤差を算出する誤差算出部と、算出された時間誤差に基づいて、第２Ａ／Ｄ変換器の時間誤差を校正する演算に用いる時間誤差校正値を算出する誤差校正値算出部と、測定されるべきアナログ信号である被測定信号をサンプリングして得られたサンプル値が格納されている記憶部からサンプル値を読み出す、読み出し部と、読み出し部により、記憶部から読み出されたサンプル値と時間誤差校正値に基づいて、被測定信号をサンプリングしたときに第２Ａ／Ｄ変換器に生じる時間誤差を校正する演算を行う誤差校正部とを更に備えてもよい。
【００２２】
本発明の第４の形態は、アナログ信号をサンプリングしてディジタル信号に変換する第１Ａ／Ｄ変換器と、アナログ信号をサンプリングしてディジタル信号に変換する第２Ａ／Ｄ変換器との間に生じる誤差を校正するキャリブレーション装置であって、第１Ａ／Ｄ変換器がサンプリングしたタイミングに対して、第２Ａ／Ｄ変換器がサンプリングするべき所定のタイミングと、第２Ａ／Ｄ変換器が実際にサンプリングしたタイミングとの時間のずれである時間誤差を算出するのに用いる試験信号をサンプリングして得たサンプル値に基づいて、時間誤差を算出する誤差算出部と、算出された時間誤差に基づいて、第２Ａ／Ｄ変換器の時間誤差を校正する演算に用いる時間誤差校正値を算出する誤差校正値算出部と、測定されるべきアナログ信号である被測定信号をサンプリングして得られたサンプル値が格納されている記憶部からサンプル値を読み出す読み出し部と、読み出し部により、記憶部から読み出されたサンプル値と時間誤差校正値に基づいて、被測定信号をサンプリングしたときに第２Ａ／Ｄ変換器に生じる時間誤差を校正する演算を行う誤差校正部とを備えることを特徴とするキャリブレーション装置を提供する。
【００２３】
第４の形態の別の態様は、誤差校正部は、読み出し部により記憶部から読み出される被測定信号のサンプル値を離散フーリエ変換し、離散フーリエ変換により得られた離散フーリエ変換値と、時間誤差校正値とに基づいて演算して時間誤差を校正してもよい。また、誤差算出部は、第１Ａ／Ｄ変換器および第２Ａ／Ｄ変換器のゲインおよびオフセットを算出し、誤差校正値算出部は、ゲインに基づいて第１Ａ／Ｄ変換器および第２Ａ／Ｄ変換器のゲイン校正値を算出するゲイン校正値算出部と、オフセットに基づいて第１Ａ／Ｄ変換器および第２Ａ／Ｄ変換器のオフセット校正値を算出するオフセット校正値算出部とを有し、誤差校正部は、読み出し部により記憶部から読み出された被測定信号のサンプル値と、ゲイン校正値およびオフセット校正値に基づいて、第１Ａ／Ｄ変換器および第２Ａ／Ｄ変換器のゲインおよびオフセットを校正するゲイン・オフセット校正部を有してもよい。また、ゲイン・オフセット校正部は、第２Ａ／Ｄ変換器によりサンプリングされた被測定信号のサンプル値にゲイン校正値を乗じた値に、オフセット校正値を加える演算をしてもよい。
【００２４】
本発明の第５の形態は、アナログ信号をサンプリングしてディジタル信号に変換する第１Ａ／Ｄ変換器と、アナログ信号をサンプリングしてディジタル信号に変換する第２Ａ／Ｄ変換器との間に生じる誤差を校正する誤差校正方法であって、第１Ａ／Ｄ変換器がサンプリングしたタイミングに対して第２Ａ／Ｄ変換器がサンプリングするべき所定のタイミングと、第２Ａ／Ｄ変換器が実際にサンプリングしたタイミングとの時間のずれである時間誤差を算出するステップと、時間誤差に基づいて時間誤差を校正する演算に用いる時間誤差校正値を算出するステップと、測定されるべき被測定信号をサンプリングして得たサンプル値と、時間誤差校正値とに基づいて、被測定信号をサンプリングしたときに生じる時間誤差を校正するステップとを備えることを特徴とする誤差校正方法を提供する。
【００２５】
第５の形態の別の態様は、誤差校正方法は、第１Ａ／Ｄ変換器と第２Ａ／Ｄ変換器のゲインおよびオフセットを算出するステップと、算出されたゲインおよびオフセットに基づいて、ゲインおよびオフセットを校正する演算に用いるゲイン校正値およびオフセット校正値を算出するステップと、被測定信号をサンプリングして得られたサンプル値と、ゲイン校正値およびオフセット校正値とに基づいて、第１Ａ／Ｄ変換器および第２Ａ／Ｄ変換器のゲインおよびオフセットを校正するステップとを更に備えてもよい。
【００２６】
本発明の第６の形態は、演算装置を用いて、第１Ａ／Ｄ変換器がサンプリングしたタイミングに対して第２Ａ／Ｄ変換器がサンプリングするべき所定のタイミングと、第２Ａ／Ｄ変換器が実際にサンプリングしたタイミングとの時間のずれである時間誤差を校正するプログラムを記録した記録媒体であって、プログラムは、演算装置に時間誤差を算出させるモジュールと、算出された時間誤差に基づいて、第２Ａ／Ｄ変換器の時間誤差を校正する演算に用いる時間誤差校正値を算出させるモジュールと、測定されるべき被測定信号をサンプリングして得たサンプル値と、時間誤差校正値に基づいて、被測定信号をサンプリングしたときに生じる時間誤差を校正させるモジュールとを備えることを特徴とする時間誤差を校正するプログラムを記録した演算装置で読み取り可能な記録媒体を提供する。
【００２７】
第６の形態の別の態様は、プログラムは、演算装置にゲインおよびオフセットを算出させるモジュールと、算出されたゲインおよびオフセットに基づいて、ゲインおよびオフセットを校正する演算に用いるゲイン校正値およびオフセット校正値を算出させるモジュールと、被測定信号をサンプリングして得られたサンプル値と、ゲイン校正値およびオフセット校正値に基づいて、第１Ａ／Ｄ変換器および第２Ａ／Ｄ変換器のゲインおよびオフセットを校正させるモジュールとを更に備えてもよい。
【００２８】
本発明の第７の形態は、アナログ信号を出力する半導体デバイスを試験する半導体デバイス試験装置であって、半導体デバイスを試験するための半導体デバイス入力信号を生成するパターン発生器と、パターン発生器から出力される半導体デバイス入力信号を半導体デバイスに与えるパフォーマンスボードと、半導体デバイスから出力されるアナログ信号を入力するアナログ信号入力部と、アナログ信号入力部から入力されるアナログ信号をサンプリングしてディジタル信号に変換する複数のＡ／Ｄ変換器と、複数のＡ／Ｄ変換器を同期してサンプリング動作させる平均化処理用サンプリングクロック信号と、複数のＡ／Ｄ変換器を交互にサンプリング動作させるインターリーブ処理用サンプリングクロック信号のいずれか一方のサンプリングクロック信号を複数のＡ／Ｄ変換器へ供給するサンプリングクロック信号発生器と、平均化処理用サンプリングクロック信号に基づいてサンプリング動作したＡ／Ｄ変換器から出力されたディジタル信号を平均化処理する平均化処理部と、インターリーブ処理用サンプリングクロック信号に基づいてサンプリング動作したＡ／Ｄ変換器から出力されたディジタル信号をインターリーブ処理するインターリーブ処理部とを備えることを特徴とする半導体デバイス試験装置を提供する。
【００２９】
本発明の第７の形態の別の態様は、複数のアナログ信号入力部と、アナログ信号を、複数のＡ／Ｄ変換器のいずれか１つ又は複数のＡ／Ｄ変換器に分配するアナログ信号分配器とを更に備えてもよい。また、複数のＡ／Ｄ変換器が、第１Ａ／Ｄ変換器および第２Ａ／Ｄ変換器を含み、第１Ａ／Ｄ変換器がサンプリングしたタイミングに対して第２Ａ／Ｄ変換器がサンプリングするべき所定のタイミングと、第２Ａ／Ｄ変換器が実際にサンプリングしたタイミングとの時間のずれである時間誤差を算出する誤差算出部と、算出された時間誤差に基づいて、第２Ａ／Ｄ変換器の時間誤差を校正する演算に用いる時間誤差校正値を算出する誤差校正値算出部と、測定されるべきアナログ信号である被測定信号をサンプリングして得られたサンプル値が格納されている記憶部からサンプル値を読み出す読み出し部と、読み出し部により、記憶部から読み出されたサンプル値と時間誤差校正値に基づいて、被測定信号をサンプリングしたときに第２Ａ／Ｄ変換器に生じる時間誤差を校正する演算を行う誤差校正部とを更に備えてもよい。
【００３０】
なお上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションも又発明となりうる。
【００３１】
【発明の実施の形態】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態はクレームにかかる発明を限定するものではなく、又実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００３２】
図４は、第１の実施形態であるＡ／Ｄ変換装置１００のブロック図を示す。このＡ／Ｄ変換装置１００は、アナログ信号入力部１０、Ａ／Ｄ変換器１２ａ及び１２ｂ、サンプリングクロック信号発生器１４、基準クロック信号発生器１６、処理部１８、記憶部２０ａ、２０ｂ、及びモード指定信号発生器２２を備える。
処理部１８は、インターリーブ処理部１８ａ、及び平均化処理部１８ｂを有する。
【００３３】
本実施形態において、処理部１８の有するインターリーブ処理部１８ａは、２つのＡ／Ｄ変換器（１２ａ及び１２ｂ）が交互にサンプリング動作して得られたサンプル値を、交互に並び替えるインターリーブ処理を行う。インターリーブ処理により、Ａ／Ｄ変換装置１００は、１つのＡ／Ｄ変換器１２ａ（または１２ｂ）のサンプリングレートの２倍のサンプリングレートでサンプリングするのと同様のサンプル値を得ることができる。
【００３４】
平均化処理部１８ｂは、２つのＡ／Ｄ変換器（１２ａ及び１２ｂ）が同時にサンプリング動作して得られたサンプル値を平均化する処理を行う。この平均化処理により、１つのＡ／Ｄ変換器（または１２ｂ）の量子化分解能の２倍の分解能を得ることができる。例えば、量子化分解能が１０ｂｉｔ（範囲：−５１２〜＋５１１）のＡ／Ｄ変換器を２個用いて、同時にサンプリング動作させた場合、各々のＡ／Ｄ変換器から出力されるディジタル信号を加算すると−１０２４ら＋１０２３のデータとなり、ほぼ１１ｂｉｔの分解能を得ることができる。−１．０２４Ｖから＋１．０２３Ｖの振幅をもつアナログ信号をサンプリングした場合、１０ｂｉｔのＡ／Ｄ変換器１個では、量子化分解能は１ｍＶであるが、１０ｂｉｔのＡ／Ｄ変換器を２個では、量子化分解能は０．５ｍＶになる。
【００３５】
モード指定信号発生器２２が、Ａ／Ｄ変換装置１００における各構成要素に平均化処理モードまたはインターリーブ処理モードのいずれか一方の処理モードで動作することを指定するモード指定信号５８を発生する。モード指定信号５８は、処理部１８及びサンプリングクロック信号発生器１４に供給される。処理部１８において、インターリーブ処理部１８ａまたは平均化処理部１８ｂのいずれか一方がモード指定信号５８に基づいて選択される。
【００３６】
また、サンプリングクロック信号発生器１４は、基準クロック信号発生器１６から供給される基準クロック信号５４と、モード指定信号発生器２２から供給されるモード指定信号５８に基づいて、Ａ／Ｄ変換器（１２ａ及び１２ｂ）の各々を動作させるサンプリングクロック信号を発生する。モード指定信号５８が、平均化処理モードを指定する信号であるとき、サンプリングクロック信号発生器１４は、Ａ／Ｄ変換器（１２ａ及び１２ｂ）を同時にサンプリング動作させる、平均化処理用サンプリングクロック信号をＡ／Ｄ変換器（１２ａ及び１２ｂ）の各々へ供給する。
【００３７】
モード指定信号５８が、インターリーブ処理モードを指定する信号であるとき、サンプリングクロック信号発生器１４は、Ａ／Ｄ変換器（１２ａ及び１２ｂ）を交互にサンプリング動作させるインターリーブ処理用サンプリングクロック信号をＡ／Ｄ変換器（１２ａ及び１２ｂ）の各々へ供給する。
【００３８】
アナログ信号５０が、サンプリングクロック信号発生器１４から発生されるサンプリングクロック信号によってサンプリング動作するＡ／Ｄ変換器（１２ａ及び１２ｂ）によりサンプリングされ、そのサンプル値がＡ／Ｄ変換器（１２ａ及び１２ｂ）でディジタル化される。サンプリングクロック信号発生器１４が、平均化処理用サンプリングクロック信号を発生するときには、アナログ信号５０は、基準クロック信号５４に同期してサンプリングされる。サンプリングクロック信号発生器１４が、インターリーブ処理用サンプリングクロック信号を発生するときには、アナログ信号５０は交互にサンプリングされる。Ａ／Ｄ変換器（１２ａ及び１２ｂ）でディジタル化されたサンプル値は、記憶部（２０ａ及び２０ｂ）の各々に格納される。
【００３９】
記憶部（２０ａ及び２０ｂ）は、各々のＡ／Ｄ変換器（１２ａ及び１２ｂ）ごとに設けられることが好ましい。記憶部（２０ａ及び２０ｂ）に格納されたアナログ信号５０のサンプル値は、モード指定信号５８に基づいて選択されているインターリーブ処理部１８ａ、及び平均化処理部１８ｂのいずれか一方の処理部を用いて処理される。
【００４０】
インターリーブ処理部１８ａは、サンプル値を交互に並び替えるインターリーブ処理をする。例えば、インターリーブ処理部１８ａは、記憶部（２０ａ及び２０ｂ）に格納されているディジタル化されたサンプル値を、ディジタル信号を電圧値に換算する電圧換算係数に基づいて電圧値に換算し、換算された各々の電圧値を交互に並び替える。また、平均化処理部１８ｂは、サンプル値を平均化する平均化処理をする。例えば、平均化処理部１８ｂは、記憶部（２０ａ及び２０ｂ）に格納されているディジタル化されたサンプル値を、電圧換算係数に基づいて電圧値に換算し、換算された各々の電圧値を加え合わせる。
【００４１】
図５は、サンプリングクロック信号発生器１４の、１つの実施形態を示すブロック図である。この実施形態において、モード指定信号５８は、Ｈｉ（論理値“１”）とＬｏ（論理値“０”）の２つの電圧値で表現される、２値の信号である。Ｈｉがインターリーブ処理モードを指定し、Ｌｏが平均化処理モードを指定する。このサンプリングクロック信号発生器１４は、平均化処理用サンプリングクロック信号とインターリーブ処理用サンプリングクロック信号の各々を、基準クロック信号５４に基づいて発生する。
【００４２】
モード指定信号５８がＨｉの時、サンプリングクロック信号発生器１４は、基準クロック信号発生器１６から発生される基準クロック信号５４の位相に基づいて、Ａ／Ｄ変換器（１２ａ及び１２ｂ）を交互にサンプリング動作させるインターリーブ処理用サンプリングクロック信号を出力する。また、モード指定信号５８がＬｏの時、サンプリングクロック信号発生器１４は、基準クロック信号発生器１６から発生される基準クロック信号５４の位相に基づいて、Ａ／Ｄ変換器（１２ａ及び１２ｂ）が同時にサンプリング動作をするように、基準クロック信号５４に同期した平均化処理用サンプリングクロック信号を出力する。
【００４３】
図６（ａ）は図５で示したサンプリングクロック信号発生器１４から出力される平均化処理用サンプリングクロック信号のタイミングチャートを示す。モード指定信号５８が平均化処理モードを指定するＬｏの時、サンプリングクロック信号（５６ａ及び５６ｂ）は、基準クロック信号５４に同期して出力される。Ａ／Ｄ変換器（１２ａ及び１２ｂ）は、サンプリングクロック信号（５６ａ及び５６ｂ）に基づいてサンプリング動作する。このサンプリング動作のサンプリングタイミングは、基準クロック信号５４と同期している。
【００４４】
図６（ｂ）は図５で示したサンプリングクロック信号発生器１４から出力されるインターリーブ処理用サンプリングクロック信号のタイミングチャートを示す。モード指定信号５８がインターリーブ処理モードを指定するＨｉの時、サンプリングクロック信号５６ａは、基準クロック信号５４を１／２分周して出力され、サンプリングクロック信号５６ｂは、１／２分周したサンプリングクロック信号の位相を更に半位相ずらして出力される。Ａ／Ｄ変換器（１２ａ及び１２ｂ）は、サンプリングクロック信号（５６ａ及び５６ｂ）に基づいてサンプリング動作する。このサンプリング動作のサンプリングタイミングは、基準クロック信号５４と同期している。
【００４５】
一般的にＡ／Ｄ変換器が、アナログ信号をディジタル信号に変換するためには、一定の時間（以下サンプリング時間とする）を必要とする。従って、１つのＡ／Ｄ変換器が一定時間にサンプリングできる最大サンプリングレートはＡ／Ｄ変換器ごとに決まってしまう。そこで、複数のＡ／Ｄ変換器を交互に動作させるインターリーブ処理が有効になる。インターリーブ処理により、各々のＡ／Ｄ変換器のサンプリングレートを上げることなく、各々のＡ／Ｄ変換器のサンプリングレートより高いサンプリングレートでアナログ信号をディジタル信号に変換することができる。例えば、平均化処理の場合、基準クロック信号発生器１６は、基準クロック信号５４の周期をサンプリング時間より短くできない。しかし、インターリーブ処理の場合、複数のＡ／Ｄ変換器を交互に動作させるので、基準クロック信号発生器１６は、基準クロック信号５４の周期を各々のＡ／Ｄ変換器のサンプリング時間より短くできる。
【００４６】
図７は、別の実施形態を示す。このＡ／Ｄ変換装置１１０は、アナログ信号入力部１０、Ａ／Ｄ変換器（１２ａ及び１２ｂ）、サンプリングクロック信号発生器１４、基準クロック信号発生器１６、記憶部２０、モード指定信号発生器２２、加算器２６、マルチプレクサ２８、及びセレクタ３０を備える。マルチプレクサ２８は、図４を用いて説明したインターリーブ処理部１８ａとして設けられる。加算器２６は、図４を用いて説明した平均化処理部１８ｂとして設けられる。
図７において、図４と同一の符号を付した構成は、図４において対応する構成と同一、又は同様の機能を有する。
【００４７】
アナログ信号入力部１０からアナログ信号５０が入力される。入力されたアナログ信号５０は、サンプリングクロック信号発生器１４から供給される、サンプリングクロック信号（５６ａ及び５６ｂ）に基づいてサンプリング動作するＡ／Ｄ変換器（１２ａ及び１２ｂ）でサンプリングされる。サンプリングクロック信号発生器１４は、モード指定信号発生器２２から供給されるモード指定信号５８に基づいて、平均化処理用サンプリングクロック信号とインターリーブ処理用サンプリングクロック信号のいずれか一方を発生する。各々のＡ／Ｄ変換器から出力されるディジタル信号は、加算器２６及びマルチプレクサ２８の各々へ出力される。
【００４８】
加算器２６、及びマルチプレクサ２８は、基準クロック信号発生器１６から発生される基準クロック信号５４に基づいて動作する。加算器２６は、基準クロック信号５４のタイミングで、Ａ／Ｄ変換器（１２ａ及び１２ｂ）から出力されるディジタル信号の各々を加算する。マルチプレクサ２８は、基準クロック信号５４のタイミングで、Ａ／Ｄ変換器（１２ａ及び１２ｂ）を交互に選択する、従って、マルチプレクサ２８はＡ／Ｄ変換器（１２ａ及び１２ｂ）により生成されたディジタル信号を順次的にセレクタ３０に出力することができる。
【００４９】
加算器２６、及びマルチプレクサ２８から出力されるディジタル信号は、モード指定信号発生器２２から供給されるモード指定信号５８に基づいて動作するセレクタ３０で選択され、いずれか一方が記憶部２０へ出力される。例えば、モード指定信号５８が、平均化処理モードを指定する信号の場合に、セレクタ３０は、加算器２６から出力されるディジタル信号を選択して、記憶部２０に出力する。また、モード指定信号５８が、インターリーブ処理モードを指定する信号の場合、セレクタ３０は、マルチプレクサ２８から出力されるディジタル信号を選択して、記憶部２０に出力する。この実施形態では、平均化処理とインターリーブ処理を加算器２６とマルチプレクサ２８の各々で行うので、記憶部２０には、平均化処理またはインターリーブ処理されたディジタル信号が格納される。従って、図４を用いて説明した形態により高速に平均化処理とインターリーブ処理ができる。以上の構成により、複数のＡ／Ｄ変換器を同時にサンプリング動作させる平均化処理と、インターリーブ処理を選択的に行うことができるＡ／Ｄ変換装置１１０を提供することができる。
【００５０】
図８は、第２の実施形態であるＡ／Ｄ変換装置１２０のブロック図を示す。Ａ／Ｄ変換装置１２０は、複数のアナログ信号入力部（１０ａ〜１０ｄ）、Ａ／Ｄ変換器（１２ａ〜１２ｄ）、サンプリングクロック信号発生器１４、基準クロック信号発生器１６、処理部１８、記憶部（２０ａ〜２０ｄ）、モード指定信号発生器２２、アナログ信号分配器３２および分配制御信号発生器３４を備える。処理部１８は、インターリーブ処理部１８ａ、及び平均化処理部１８ｂを有する。
図８において、図４と同一の符号を付した構成は、図４の対応する構成と同一または同様の機能及び動作を行う。
【００５１】
本実施形態において、処理部１８の有するインターリーブ処理部１８ａは、４つのＡ／Ｄ変換器（１２ａ〜１２ｄ）が交互にサンプリング動作して得られたサンプル値を、交互に並び替えるインターリーブ処理を行う。インターリーブ処理により、Ａ／Ｄ変換装置１００は、１つのＡ／Ｄ変換器１２ａ（１２ｂ、１２ｃ又は１２ｄ）のサンプリングレートの４倍のサンプリングレートでサンプリングするのと同様のサンプル値を得ることができる。
【００５２】
平均化処理部１８ｂは、４つのＡ／Ｄ変換器（１２ａ〜１２ｄ）が同時にサンプリング動作して得られたサンプル値を平均化する処理を行う。この平均化処理により、１つのＡ／Ｄ変換器１２ａ（１２ｂ、１２ｃ又は１２ｄ）の量子化分解能の４倍の分解能を得ることができる。
【００５３】
モード指定信号発生器２２が、Ａ／Ｄ変換装置１２０における各構成要素に平均化処理モードまたはインターリーブ処理モードのいずれか一方のモードで動作することを指定するモード指定信号５８を発生する。モード指定信号５８は、処理部１８及びサンプリングクロック信号発生器１４に供給される。処理部１８において、インターリーブ処理部１８ａまたは平均化処理部１８ｂのいずれか一方が、モード指定信号５８に基づいて選択される。
【００５４】
分配制御信号６０は、アナログ信号分配器３２に入力されたアナログ信号（５０ａ〜５０ｄ）の分配先Ａ／Ｄ変換器（１２ａ〜１２ｄ）を指定する信号である。本実施形態においては、分配制御信号発生器３４は、１つのアナログ信号を４つのＡ／Ｄ変換器に分配することを指定する１対４分配と、１つのアナログ信号を１つのＡ／Ｄ変換器に分配することを指定する１対１分配のいずれかを指定する分配制御信号６０を発生する。アナログ信号分配器３２は、入力したアナログ信号（５０ａ〜５０ｄ）を、分配制御信号発生器３４から供給される分配制御信号６０に基づいて、Ａ／Ｄ変換器（１２ａ〜１２ｄ）のいずれかに分配する。
【００５５】
例えば、分配制御信号６０が、１対４分配を指定し、アナログ信号分配器３２が、アナログ信号５０ａを選択する場合、アナログ信号５０ａは、Ａ／Ｄ変換器（１２ａ〜１２ｄ）へ分配される。さらに、モード指定信号５８によりインターリーブ処理モードが指定されている場合、アナログ信号５０ａは、４つのＡ／Ｄ変換器（１２ａ〜１２ｄ）から得られるサンプル値を用いてインターリーブ処理される。従って、１つのＡ／Ｄ変換器１２ａ（１２ｂ、１２ｃ又は１２ｄ）のサンプリングレートの４倍のサンプリングレートでサンプリングされたサンプル値を得られる。この時、残りのアナログ信号５０ｂ、５０ｃ、５０ｄは、Ａ／Ｄ変換器に分配されない。
【００５６】
また、モード指定信号５８により平均化処理モードが指定されている場合、アナログ信号入力部１０ａから入力されたアナログ信号５０ａは、４つのＡ／Ｄ変換器（１２ａ〜１２ｄ）から得られるサンプル値を用いて平均化処理される。従って、１つのＡ／Ｄ変換器１２ａ（１２ｂ、１２ｃ又は１２ｄ）の量子化分解能の４倍の分解能を得られる。この時、残りのアナログ信号５０ｂ、５０ｃ、５０ｄは、どのＡ／Ｄ変換器へも分配されない。
【００５７】
また、分配制御信号６０が、１対１分配を指定する場合、アナログ信号（５０ａ〜５０ｄ）は、４つのＡ／Ｄ変換器（１２ａ〜１２ｄ）の各々に分配される。この分配により、各々１つのＡ／Ｄ変換器（１２ａ〜１２ｄ）が、アナログ信号（５０ａ〜５０ｄ）をサンプリングすることができる。
【００５８】
また、サンプリングクロック信号発生器１４は、基準クロック信号発生器１６から供給される基準クロック信号５４と、モード指定信号発生器２２から供給されるモード指定信号５８とに基づいてサンプリングクロック信号（５６ａ〜５６ｄ）を発生する。モード指定信号５８が、平均化処理モードを指定する場合に、サンプリングクロック信号発生器１４は、４つのＡ／Ｄ変換器（１２ａ〜１２ｄ）を同時にサンプリング動作させる、平均化処理用サンプリングクロック信号をＡ／Ｄ変換器（１２ａ〜１２ｄ）の各々へ供給する。
【００５９】
モード指定信号５８が、インターリーブ処理モードを指定する場合に、サンプリングクロック信号発生器１４は、４つのＡ／Ｄ変換器（１２ａ〜１２ｄ）を交互に動作させるインターリーブ処理用サンプリングクロック信号をＡ／Ｄ変換器（１２ａ〜１２ｄ）の各々へ供給する。
【００６０】
Ａ／Ｄ変換器（１２ａ〜１２ｄ）へ分配されたアナログ信号（５０ａ〜５０ｄ）は、サンプリングクロック信号（５６ａ〜５６ｄ）に基づいてサンプリング動作するＡ／Ｄ変換器（１２ａ〜１２ｄ）によりサンプリングされ、そのサンプル値がディジタル化される。Ａ／Ｄ変換器（１２ａ〜１２ｄ）でディジタル化されたサンプル値は、記憶部（２０ａ〜２０ｄ）の各々に格納される。
【００６１】
インターリーブ処理部１８ａは、サンプル値を交互に並び替えるインターリーブ処理をする。例えば、インターリーブ処理部１８ａは、記憶部（２０ａ〜２０ｄ）に格納されているディジタル化されたサンプル値を、ディジタル信号を電圧値に換算する電圧換算係数に基づいて電圧値に換算し、換算された各々の電圧値を交互に並び替える。従って、サンプリング周期の間隔でアナログ値の電圧値を得ることができる。また、平均化処理部１８ｂは、サンプル値を平均化する平均化処理をする。例えば、平均化処理部１８ｂは、記憶部（２０ａ〜２０ｄ）に格納されているディジタル信号を、電圧換算係数に基づいて電圧値に換算し、換算された各々の電圧値を加え合わせる。図８に示された構成により、Ａ／Ｄ変換装置１００は、入力されたアナログ信号（５０ａ〜５０ｂ）を、モード指定信号５８及び分配制御信号６０に基づいて１つまたは複数のＡ／Ｄ変換器（１２ａ〜１２ｂ）を用いて選択的に処理することができる。
【００６２】
図９は、アナログ信号分配器３２の実施形態の一例である。このアナログ信号分配器３２は、入力信号と出力信号を４対１に分配するマルチプレクサ２８ａ及び２対１に分配するマルチプレクサ２８ｂを備える。アナログ信号分配器３２は、分配制御信号６０に基づいて、アナログ信号（５０ａ〜５０ｂ）をＡ／Ｄ変換器（１２ａ〜１２ｄ）の各々へ、１対１で分配でき、または１対４で分配できる。例えば、１対１に分配することを指定する分配制御信号６０が、アナログ信号分配器３２に入力された場合、マルチプレクサ２８ｂは、入力端子Ａ群（Ａ１〜Ａ４）からの入力信号をＡ／Ｄ変換器（１２ａ〜１２ｄ）の各々へ出力する。Ａ群は、アナログ信号入力部（１０ａ〜１０ｄ）の各々と１対１に接続されているので、アナログ信号（５０ａ〜５０ｄ）は、１対１にＡ／Ｄ変換器（１２ａ〜１２ｄ）の各々へ分配される。
【００６３】
また、１対４に分配することを指定する分配制御信号６０が、アナログ信号分配器３２入力された場合、マルチプレクサ２８ｂは、入力端子Ｂ群（Ｂ１〜Ｂ４）からの入力信号をＡ／Ｄ変換器（１２ａ〜１２ｄ）の各々へ出力する。Ｂ群は、マルチプレクサ２８ａに接続されており、マルチプレクサ２８ａはアナログ信号入力部（１０ａ〜１０ｄ）の各々から入力されたアナログ信号５０ａ、５０ｂ、５０ｃ又は５０ｄのうちいずれか１つのアナログ信号を出力するので、アナログ信号（５０ａ〜５０ｄ）のいずれか１つが、Ａ／Ｄ変換器（１２ａ〜１２ｄ）の各々へ分配される。また、アナログ信号分配器３２は、マルチプレクサの数や構成を変えることで、更に任意の分配方法ができることが好ましい。
【００６４】
図１０（ａ）は、アナログ信号を１対１にＡ／Ｄ変換器へ分配する分配方法を示す。（図９を図１０と併せて参照）分配制御信号６０が１対１分配を指定する信号の場合、マルチプレクサ２８ｂの入力端子Ａ群（Ａ１〜Ａ４）が選択され、アナログ信号入力部（１０ａ〜１０ｄ）から入力されたアナログ信号（５０ａ〜５０ｄ）が、１対１にＡ／Ｄ変換器（１２ａ〜１２ｄ）へ分配される。
【００６５】
図１０（ｂ）は、アナログ信号を１対４にＡ／Ｄ変換器へ分配する分配方法を示す。（図９を図１０と併せて参照）分配制御信号６０が１対４分配を指定する信号の場合、マルチプレクサ２８ｂの入力端子Ｂ群（Ｂ１〜Ｂ４）が選択され、マルチプレクサ２８ａが４つの入力端子の内１つを選択することで、アナログ信号入力部（１０ａ〜１０ｄ）から入力されたアナログ信号５０ａ、５０ｂ、５０ｃ及び５０ｄの内いずれか１つのアナログ信号が、４つのＡ／Ｄ変換器（１２ａ〜１２ｄ）へ分配される。例えば、図１０（ｂ）に示す例では、マルチプレクサ２８ａの入力端子Ａが選択され、マルチプレクサ２８ｂの入力端子Ｂ群（Ｂ１〜Ｂ４）が選択されている。このとき、アナログ信号５０ａがＡ／Ｄ変換器（１２ａ〜１２ｄ）へ分配される。また、マルチプレクサ２８ａの入力端子Ｂ、Ｃ、Ｄの各々が選択されることで、対応するアナログ信号５０ｂ、５０ｃ、５０ｄのいずれか１つがＡ／Ｄ変換器（１２ａ〜１２ｄ）へ分配される。また、他の実施形態では、図１０（ｃ）に示すように１対２の分配など所望の分配ができることが好ましい。
【００６６】
図１１（ａ）は、サンプリングクロック信号発生器１４から出力される平均化処理用サンプリングクロック信号のタイミングチャートを示す。ここで、この実施形態において、モード指定信号５８は、Ｈｉ（論理値“１”）とＬｏ（論理値“０”）の２つの電圧値で表現される、２値の信号である。Ｈｉがインターリーブ処理用サンプリングクロック信号の発生を指定し、Ｌｏが平均化処理用サンプリングクロック信号の発生を指定する。モード指定信号５８がＬｏの時、サンプリングクロック信号（５６ａ〜５６ｄ）は、基準クロック信号５４に同期して出力される。Ａ／Ｄ変換器（１２ａ及び１２ｂ）は、サンプリングクロック信号（５６ａ及び５６ｂ）に基づいてサンプリング動作する。このサンプリング動作のサンプリングタイミングは、基準クロック信号５４と同期している。
【００６７】
図１１（ｂ）は、サンプリングクロック信号発生器１４から出力されるインターリーブ処理用サンプリングクロック信号のタイミングチャートを示す。モード指定信号５８がＨｉの時、サンプリングクロック信号５６ａは、基準クロック信号５４を１／４分周して出力され、サンプリングクロック信号５６ｂ、５６ｃ及び５６ｄは、基準クロック信号５４を１／４分周して得られたサンプリングクロック信号５６ａの位相を更に１／４位相づつずらして出力される。Ａ／Ｄ変換器（１２ａ及び１２ｂ）は、サンプリングクロック信号（５６ａ及び５６ｂ）に基づいてサンプリング動作する。このサンプリング動作のサンプリングタイミングは、基準クロック信号５４と同期している。
【００６８】
一般的にＡ／Ｄ変換器が、アナログ信号をディジタル信号に変換するためには、一定の時間（以下サンプリング時間とする）を必要とする。従って、１つのＡ／Ｄ変換器が一定時間にサンプリングできる最大サンプリングレートは決まってしまう。そこで、複数のＡ／Ｄ変換器を交互に動作させるインターリーブ処理が有効になる。以上の構成により、インターリーブ処理する場合に、サンプリングレートに応じて使用するＡ／Ｄ変換器を選択できる。例えば、サンプリングレートが高速の半導体デバイスを試験する場合、４つのＡ／Ｄ変換器を使用して試験する。例えば、サンプリングレートが低速の半導体デバイスを試験する場合に、１つのＡ／Ｄ変換器を使用する。この場合、同時に複数の半導体デバイスを試験することができる。従って、半導体デバイスの特性に応じて、使用するＡ／Ｄ変換器を選択できるので、効率よく半導体デバイスの試験をすることができる。
【００６９】
また、平均化処理する場合に、測定に必要な分解能に応じてＡ／Ｄ変換器を選択することができる。例えば、アナログ信号を高分解能で測定する必要がある半導体デバイスを試験する場合に、４つのＡ／Ｄ変換器を使用して試験する。例えば、分解能は低くてよい半導体デバイスを試験する場合に、１つのＡ／Ｄ変換器を使用する。この場合、同時に複数の半導体デバイスを試験することができる。従って、半導体デバイスの特性に応じて、使用するＡ／Ｄ変換器を選択できるので、効率よく半導体デバイスの試験をすることができる。従って、被試験半導体デバイスの試験に必要な処理内容に応じてＡ／Ｄ変換器を選択できる。
【００７０】
次に、複数のＡ／Ｄ変換器間に生じる時間誤差などの誤差を校正するキャリブレーション装置について説明する。一般的に、複数のＡ／Ｄ変換器を用いてサンプリング動作させると、各々のＡ／Ｄ変換器の特性の違いや、サンプリングクロック信号の伝達経路の特性の違いにより所望のサンプリングタイミングに対して時間誤差が生じてしまう。
【００７１】
図１２は、第１Ａ／Ｄ変換器と第２Ａ／Ｄ変換器の２つのＡ／Ｄ変換器間に生じるサンプリングタイミングの時間誤差を示す。一般的に複数のＡ／Ｄ変換器を用いて、所望の時間間隔でＡ／Ｄ変換器を交互にサンプリング動作させた場合、各々のＡ／Ｄ変換器の特性の違いにより、サンプリングクロック信号が、Ａ／Ｄ変換器に入力されてから、実際にサンプリングするまでの時間にずれが生じてしまう。このずれを時間誤差τとする。この図では、２つのＡ／Ｄ変換器を用いてインターリーブ処理を行っているが、サンプリングクロック信号を入力して、実際にサンプリング動作するまでに掛かる時間が、各々のＡ／Ｄ変換器の特性により異なるので、時間誤差τが生じている。複数のＡ／Ｄ変換器を交互にサンプリング動作させて得られたサンプル値を用いて被測定信号の処理をする場合、サンプリングタイミングが等間隔でなければ正確に被測定信号を再現できない。そこで時間誤差τを校正する必要がある。
【００７２】
図１３は、第３の実施形態におけるＡ／Ｄ変換装置１３０を示す。本実施形態におけるインターリーブ処理部１８ａは、キャリブレーション装置７０を有する。図４と同一の符号を付した機能ブロックは、図４で説明した機能ブロックと同一の機能を有するので説明を省略する。キャリブレーション装置７０は、複数のＡ／Ｄ変換器間に生じる誤差を校正して出力信号９０を出力する。例えば、キャリブレーション装置７０は、時間誤差、ゲイン誤差、オフセット誤差を校正する。従って、Ａ／Ｄ変換装置１００は、複数のＡ／Ｄ変換器間に生じる誤差の校正された出力信号９０を出力することができる。
【００７３】
図１４は、キャリブレーション装置７０の詳細な構成を示す。このキャリブレーション装置７０は、校正値算出部７０ａ、誤差校正部７０ｂ、及び読み出し部７６を備える。校正値算出部７０ａは、誤差算出部７２、誤差校正値算出部７４を有する。誤差校正値算出部７４は、時間誤差校正値算出部７４ａ、ゲイン校正値算出部７４ｂ、オフセット校正値算出部７４ｃを含む。誤差校正部７０ｂは、ゲイン・オフセット校正部７８、及び時間誤差校正部８０を有する。
【００７４】
読み出し部７６は、記憶部２０ａまたは記憶部２０ｂに格納されているサンプル値を読み込んで、校正値算出部７０ａまたは誤差校正部７０ｂのいずれかに出力する。誤差算出部７２は、読み出し部７６から供給されるサンプル値に基づいて、複数のＡ／Ｄ変換器間に生じる誤差を算出する。例えば、誤差算出部７２は、複数のＡ／Ｄ変換器間に生じる時間誤差、ゲイン誤差及びオフセット誤差を算出して誤差校正値算出部７４に出力する。例えば、誤差算出部７２は、誤差校正値を算出するのに用いる試験信号のサンプル値に基づいて誤差校正値を算出してもよい。例えば、試験信号は、正弦波、余弦波などの既知の波形であることが好ましい。また、例えば誤差算出部７２は、サンプル値をフーリエ変換して得られる変換値に基づいて誤差校正値を算出してもよい。
【００７５】
誤差校正値算出部７４は、誤差算出部７２から供給される誤差に基づいて、誤差校正値を算出して校正値算出部７０ａに出力する。例えば、誤差校正値算出部７４は、誤差算出部７２から供給される時間誤差、ゲイン誤差及びオフセット誤差に基づいて、それぞれの誤差を校正するのに用いる誤差校正値を誤差校正部７０ｂに出力する。時間誤差校正値算出部７４ａは、誤差算出部７２から供給される時間誤差に基づいて、時間誤差を校正する演算に用いる時間誤差校正値８８ａを算出する。ゲイン校正値算出部７４ｂは、誤差算出部７２から供給されるゲイン誤差に基づいて、ゲイン誤差を校正する演算に用いるゲイン誤差校正値８８ｂを算出する。オフセット校正値算出部７４ｃは、誤差算出部７２から供給されるオフセット誤差に基づいて、オフセット誤差を校正する演算に用いるオフセット誤差校正値８８ｃを算出する。従って、校正値算出部７０ａは、複数のＡ／Ｄ変換器間に生じる誤差を校正する演算に用いる誤差校正値を算出することができる。
【００７６】
誤差校正部７０ｂは、校正値算出部７０ａから供給される誤差校正値に基づいて複数のＡ／Ｄ変換器間に生じる誤差を校正して出力信号９０を出力する。ゲイン・オフセット校正部７８は、ゲイン誤差校正値８８ｂに基づいて、ゲイン誤差を校正する。また、ゲイン・オフセット校正部７８は、オフセット誤差校正値８８ｃに基づいてオフセット誤差を校正する。時間誤差校正部８０は、時間誤差校正値８８ａに基づいて時間誤差を校正する。従って、誤差算出部７０ｂは、複数のＡ／Ｄ変換器間に生じる誤差を校正することができる。キャリブレーション装置７０は、複数のＡ／Ｄ変換器間に生じる誤差を演算により校正することができるので、精度よく誤差の校正ができる。
【００７７】
モード指定信号５８によりインターリーブ処理部１８ａが選択されている場合、ゲイン・オフセット校正部７８はサンプル値のゲイン誤差及びオフセット誤差を校正して、時間誤差校正部８０に出力する。時間誤差校正部８０は、時間誤差を校正して出力信号９０を出力する。モード指定信号５８により平均化処理部１８ｂが選択されている場合、ゲイン・オフセット校正部７８は、ゲイン誤差及びオフセット誤差を校正して、平均化処理部１８ｂに出力する。平均化処理部は、ゲイン誤差及びオフセット誤差の校正された被測定信号のサンプル値（８４ａ及び８４ｂ）を平均化する。
【００７８】
校正値算出部７０ａにおける、誤差校正値の算出方法の一例を次に示す。複数のＡ／Ｄ変換器間の誤差に基づいて誤差校正値を算出するために、誤差校正されるべき２つのＡ／Ｄ変換器１２ａ及び１２ｂに、試験信号を入力し、サンプリング動作を行わせる。例えば、試験信号は正弦波ｓｉｎ（２π・ｆ・ｔ）である。
ここで、ｆは任意の周波数を示し、ｔは時間を示す。
【００７９】
各々のＡ／Ｄ変換器でサンプリングされ、ディジタル化された試験信号のサンプル値（８２ａ及び８２ｂ）が、記憶部（２０ａ及び２０ｂ）に格納される。読み出し部７６は、試験信号のサンプル値（８２ａ及び８２ｂ）を記憶部（２０ａ及び２０ｂ）から読み出し、誤差算出部７２に出力する。誤差算出部７２は、入力された試験信号のサンプル値（８２ａ及び８２ｂ）を、各々離散フーリエ変換する。この離散フーリエ変換から得られた結果はそれぞれ、
【数１】
の形に表すことができる。ここで、Ａ１及びＡ２はゲインを示し、Ｂ１及びＢ２はオフセットを示す。また、各々のＡ／Ｄ変換器のサンプリング動作の時間間隔を２Ｔｓ（ｆ＝１／２Ｔｓ）、Ａ／Ｄ変換器１２ａとＡ／Ｄ変換器１２ｂのサンプリングタイミングが、Ｔｓ＋τ時間の位相ずれがあるとき（時間誤差τ）、次式が成り立つ。図１４において、時間誤差τを時間誤差８６ａ、ゲインＡ１及びＡ２をゲイン８６ｂ、オフセットＢ１及びＢ２をオフセット８６ｃとする。
【数２】
従って、時間誤差τは
【数３】
となる。誤差算出部７２は、時間誤差τを時間誤差校正値算出部７４ａに出力する。誤差算出部７２は、ゲインＡ１及びＡ２をゲイン校正値算出部７４ｂに出力する。また、誤差算出部７２は、オフセットＢ１及びＢ２をオフセット校正値算出部７４ｃに出力する。
【００８０】
時間誤差校正値算出部７４ａは、誤差算出部７２から供給された時間誤差τに基づいて時間誤差校正値８８ａを算出する。例えば、時間誤差校正値算出部７４ａは、次の手法により時間誤差校正値８８ａを算出する。
【００８１】
２つのサンプリングタイミングをevenとoddの添字を付けて表すとする。サンプリングタイミングoddの位相は、サンプリングタイミングevenの位相に対してＴｓ＋τ時間ずれているとし、各々のサンプリングタイミングをフーリエ変換したものをＰｅｖｅｎ、Ｐｏｄｄとすれば次式が成り立つ。
【数４】
δはデルタ関数
【数５】
この２つの波形をインターリーブ処理した場合のフーリエ変換は、（３）（４）を用いて
【数６】
と表すことができる。
【００８２】
２つのＡ／Ｄ変換器（１２ａ及び１２ｂ）間に、時間誤差τが生じている場合、フーリエ変換におけるサンプリング周波数（１／２Ｔｓ）と同一の周波数の項は、時間誤差τが生じて無い場合のサンプリング周波数（１／２Ｔｓ）と同一の周波数の項と異なる。時間誤差校正値算出部７４ａは、フーリエ変換におけるサンプリング周波数と同一の周波数の項が、時間誤差τが生じない場合の周波数の項と一致するように時間誤差を校正する。
【００８３】
ここで、時間誤差τが生じている場合の、サンプリング周波数（１／２Ｔｓ）の項の値は、ｋ＝１を（５）式に代入すればよく
【数７】
となる。
【００８４】
また２つのＡ／Ｄ変換器（１２ａ及び１２ｂ）のサンプリングタイミングに、時間誤差τが生じていない場合のサンプリング周波数（１／２Ｔｓ）の項は、
【数８】
となる。
【数９】
が得られる。この時間誤差校正値８８ａを、サンプリングタイミングＰｏｄｄでサンプリング動作するＡ／Ｄ変換器のサンプル値をフーリエ変換した結果に乗じることで時間誤差の校正ができる。
【００８５】
また、ゲイン校正値算出部７４ｂは、入力されたゲイン８６ｂに基づいてゲイン校正値８８ｂを算出する。このゲイン校正値８８ｂの算出方法として幾つかの手法があるが、例えば、ゲイン８６ｂの逆数でよい。ゲイン８６ｂが「Ａ１」ならば、ゲイン校正値８８ｂは「１／Ａ１」である。
【００８６】
オフセット校正値算出部７４ｃは、入力されたオフセット８６ｃに基づいてオフセット校正値８８ｃを算出する。このオフセット校正値８８ｃの算出方法として幾つかの手法があるが、例えば、本実施形態では、オフセット校正値８８ｃは、誤差算出部７２で算出されたオフセット８６ｃの符号を変えた値である。例えば、オフセット８６ｃが「Ｂ１」ならば、オフセット校正値８８ｃは「−Ｂ１」である。以上の方法により、校正値算出部７０ａは、時間誤差校正値８８ａ、ゲイン校正値８８ｂ及びオフセット校正値８８ｃを算出する。
【００８７】
次に、半導体デバイス９８から出力される被測定信号をサンプリングして得られたサンプル値（８４ａ及び８４ｂ）と、校正値算出部７０ａで予め算出されている時間誤差校正値８８ａ、ゲイン校正値８８ｂ及びオフセット校正値８８ｃに基づいて、誤差を校正する誤差校正部７０ｂについて説明する。
【００８８】
読み出し部７６は、被測定信号をサンプリングして得られた被測定信号のサンプル値（８４ａ及び８４ｂ）を、記憶部（２０ａ及び２０ｂ）から読み出して、ゲイン・オフセット校正部７８に出力する。ゲイン・オフセット校正部７８は、読み出し部７６から供給された被測定信号のサンプル値（８４ａ及び８４ｂ）と、ゲイン校正値８８ｂ及びオフセット校正値８８ｃとに基づいて、入力された被測定信号のサンプル値（８４ａ及び８４ｂ）のゲイン及びオフセットの校正をする。この校正手法は幾つかあるが、例えば、本実施形態では次に述べる手法を用いた。
【００８９】
サンプル値をＤ（ｔ）とし、ゲインおよびオフセットの校正がされた値をＤ'（ｔ）、ゲイン校正値８８ｂを「Ｇ」、オフセット校正値８８ｃを「Ｏ」とすれば、次が成り立つ。
【００９０】
Ｄ'（ｔ）＝Ｇ・Ｄ（ｔ）＋Ｏ
この演算を被測定信号のサンプル値（８４ａ及び８４ｂ）に対して行うことで、各々のサンプル値が含んでいるゲインおよびオフセットの校正ができる。ゲイン・オフセット校正部７８において、ゲインおよびオフセットの校正がされた被測定信号のサンプル値（８４ａ及び８４ｂ）は、時間誤差校正部８０に入力される。
【００９１】
時間誤差校正部８０は、入力したゲインおよびオフセットの校正された被測定信号のサンプル値（８４ａ及び８４ｂ）に時間成分を加える変換を行う。この変換は、被測定信号のサンプル値（８４ａ及び８４ｂ）に時間成分を加え、入力したアナログ信号を再現する変換である。Ａ／Ｄ変換器から出力されるサンプル値には、時間成分が含まれていないため、サンプル値から波形を再現するためには、時間成分を含ませる必要がある。例えば、この変換は、フーリエ変換であり、本実施形態においては、離散フーリエ変換を用いた。
【００９２】
離散フーリエ変換した結果と、時間誤差校正値８８ａとに基づいて、時間誤差の校正を行う。この時間誤差校正手法は、幾つかあるが、例えば、本実施形態では、次に述べる手法を用いた。
【数１０】
【００９３】
従って、時間誤差校正部８０は、この演算により、ゲイン、オフセットおよび時間誤差の校正された出力信号９０を出力することができる。前述したゲイン、オフセットおよび時間誤差を校正するキャリブレーション装置７０は、プログラムにより所定の処理をする演算装置によって実現されることが好ましい。例えば、演算装置は、プログラムにより所定の処理をするワークステーションなどのコンピュータであってよい。本キャリブレーション装置７０を演算装置を用いて実現することで、誤差の校正に可変抵抗や遅延回路などのハードウエアを設ける必要がなくなる。演算によりキャリブレーションするので遅延回路などの素子の特性に依存しないので、精度の高いキャリブレーションを行うことができる。従って、本キャリブレーション装置７０を、演算装置を用いて実現するプログラムを記憶した記録媒体を提供する。また、サンプル値に基づいて誤差を校正するので、従来のアナログ信号をディジタル信号に変換するＡ／Ｄ変換装置で測定されたサンプル値に含まれる誤差を校正することもできる。以上の構成により、時間誤差、ゲイン、及びオフセットの校正手段として、遅延回路や可変抵抗などの素子を設ける必要が無くなり、誤差の校正が容易にできる。また、誤差を校正できる範囲が、遅延回路など素子の性能に依存しないので、精度の高い校正ができる。
【００９４】
図１５は、第４の実施形態である、アナログ信号を出力する半導体デバイスを試験する半導体デバイス試験装置を示す。この半導体デバイス試験装置は、演算装置９７及びＡ／Ｄ変換装置１００を有する波形ディジタイザ９５、記録媒体３８、パターン発生器９１、波形整形器９２、比較器９３、及び半導体デバイス接触部９４を有するパフォーマンスボード９６を備える。この実施形態において、キャリブレーション装置７０は、記録媒体３８に記録されているプログラムに基づいて演算装置９７を用いて実現される。ここで、演算装置９７は、ワークステーションなどの汎用コンピュータが好ましい。
【００９５】
試験されるべきアナログ信号を出力する半導体デバイス９８が、半導体デバイス接触部９４に載置される。例えば、半導体デバイス接触部９４は、半導体デバイス９８の入出力端子と電気的に接続するソケットであってよい。パターン発生器９１は、半導体デバイス９８に供給する半導体デバイス入力信号４２を生成し、波形整形器９２に出力する。また、パターン発生器９１は、半導体デバイス９８から出力されるべき理論値を比較器９３に出力する。波形整形器９２は、半導体デバイス９８の特性に応じて、半導体デバイス入力信号４２を整形して、半導体デバイス接触部９４に出力する。半導体デバイス接触部９４は、波形整形器９２から供給される半導体デバイス入力信号４０を半導体デバイス９８に出力する。半導体デバイス９８は、入力した半導体デバイス入力信号４０に基づいてアナログ信号５０を半導体デバイス接触部９４に出力する。半導体デバイス接触部９４は、被測定信号であるアナログ信号５０をＡ／Ｄ変換装置１００に出力する。
Ａ／Ｄ変換装置１００は、半導体デバイス接触部９４から供給されたアナログ信号５０をディジタル信号に変換する。
【００９６】
Ａ／Ｄ変換装置１００は、図４を用いて説明した第１の実施形態のＡ／Ｄ変換装置１００であり、入力したアナログ信号５０を平均化処理とインターリーブ処理のいずれか一方で処理する。更に、Ａ／Ｄ変換装置１００は、第３の実施形態で示した複数のＡ／Ｄ変換器の間に生じる時間誤差の校正をするキャリブレーション装置７０を備えることにより誤差の校正された出力信号９０を出力できる。
比較器９３は、誤差の校正された出力信号９０と、パターン発生器９１から供給される理論値とに基づいて半導体デバイス９８の良否を判定し、判定信号５２を出力する。この構成により、１つの試験装置で平均化処理およびインターリーブ処理の２つの処理ができる。また、複数のＡ／Ｄ変換器間に生じる時間誤差の校正が容易な半導体デバイス試験装置を実現できる。
【００９７】
図１６は、第５の実施形態である、アナログ信号を出力する複数の半導体デバイスを同時に試験する半導体デバイス試験装置を示す。この半導体デバイス試験装置は、演算装置９７及びＡ／Ｄ変換装置１００を有する波形ディジタイザ９５、記録媒体３８、パターン発生器９１、波形整形器９２、比較器９３、及び半導体デバイス接触部（９４ａ〜９４ｄ）を有するパフォーマンスボード９６を備える。この実施形態において、キャリブレーション装置７０は、記録媒体３８に記録されているプログラムに基づいて演算装置９７を用いて実現される。ここで、演算装置９７は、ワークステーションなどの汎用コンピュータが好ましい。
【００９８】
パターン発生器９１は、半導体デバイス（９８ａ〜９８ｄ）に供給する半導体デバイス入力信号４２を生成し、波形整形器９２に出力する。また、パターン発生器９１は、半導体デバイス（９８ａ〜９８ｄ）から出力されるべき理論値を比較器９３に出力する。波形整形器９２は、半導体デバイス（９８ａ〜９８ｄ）の特性に応じて、パターン発生器９１から供給される半導体デバイス入力信号４２を整形し、半導体デバイス接触部（９４ａ〜９４ｄ）に出力する。半導体デバイス接触部（９４ａ〜９４ｄ）は、波形整形器９２から供給される半導体デバイス入力信号４０を半導体デバイス（９８ａ〜９８ｄ）の各々へ供給する。半導体デバイス（９８ａ〜９８ｄ）は、入力した半導体デバイス入力信号４０に基づいてアナログ信号（５０ａ〜５０ｄ）を半導体デバイス接触部（９４ａ〜９４ｄ）に出力する。半導体デバイス接触部（９４ａ〜９４ｄ）は、アナログ信号（５０ａ〜５０ｄ）を、Ａ／Ｄ変換装置１００に出力する。
【００９９】
Ａ／Ｄ変換装置１２０は、図８を用いて説明した第２の実施形態のＡ／Ｄ変換装置１２０であり、入力したアナログ信号（５０ａ〜５０ｄ）を平均化処理とインターリーブ処理のいずれか一方で処理する。更に、Ａ／Ｄ変換装置１２０は、第３の実施形態で示した複数のＡ／Ｄ変換器の間に生じる時間誤差の校正をするキャリブレーション装置７０を備えることにより誤差の校正された出力信号（９０ａ〜９０ｄ）を出力できる。比較器９３は、誤差の校正された出力信号（９０ａ〜９０ｄ）とパターン発生器９１から供給される理論値とに基づいて半導体デバイス９８の良否を判定し、判定信号（５２ａ〜５２ｄ）を出力する。図８を用いて説明したＡ／Ｄ変換装置１２０は、アナログ信号分配器３２を有するので、アナログ信号の処理の内容に応じて、処理に用いる１つ又は複数のＡ／Ｄ変換器を選択して利用することができる。また、１つの試験装置で平均化処理およびインターリーブ処理の２つの処理ができる。また、複数のＡ／Ｄ変換器間に生じる時間誤差の校正が容易な半導体デバイス試験装置を実現できる。
【０１００】
上記説明から明らかなように、複数のＡ／Ｄ変換器を同時にサンプリング動作させる平均化処理と、複数のＡ／Ｄ変換器を交互にサンプリング動作させるインターリーブ処理を１つのＡ／Ｄ変換装置１２０で実現できる。また、アナログ信号の処理内容に応じて、処理に用いるＡ／Ｄ変換器を選択的に変更できる。また、複数のＡ／Ｄ変換器間に生じる時間誤差の校正を、演算装置を用いて行うことができる。従って、遅延回路を用いずに時間誤差の校正ができる。
【０１０１】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることができることが当業者に明らかである。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【０１０２】
【発明の効果】
上記説明から明らかなように、本発明によれば、複数のＡ／Ｄ変換器を効率よく使用するＡ／Ｄ変換装置を提供することができる。
【図面の簡単な説明】
【図１】従来のＡ／Ｄ変換装置を示す。
【図２】従来の複数のアナログ信号入力部を備えるＡ／Ｄ変換装置を示す。
【図３】インターリーブ処理を示すブロック図。
【図４】第１の実施形態である、Ａ／Ｄ変換装置を示す。
【図５】サンプリングクロック信号発生器を示す。
【図６】Ａ／Ｄ変換器がそなえるサンプリングクロック信号発生器が発生するサンプリングクロック信号のタイミングチャートを示す。
【図７】Ａ／Ｄ変換器の他の実施形態を示す。
【図８】第２の実施形態である、複数のアナログ信号入力部を備えるＡ／Ｄ変換装置を示す。
【図９】複数のアナログ信号入力部を備えるＡ／Ｄ変換装置が備える、アナログ信号分配器の１つの形態を示す。
【図１０】アナログ信号分配器の分配形態を示す。
【図１１】第２の実施形態であるＡ／Ｄ変換装置が備えるサンプリングクロック信号発生器が発生するサンプリングクロック信号のタイミングチャートを示す。
【図１２】２つのＡ／Ｄ変換器間に生じるサンプリングタイミングの時間誤差を示す。
【図１３】第３の実施形態であるキャリブレーション装置を備える、Ａ／Ｄ変換装置を示す。
【図１４】キャリブレーション装置のブロック図を示す。
【図１５】第１の実施形態であるＡ／Ｄ変換装置と第３の実施形態であるキャリブレーション装置を備えるアナログ信号を出力する半導体デバイスを試験する半導体デバイス試験装置を示す。
【図１６】第２の実施形態であるＡ／Ｄ変換装置と第３の実施形態であるキャリブレーション装置を備えるアナログ信号を出力する半導体デバイスを試験する半導体デバイス試験装置を示す。
【符号の説明】
１０（１０ａ、１０ｂ、１０ｃ、１０ｄ）…アナログ信号入力部
１２（１２ａ、１２ｂ、１２ｃ、１２ｄ）…Ａ／Ｄ変換器
１４…サンプリングクロック信号発生器
１６…基準クロック信号発生器
１８…処理部
１８ａ…インターリーブ処理部
１８ｂ…平均化処理部
２０（２０ａ、２０ｂ、２０ｃ、２０ｄ）…記憶部
２２…モード指定信号発生器
２４…遅延回路
２６…加算器
２８（２８ａ、２８ｂ）…マルチプレクサ
３０…セレクタ
３２…アナログ信号分配器
３４…分配制御信号発生器
３８…記録媒体
４０、４２…半導体デバイス入力信号
５０（５０ａ、５０ｂ、５０ｃ、５０ｄ）…アナログ信号
５２…判定信号
５４…基準クロック信号
５６ａ、５６ｂ、５６ｃ、５６ｄ…サンプリングクロック信号
５８…モード指定信号
６０…分配制御信号
７０…キャリブレーション装置
７０ａ…誤差算出部
７０ｂ…誤差校正部
７２…誤差算出部
７４…誤差校正値算出部
７４ａ…時間誤差校正値算出部
７４ｂ…ゲイン校正値算出部
７４ｃ…オフセット校正値算出部
７６…読み出し部
７８…ゲイン・オフセット校正部
８０…時間誤差校正部
８２ａ、８２ｂ …試験信号のサンプル値
８４ａ、８４ｂ …被測定信号のサンプル値
８６ａ…時間誤差τ
８６ｂ…ゲイン
８６ｃ…オフセット
８８ａ…時間誤差校正値
８８ｂ…ゲイン校正値
８８ｃ…オフセット校正値
９０（９０ａ、９０ｂ、９０ｃ、９０ｄ）…出力信号
９１…パターン発生器
９２…波形整形器
９３…比較器
９４…半導体デバイス接触部
９５…波形ディジタイザ
９６…パフォーマンスボード
９７…演算装置
９８…半導体デバイス
１００ Ａ／Ｄ変換装置
【発明の属する技術分野】
本発明は、半導体デバイス試験装置に関し、特に半導体デバイス試験装置に組み込まれる、Ａ／Ｄ変換装置およびキャリブレーション装置に関する。
【０００２】
【従来の技術】
図１は、アナログ信号をディジタル信号に変換する従来のＡ／Ｄ変換装置１０１のブロック図を示す。このＡ／Ｄ変換装置１０１は、アナログ信号入力部１１、Ａ／Ｄ変換器１３ａ及び１３ｂ、サンプリングクロック信号発生器１５、基準クロック信号発生器１７、遅延回路２４、及びインターリーブ処理部１９を備える。インターリーブ処理部１９は、マルチプレクサ２９および記憶部２１を有する。
【０００３】
アナログ信号入力部１１に、アナログ信号５０が入力される。入力されたアナログ信号５０は、交互にサンプリング動作するＡ／Ｄ変換器１３ａ及び１３ｂによりサンプリングされディジタル信号に変換される。Ａ／Ｄ変換器１３ａ及び１３ｂから交互に出力されるディジタル信号は、マルチプレクサ２９で順次的に並び替えられて記憶部２１へ格納される。
【０００４】
サンプリングクロック信号発生器１５は、基準クロック信号発生器１７から発生される基準クロック信号５４に基づいて、Ａ／Ｄ変換器１３ａ及び１３ｂを交互にサンプリング動作させるサンプリングクロック信号５６ａ及び５６ｂを発生する。遅延回路２４は、Ａ／Ｄ変換器１３ａおよび１３ｂのサンプリング動作のタイミングを校正し、サンプリングクロック信号発生器１５から発生されるサンプリングクロック信号５６ａ及び５６ｂの伝達系路上に配置される。
【０００５】
図２は、複数のアナログ信号入力部を備えた、従来のＡ／Ｄ変換装置１０２を示す。このＡ／Ｄ変換装置１０１は、複数のアナログ信号入力部（１１ａ〜１１ｄ）に対応した、Ａ／Ｄ変換器（１３ａ〜１３ｄ）、基準クロック信号発生器１７および記憶部（２１ａ〜２１ｄ）を備える。
【０００６】
アナログ信号入力部（１１ａ〜１１ｄ）の各々に、アナログ信号（５０ａ〜５０ｄ）が入力される。入力されたアナログ信号は、Ａ／Ｄ変換器（１３ａ〜１３ｄ）の各々でディジタル信号に変換される。変換されたディジタル信号は、記憶部（２１ａ〜２１ｄ）の各々へ格納される。
【０００７】
図３（ａ）は、インターリーブ処理を示すブロック図である。インターリーブ処理とは、２つのＡ／Ｄ変換器１３ａ及び１３ｂを交互にサンプリング動作させて得られたサンプル値を、インターリーブ処理部１９を用いて順次的に並び替える処理のことである。インターリーブ処理により、１つのＡ／Ｄ変換器のサンプリングレートより、高いサンプリングレートでサンプリングするのと同様のサンプル値を得ることができる。インターリーブ処理は、互いに位相のずれているサンプリングクロック信号５６ａおよび５６ｂ（図３（ｂ）参照）をＡ／Ｄ変換器に供給することで、交互にＡ／Ｄ変換器をサンプリング動作させる。
【０００８】
インターリーブ処理は、前述したように複数のＡ／Ｄ変換器から出力されるディジタル信号を順次的に並び替える方式である。インターリーブ処理の場合、各々のＡ／Ｄ変換器が、サンプリングクロック信号に基づいて実際にサンプリング動作するサンプリングタイミングが等間隔になる必要がある。しかし現実には、各々のＡ／Ｄ変換器の特性の違いや、サンプリングクロック信号の伝達経路の特性により所望のサンプリングタイミングに対して時間誤差が生じてしまう。そこで、時間誤差の校正が必要になる。従来は、図１に関連して説明したように、サンプリングクロック信号５６ａおよび５６ｂを各々のＡ／Ｄ変換器まで導く経路の途中に可変遅延素子を設けることで時間誤差の校正をしていた。
【０００９】
【発明が解決しようとする課題】
図１に示される、従来のＡ／Ｄ変換装置１０１は、Ａ／Ｄ変換器１３ａ及び１３ｂを交互にサンプリング動作させるインターリーブ処理のみを行い、他の処理を行うことはできなかった。
【００１０】
図２に示される、従来のＡ／Ｄ変換装置１０２は、各々のアナログ信号入力部から入力されたアナログ信号の処理に使われるＡ／Ｄ変換器は、予め固定されていた。また、従来の時間誤差の校正は、遅延回路により行われていたが、これでは、時間誤差の校正が複雑になり、また時間誤差を校正できる範囲が、遅延回路の性能に依存していたので、精度の高い校正（キャリブレーション）が出来なかった。
【００１１】
そこで本発明は、上記の課題の少なくとも１つの解決に寄与することのできるＡ／Ｄ変換装置、キャリブレーション装置及び半導体デバイス試験装置を提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
【００１２】
【課題を解決するための手段】
上記課題を解決するために本発明の第１の形態は、アナログ信号をサンプリングして、ディジタル信号に変換するＡ／Ｄ変換装置であって、アナログ信号を入力するアナログ信号入力部と、アナログ信号入力部が入力したアナログ信号をサンプリングしてディジタル信号に変換する複数のＡ／Ｄ変換器と、複数のＡ／Ｄ変換器を同期してサンプリング動作させる平均化処理用サンプリングクロック信号と、複数のＡ／Ｄ変換器を交互にサンプリング動作させるインターリーブ処理用サンプリングクロック信号のいずれか一方を複数のＡ／Ｄ変換器へ供給するサンプリングクロック信号発生器と、平均化処理用サンプリングクロック信号に基づいてサンプリング動作したＡ／Ｄ変換器から出力されたディジタル信号を平均化処理する平均化処理部と、インターリーブ処理用サンプリングクロック信号に基づいてサンプリング動作したＡ／Ｄ変換器から出力されたディジタル信号をインターリーブ処理するインターリーブ処理部とを備えることを特徴とするＡ／Ｄ変換装置を提供する。
【００１３】
第１の形態の別の態様は、平均化処理またはインターリーブ処理のいずれか一方の処理モードを指定するモード指定信号を発生するモード指定信号発生器を更に備え、モード指定信号に基づいて、平均化処理部またはインターリーブ処理部のいずれか一方が選択されてもよい。また、基準クロック信号を発生する基準クロック信号発生器を更に備え、モード指定信号により平均化処理が指定される場合に、サンプリングクロック信号発生器は、基準クロック信号に同期した平均化処理用サンプリングクロック信号を複数のＡ／Ｄ変換器の各々に供給し、モード指定信号によりインターリーブ処理が指定される場合に、サンプリングクロック信号発生器は、基準クロック信号に基づいて、互いに位相が異なるインターリーブ処理用サンプリングクロック信号を複数のＡ／Ｄ変換器の各々に供給してもよい。
【００１４】
また、平均化処理部は、複数のＡ／Ｄ変換器から出力されるディジタル信号を、ディジタル信号を電圧値に換算する電圧換算係数に基づいて電圧値に換算し、換算された各々の電圧値を加え合わせてもよい。また、インターリーブ処理部が、複数のＡ／Ｄ変換器から出力されるディジタル信号を電圧換算係数に基づいて電圧値に換算し、換算された各々の電圧値を交互に並び替えてもよい。また、複数のＡ／Ｄ変換器の各々から出力されるディジタル信号を記憶する複数の記憶部を更に備え、平均化処理部及びインターリーブ処理部は、記憶部に記憶されたディジタル信号に基づいて処理してもよい。
【００１５】
また、複数のＡ／Ｄ変換器は、第１Ａ／Ｄ変換器及び第２Ａ／Ｄ変換器を含み、第１Ａ／Ｄ変換器がサンプリングしたタイミングに対して第２Ａ／Ｄ変換器がサンプリングするべき所定のタイミングと、第２Ａ／Ｄ変換器が実際にサンプリングしたタイミングとの時間のずれである時間誤差を算出する誤差算出部と、算出された時間誤差に基づいて、第２Ａ／Ｄ変換器の時間誤差を校正する演算に用いる時間誤差校正値を算出する誤差校正値算出部と、測定されるべきアナログ信号である被測定信号をサンプリングして得られたディジタル信号が格納されている記憶部からディジタル信号を読み出す読み出し部と、読み出し部により、記憶部から読み出されたディジタル信号と時間誤差校正値に基づいて、被測定信号をサンプリングしたときに第２Ａ／Ｄ変換器に生じる時間誤差を校正する演算を行う誤差校正部とを更に備えてもよい。
【００１６】
本発明の第２の形態は、アナログ信号をサンプリングして、ディジタル信号に変換するＡ／Ｄ変換装置であって、アナログ信号を入力するアナログ信号入力部と、アナログ信号をサンプリングしてディジタル信号に変換する第１Ａ／Ｄ変換器から出力されるディジタル信号と、アナログ信号をサンプリングしてディジタル信号に変換する第２Ａ／Ｄ変換器から出力されるディジタル信号とを加算する加算器と、第１Ａ／Ｄ変換器から出力されるディジタル信号と、第２Ａ／Ｄ変換器から出力されるディジタル信号とを交互に入力して順次出力するマルチプレクサと、加算器の出力値、またはマルチプレクサの出力値のいずれか一方を選択するセレクタとを備えることを特徴とするＡ／Ｄ変換装置を提供する。
【００１７】
本発明の第３の形態は、アナログ信号をサンプリングして、ディジタル信号に変換するＡ／Ｄ変換装置であって、異なるアナログ信号が各々入力される複数のアナログ信号入力部と、アナログ信号をサンプリングして、ディジタル信号に変換する複数のＡ／Ｄ変換器と、アナログ信号のディジタル処理の内容に応じて、アナログ信号を、複数のＡ／Ｄ変換器のいずれか１つ又は複数のＡ／Ｄ変換器に分配するアナログ信号分配器とを備えることを特徴とするＡ／Ｄ変換装置を提供する。例えば、処理の内容は、インターリーブ処理に使うＡ／Ｄ変換器の数、または平均化処理に使うＡ／Ｄ変換器の数であってよい。
【００１８】
第３の形態の別の態様は、複数のＡ／Ｄ変換器が、複数のアナログ信号入力部に各々対応して設けられ、アナログ信号分配器が、１つのアナログ信号入力部から入力されたアナログ信号を、複数のＡ／Ｄ変換器に分配してもよい。また、複数のＡ／Ｄ変換器を同期してサンプリング動作させる平均化処理用サンプリングクロック信号と、複数のＡ／Ｄ変換器を交互にサンプリング動作させるインターリーブ処理用サンプリングクロック信号のいずれか一方を複数のＡ／Ｄ変換器へ供給するサンプリングクロック信号発生器と、平均化処理用サンプリングクロック信号に基づいてサンプリング動作したＡ／Ｄ変換器から出力されたディジタル信号を平均化処理する平均化処理部と、インターリーブ処理用サンプリングクロック信号に基づいてサンプリング動作したＡ／Ｄ変換器から出力されたディジタル信号をインターリーブ処理するインターリーブ処理部とを更に備えてもよい。
【００１９】
また、平均化処理またはインターリーブ処理のいずれか一方の処理モードを指定するモード指定信号を発生するモード指定信号発生器を更に備え、モード指定信号に基づいて、平均化処理部またはインターリーブ処理部のいずれか一方が選択され、選択された処理に基づいて、アナログ信号を複数のＡ／Ｄ変換器のいずれか１つ又は複数のＡ／Ｄ変換器に分配することを指定する分配制御信号をアナログ信号分配器に与える分配制御信号発生器を更に備えてもよい。また、基準クロック信号を発生する基準クロック信号発生器を更に備え、モード指定信号により平均化処理が指定された場合に、サンプリングクロック信号発生器は、基準クロック信号に同期した平均化処理用サンプリングクロック信号を複数のＡ／Ｄ変換器の各々に供給し、モード指定信号によりインターリーブ処理が指定された場合に、サンプリングクロック信号発生器は、基準クロック信号に基づいて、互いに位相が異なるインターリーブ処理用サンプリングクロック信号を複数のＡ／Ｄ変換器の各々に供給してもよい。
【００２０】
また、平均化処理部は、複数のＡ／Ｄ変換器から出力されるディジタル信号を、ディジタル信号を電圧値に換算する電圧換算係数に基づいて電圧値に換算し、換算された各々の電圧値を加え合わせる演算をしてもよい。また、インターリーブ処理部は、複数のＡ／Ｄ変換器から出力されるディジタル信号を電圧換算係数に基づいて電圧値に換算し、換算された各々の電圧値を交互に並び替えてもよい。また、複数のＡ／Ｄ変換器の各々から出力されるディジタル信号を記憶する複数の記憶部を更に備え、平均化処理部及びインターリーブ処理部は、記憶部に記憶されたディジタル信号に基づいて処理してもよい。
【００２１】
また、複数のＡ／Ｄ変換器は、第１Ａ／Ｄ変換器及び第２Ａ／Ｄ変換器を含み、第１Ａ／Ｄ変換器がサンプリングしたタイミングに対して第２Ａ／Ｄ変換器がサンプリングするべき所定のタイミングと、第２Ａ／Ｄ変換器が実際にサンプリングしたタイミングとの時間のずれである時間誤差を算出する誤差算出部と、算出された時間誤差に基づいて、第２Ａ／Ｄ変換器の時間誤差を校正する演算に用いる時間誤差校正値を算出する誤差校正値算出部と、測定されるべきアナログ信号である被測定信号をサンプリングして得られたサンプル値が格納されている記憶部からサンプル値を読み出す、読み出し部と、読み出し部により、記憶部から読み出されたサンプル値と時間誤差校正値に基づいて、被測定信号をサンプリングしたときに第２Ａ／Ｄ変換器に生じる時間誤差を校正する演算を行う誤差校正部とを更に備えてもよい。
【００２２】
本発明の第４の形態は、アナログ信号をサンプリングしてディジタル信号に変換する第１Ａ／Ｄ変換器と、アナログ信号をサンプリングしてディジタル信号に変換する第２Ａ／Ｄ変換器との間に生じる誤差を校正するキャリブレーション装置であって、第１Ａ／Ｄ変換器がサンプリングしたタイミングに対して、第２Ａ／Ｄ変換器がサンプリングするべき所定のタイミングと、第２Ａ／Ｄ変換器が実際にサンプリングしたタイミングとの時間のずれである時間誤差を算出するのに用いる試験信号をサンプリングして得たサンプル値に基づいて、時間誤差を算出する誤差算出部と、算出された時間誤差に基づいて、第２Ａ／Ｄ変換器の時間誤差を校正する演算に用いる時間誤差校正値を算出する誤差校正値算出部と、測定されるべきアナログ信号である被測定信号をサンプリングして得られたサンプル値が格納されている記憶部からサンプル値を読み出す読み出し部と、読み出し部により、記憶部から読み出されたサンプル値と時間誤差校正値に基づいて、被測定信号をサンプリングしたときに第２Ａ／Ｄ変換器に生じる時間誤差を校正する演算を行う誤差校正部とを備えることを特徴とするキャリブレーション装置を提供する。
【００２３】
第４の形態の別の態様は、誤差校正部は、読み出し部により記憶部から読み出される被測定信号のサンプル値を離散フーリエ変換し、離散フーリエ変換により得られた離散フーリエ変換値と、時間誤差校正値とに基づいて演算して時間誤差を校正してもよい。また、誤差算出部は、第１Ａ／Ｄ変換器および第２Ａ／Ｄ変換器のゲインおよびオフセットを算出し、誤差校正値算出部は、ゲインに基づいて第１Ａ／Ｄ変換器および第２Ａ／Ｄ変換器のゲイン校正値を算出するゲイン校正値算出部と、オフセットに基づいて第１Ａ／Ｄ変換器および第２Ａ／Ｄ変換器のオフセット校正値を算出するオフセット校正値算出部とを有し、誤差校正部は、読み出し部により記憶部から読み出された被測定信号のサンプル値と、ゲイン校正値およびオフセット校正値に基づいて、第１Ａ／Ｄ変換器および第２Ａ／Ｄ変換器のゲインおよびオフセットを校正するゲイン・オフセット校正部を有してもよい。また、ゲイン・オフセット校正部は、第２Ａ／Ｄ変換器によりサンプリングされた被測定信号のサンプル値にゲイン校正値を乗じた値に、オフセット校正値を加える演算をしてもよい。
【００２４】
本発明の第５の形態は、アナログ信号をサンプリングしてディジタル信号に変換する第１Ａ／Ｄ変換器と、アナログ信号をサンプリングしてディジタル信号に変換する第２Ａ／Ｄ変換器との間に生じる誤差を校正する誤差校正方法であって、第１Ａ／Ｄ変換器がサンプリングしたタイミングに対して第２Ａ／Ｄ変換器がサンプリングするべき所定のタイミングと、第２Ａ／Ｄ変換器が実際にサンプリングしたタイミングとの時間のずれである時間誤差を算出するステップと、時間誤差に基づいて時間誤差を校正する演算に用いる時間誤差校正値を算出するステップと、測定されるべき被測定信号をサンプリングして得たサンプル値と、時間誤差校正値とに基づいて、被測定信号をサンプリングしたときに生じる時間誤差を校正するステップとを備えることを特徴とする誤差校正方法を提供する。
【００２５】
第５の形態の別の態様は、誤差校正方法は、第１Ａ／Ｄ変換器と第２Ａ／Ｄ変換器のゲインおよびオフセットを算出するステップと、算出されたゲインおよびオフセットに基づいて、ゲインおよびオフセットを校正する演算に用いるゲイン校正値およびオフセット校正値を算出するステップと、被測定信号をサンプリングして得られたサンプル値と、ゲイン校正値およびオフセット校正値とに基づいて、第１Ａ／Ｄ変換器および第２Ａ／Ｄ変換器のゲインおよびオフセットを校正するステップとを更に備えてもよい。
【００２６】
本発明の第６の形態は、演算装置を用いて、第１Ａ／Ｄ変換器がサンプリングしたタイミングに対して第２Ａ／Ｄ変換器がサンプリングするべき所定のタイミングと、第２Ａ／Ｄ変換器が実際にサンプリングしたタイミングとの時間のずれである時間誤差を校正するプログラムを記録した記録媒体であって、プログラムは、演算装置に時間誤差を算出させるモジュールと、算出された時間誤差に基づいて、第２Ａ／Ｄ変換器の時間誤差を校正する演算に用いる時間誤差校正値を算出させるモジュールと、測定されるべき被測定信号をサンプリングして得たサンプル値と、時間誤差校正値に基づいて、被測定信号をサンプリングしたときに生じる時間誤差を校正させるモジュールとを備えることを特徴とする時間誤差を校正するプログラムを記録した演算装置で読み取り可能な記録媒体を提供する。
【００２７】
第６の形態の別の態様は、プログラムは、演算装置にゲインおよびオフセットを算出させるモジュールと、算出されたゲインおよびオフセットに基づいて、ゲインおよびオフセットを校正する演算に用いるゲイン校正値およびオフセット校正値を算出させるモジュールと、被測定信号をサンプリングして得られたサンプル値と、ゲイン校正値およびオフセット校正値に基づいて、第１Ａ／Ｄ変換器および第２Ａ／Ｄ変換器のゲインおよびオフセットを校正させるモジュールとを更に備えてもよい。
【００２８】
本発明の第７の形態は、アナログ信号を出力する半導体デバイスを試験する半導体デバイス試験装置であって、半導体デバイスを試験するための半導体デバイス入力信号を生成するパターン発生器と、パターン発生器から出力される半導体デバイス入力信号を半導体デバイスに与えるパフォーマンスボードと、半導体デバイスから出力されるアナログ信号を入力するアナログ信号入力部と、アナログ信号入力部から入力されるアナログ信号をサンプリングしてディジタル信号に変換する複数のＡ／Ｄ変換器と、複数のＡ／Ｄ変換器を同期してサンプリング動作させる平均化処理用サンプリングクロック信号と、複数のＡ／Ｄ変換器を交互にサンプリング動作させるインターリーブ処理用サンプリングクロック信号のいずれか一方のサンプリングクロック信号を複数のＡ／Ｄ変換器へ供給するサンプリングクロック信号発生器と、平均化処理用サンプリングクロック信号に基づいてサンプリング動作したＡ／Ｄ変換器から出力されたディジタル信号を平均化処理する平均化処理部と、インターリーブ処理用サンプリングクロック信号に基づいてサンプリング動作したＡ／Ｄ変換器から出力されたディジタル信号をインターリーブ処理するインターリーブ処理部とを備えることを特徴とする半導体デバイス試験装置を提供する。
【００２９】
本発明の第７の形態の別の態様は、複数のアナログ信号入力部と、アナログ信号を、複数のＡ／Ｄ変換器のいずれか１つ又は複数のＡ／Ｄ変換器に分配するアナログ信号分配器とを更に備えてもよい。また、複数のＡ／Ｄ変換器が、第１Ａ／Ｄ変換器および第２Ａ／Ｄ変換器を含み、第１Ａ／Ｄ変換器がサンプリングしたタイミングに対して第２Ａ／Ｄ変換器がサンプリングするべき所定のタイミングと、第２Ａ／Ｄ変換器が実際にサンプリングしたタイミングとの時間のずれである時間誤差を算出する誤差算出部と、算出された時間誤差に基づいて、第２Ａ／Ｄ変換器の時間誤差を校正する演算に用いる時間誤差校正値を算出する誤差校正値算出部と、測定されるべきアナログ信号である被測定信号をサンプリングして得られたサンプル値が格納されている記憶部からサンプル値を読み出す読み出し部と、読み出し部により、記憶部から読み出されたサンプル値と時間誤差校正値に基づいて、被測定信号をサンプリングしたときに第２Ａ／Ｄ変換器に生じる時間誤差を校正する演算を行う誤差校正部とを更に備えてもよい。
【００３０】
なお上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションも又発明となりうる。
【００３１】
【発明の実施の形態】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態はクレームにかかる発明を限定するものではなく、又実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００３２】
図４は、第１の実施形態であるＡ／Ｄ変換装置１００のブロック図を示す。このＡ／Ｄ変換装置１００は、アナログ信号入力部１０、Ａ／Ｄ変換器１２ａ及び１２ｂ、サンプリングクロック信号発生器１４、基準クロック信号発生器１６、処理部１８、記憶部２０ａ、２０ｂ、及びモード指定信号発生器２２を備える。
処理部１８は、インターリーブ処理部１８ａ、及び平均化処理部１８ｂを有する。
【００３３】
本実施形態において、処理部１８の有するインターリーブ処理部１８ａは、２つのＡ／Ｄ変換器（１２ａ及び１２ｂ）が交互にサンプリング動作して得られたサンプル値を、交互に並び替えるインターリーブ処理を行う。インターリーブ処理により、Ａ／Ｄ変換装置１００は、１つのＡ／Ｄ変換器１２ａ（または１２ｂ）のサンプリングレートの２倍のサンプリングレートでサンプリングするのと同様のサンプル値を得ることができる。
【００３４】
平均化処理部１８ｂは、２つのＡ／Ｄ変換器（１２ａ及び１２ｂ）が同時にサンプリング動作して得られたサンプル値を平均化する処理を行う。この平均化処理により、１つのＡ／Ｄ変換器（または１２ｂ）の量子化分解能の２倍の分解能を得ることができる。例えば、量子化分解能が１０ｂｉｔ（範囲：−５１２〜＋５１１）のＡ／Ｄ変換器を２個用いて、同時にサンプリング動作させた場合、各々のＡ／Ｄ変換器から出力されるディジタル信号を加算すると−１０２４ら＋１０２３のデータとなり、ほぼ１１ｂｉｔの分解能を得ることができる。−１．０２４Ｖから＋１．０２３Ｖの振幅をもつアナログ信号をサンプリングした場合、１０ｂｉｔのＡ／Ｄ変換器１個では、量子化分解能は１ｍＶであるが、１０ｂｉｔのＡ／Ｄ変換器を２個では、量子化分解能は０．５ｍＶになる。
【００３５】
モード指定信号発生器２２が、Ａ／Ｄ変換装置１００における各構成要素に平均化処理モードまたはインターリーブ処理モードのいずれか一方の処理モードで動作することを指定するモード指定信号５８を発生する。モード指定信号５８は、処理部１８及びサンプリングクロック信号発生器１４に供給される。処理部１８において、インターリーブ処理部１８ａまたは平均化処理部１８ｂのいずれか一方がモード指定信号５８に基づいて選択される。
【００３６】
また、サンプリングクロック信号発生器１４は、基準クロック信号発生器１６から供給される基準クロック信号５４と、モード指定信号発生器２２から供給されるモード指定信号５８に基づいて、Ａ／Ｄ変換器（１２ａ及び１２ｂ）の各々を動作させるサンプリングクロック信号を発生する。モード指定信号５８が、平均化処理モードを指定する信号であるとき、サンプリングクロック信号発生器１４は、Ａ／Ｄ変換器（１２ａ及び１２ｂ）を同時にサンプリング動作させる、平均化処理用サンプリングクロック信号をＡ／Ｄ変換器（１２ａ及び１２ｂ）の各々へ供給する。
【００３７】
モード指定信号５８が、インターリーブ処理モードを指定する信号であるとき、サンプリングクロック信号発生器１４は、Ａ／Ｄ変換器（１２ａ及び１２ｂ）を交互にサンプリング動作させるインターリーブ処理用サンプリングクロック信号をＡ／Ｄ変換器（１２ａ及び１２ｂ）の各々へ供給する。
【００３８】
アナログ信号５０が、サンプリングクロック信号発生器１４から発生されるサンプリングクロック信号によってサンプリング動作するＡ／Ｄ変換器（１２ａ及び１２ｂ）によりサンプリングされ、そのサンプル値がＡ／Ｄ変換器（１２ａ及び１２ｂ）でディジタル化される。サンプリングクロック信号発生器１４が、平均化処理用サンプリングクロック信号を発生するときには、アナログ信号５０は、基準クロック信号５４に同期してサンプリングされる。サンプリングクロック信号発生器１４が、インターリーブ処理用サンプリングクロック信号を発生するときには、アナログ信号５０は交互にサンプリングされる。Ａ／Ｄ変換器（１２ａ及び１２ｂ）でディジタル化されたサンプル値は、記憶部（２０ａ及び２０ｂ）の各々に格納される。
【００３９】
記憶部（２０ａ及び２０ｂ）は、各々のＡ／Ｄ変換器（１２ａ及び１２ｂ）ごとに設けられることが好ましい。記憶部（２０ａ及び２０ｂ）に格納されたアナログ信号５０のサンプル値は、モード指定信号５８に基づいて選択されているインターリーブ処理部１８ａ、及び平均化処理部１８ｂのいずれか一方の処理部を用いて処理される。
【００４０】
インターリーブ処理部１８ａは、サンプル値を交互に並び替えるインターリーブ処理をする。例えば、インターリーブ処理部１８ａは、記憶部（２０ａ及び２０ｂ）に格納されているディジタル化されたサンプル値を、ディジタル信号を電圧値に換算する電圧換算係数に基づいて電圧値に換算し、換算された各々の電圧値を交互に並び替える。また、平均化処理部１８ｂは、サンプル値を平均化する平均化処理をする。例えば、平均化処理部１８ｂは、記憶部（２０ａ及び２０ｂ）に格納されているディジタル化されたサンプル値を、電圧換算係数に基づいて電圧値に換算し、換算された各々の電圧値を加え合わせる。
【００４１】
図５は、サンプリングクロック信号発生器１４の、１つの実施形態を示すブロック図である。この実施形態において、モード指定信号５８は、Ｈｉ（論理値“１”）とＬｏ（論理値“０”）の２つの電圧値で表現される、２値の信号である。Ｈｉがインターリーブ処理モードを指定し、Ｌｏが平均化処理モードを指定する。このサンプリングクロック信号発生器１４は、平均化処理用サンプリングクロック信号とインターリーブ処理用サンプリングクロック信号の各々を、基準クロック信号５４に基づいて発生する。
【００４２】
モード指定信号５８がＨｉの時、サンプリングクロック信号発生器１４は、基準クロック信号発生器１６から発生される基準クロック信号５４の位相に基づいて、Ａ／Ｄ変換器（１２ａ及び１２ｂ）を交互にサンプリング動作させるインターリーブ処理用サンプリングクロック信号を出力する。また、モード指定信号５８がＬｏの時、サンプリングクロック信号発生器１４は、基準クロック信号発生器１６から発生される基準クロック信号５４の位相に基づいて、Ａ／Ｄ変換器（１２ａ及び１２ｂ）が同時にサンプリング動作をするように、基準クロック信号５４に同期した平均化処理用サンプリングクロック信号を出力する。
【００４３】
図６（ａ）は図５で示したサンプリングクロック信号発生器１４から出力される平均化処理用サンプリングクロック信号のタイミングチャートを示す。モード指定信号５８が平均化処理モードを指定するＬｏの時、サンプリングクロック信号（５６ａ及び５６ｂ）は、基準クロック信号５４に同期して出力される。Ａ／Ｄ変換器（１２ａ及び１２ｂ）は、サンプリングクロック信号（５６ａ及び５６ｂ）に基づいてサンプリング動作する。このサンプリング動作のサンプリングタイミングは、基準クロック信号５４と同期している。
【００４４】
図６（ｂ）は図５で示したサンプリングクロック信号発生器１４から出力されるインターリーブ処理用サンプリングクロック信号のタイミングチャートを示す。モード指定信号５８がインターリーブ処理モードを指定するＨｉの時、サンプリングクロック信号５６ａは、基準クロック信号５４を１／２分周して出力され、サンプリングクロック信号５６ｂは、１／２分周したサンプリングクロック信号の位相を更に半位相ずらして出力される。Ａ／Ｄ変換器（１２ａ及び１２ｂ）は、サンプリングクロック信号（５６ａ及び５６ｂ）に基づいてサンプリング動作する。このサンプリング動作のサンプリングタイミングは、基準クロック信号５４と同期している。
【００４５】
一般的にＡ／Ｄ変換器が、アナログ信号をディジタル信号に変換するためには、一定の時間（以下サンプリング時間とする）を必要とする。従って、１つのＡ／Ｄ変換器が一定時間にサンプリングできる最大サンプリングレートはＡ／Ｄ変換器ごとに決まってしまう。そこで、複数のＡ／Ｄ変換器を交互に動作させるインターリーブ処理が有効になる。インターリーブ処理により、各々のＡ／Ｄ変換器のサンプリングレートを上げることなく、各々のＡ／Ｄ変換器のサンプリングレートより高いサンプリングレートでアナログ信号をディジタル信号に変換することができる。例えば、平均化処理の場合、基準クロック信号発生器１６は、基準クロック信号５４の周期をサンプリング時間より短くできない。しかし、インターリーブ処理の場合、複数のＡ／Ｄ変換器を交互に動作させるので、基準クロック信号発生器１６は、基準クロック信号５４の周期を各々のＡ／Ｄ変換器のサンプリング時間より短くできる。
【００４６】
図７は、別の実施形態を示す。このＡ／Ｄ変換装置１１０は、アナログ信号入力部１０、Ａ／Ｄ変換器（１２ａ及び１２ｂ）、サンプリングクロック信号発生器１４、基準クロック信号発生器１６、記憶部２０、モード指定信号発生器２２、加算器２６、マルチプレクサ２８、及びセレクタ３０を備える。マルチプレクサ２８は、図４を用いて説明したインターリーブ処理部１８ａとして設けられる。加算器２６は、図４を用いて説明した平均化処理部１８ｂとして設けられる。
図７において、図４と同一の符号を付した構成は、図４において対応する構成と同一、又は同様の機能を有する。
【００４７】
アナログ信号入力部１０からアナログ信号５０が入力される。入力されたアナログ信号５０は、サンプリングクロック信号発生器１４から供給される、サンプリングクロック信号（５６ａ及び５６ｂ）に基づいてサンプリング動作するＡ／Ｄ変換器（１２ａ及び１２ｂ）でサンプリングされる。サンプリングクロック信号発生器１４は、モード指定信号発生器２２から供給されるモード指定信号５８に基づいて、平均化処理用サンプリングクロック信号とインターリーブ処理用サンプリングクロック信号のいずれか一方を発生する。各々のＡ／Ｄ変換器から出力されるディジタル信号は、加算器２６及びマルチプレクサ２８の各々へ出力される。
【００４８】
加算器２６、及びマルチプレクサ２８は、基準クロック信号発生器１６から発生される基準クロック信号５４に基づいて動作する。加算器２６は、基準クロック信号５４のタイミングで、Ａ／Ｄ変換器（１２ａ及び１２ｂ）から出力されるディジタル信号の各々を加算する。マルチプレクサ２８は、基準クロック信号５４のタイミングで、Ａ／Ｄ変換器（１２ａ及び１２ｂ）を交互に選択する、従って、マルチプレクサ２８はＡ／Ｄ変換器（１２ａ及び１２ｂ）により生成されたディジタル信号を順次的にセレクタ３０に出力することができる。
【００４９】
加算器２６、及びマルチプレクサ２８から出力されるディジタル信号は、モード指定信号発生器２２から供給されるモード指定信号５８に基づいて動作するセレクタ３０で選択され、いずれか一方が記憶部２０へ出力される。例えば、モード指定信号５８が、平均化処理モードを指定する信号の場合に、セレクタ３０は、加算器２６から出力されるディジタル信号を選択して、記憶部２０に出力する。また、モード指定信号５８が、インターリーブ処理モードを指定する信号の場合、セレクタ３０は、マルチプレクサ２８から出力されるディジタル信号を選択して、記憶部２０に出力する。この実施形態では、平均化処理とインターリーブ処理を加算器２６とマルチプレクサ２８の各々で行うので、記憶部２０には、平均化処理またはインターリーブ処理されたディジタル信号が格納される。従って、図４を用いて説明した形態により高速に平均化処理とインターリーブ処理ができる。以上の構成により、複数のＡ／Ｄ変換器を同時にサンプリング動作させる平均化処理と、インターリーブ処理を選択的に行うことができるＡ／Ｄ変換装置１１０を提供することができる。
【００５０】
図８は、第２の実施形態であるＡ／Ｄ変換装置１２０のブロック図を示す。Ａ／Ｄ変換装置１２０は、複数のアナログ信号入力部（１０ａ〜１０ｄ）、Ａ／Ｄ変換器（１２ａ〜１２ｄ）、サンプリングクロック信号発生器１４、基準クロック信号発生器１６、処理部１８、記憶部（２０ａ〜２０ｄ）、モード指定信号発生器２２、アナログ信号分配器３２および分配制御信号発生器３４を備える。処理部１８は、インターリーブ処理部１８ａ、及び平均化処理部１８ｂを有する。
図８において、図４と同一の符号を付した構成は、図４の対応する構成と同一または同様の機能及び動作を行う。
【００５１】
本実施形態において、処理部１８の有するインターリーブ処理部１８ａは、４つのＡ／Ｄ変換器（１２ａ〜１２ｄ）が交互にサンプリング動作して得られたサンプル値を、交互に並び替えるインターリーブ処理を行う。インターリーブ処理により、Ａ／Ｄ変換装置１００は、１つのＡ／Ｄ変換器１２ａ（１２ｂ、１２ｃ又は１２ｄ）のサンプリングレートの４倍のサンプリングレートでサンプリングするのと同様のサンプル値を得ることができる。
【００５２】
平均化処理部１８ｂは、４つのＡ／Ｄ変換器（１２ａ〜１２ｄ）が同時にサンプリング動作して得られたサンプル値を平均化する処理を行う。この平均化処理により、１つのＡ／Ｄ変換器１２ａ（１２ｂ、１２ｃ又は１２ｄ）の量子化分解能の４倍の分解能を得ることができる。
【００５３】
モード指定信号発生器２２が、Ａ／Ｄ変換装置１２０における各構成要素に平均化処理モードまたはインターリーブ処理モードのいずれか一方のモードで動作することを指定するモード指定信号５８を発生する。モード指定信号５８は、処理部１８及びサンプリングクロック信号発生器１４に供給される。処理部１８において、インターリーブ処理部１８ａまたは平均化処理部１８ｂのいずれか一方が、モード指定信号５８に基づいて選択される。
【００５４】
分配制御信号６０は、アナログ信号分配器３２に入力されたアナログ信号（５０ａ〜５０ｄ）の分配先Ａ／Ｄ変換器（１２ａ〜１２ｄ）を指定する信号である。本実施形態においては、分配制御信号発生器３４は、１つのアナログ信号を４つのＡ／Ｄ変換器に分配することを指定する１対４分配と、１つのアナログ信号を１つのＡ／Ｄ変換器に分配することを指定する１対１分配のいずれかを指定する分配制御信号６０を発生する。アナログ信号分配器３２は、入力したアナログ信号（５０ａ〜５０ｄ）を、分配制御信号発生器３４から供給される分配制御信号６０に基づいて、Ａ／Ｄ変換器（１２ａ〜１２ｄ）のいずれかに分配する。
【００５５】
例えば、分配制御信号６０が、１対４分配を指定し、アナログ信号分配器３２が、アナログ信号５０ａを選択する場合、アナログ信号５０ａは、Ａ／Ｄ変換器（１２ａ〜１２ｄ）へ分配される。さらに、モード指定信号５８によりインターリーブ処理モードが指定されている場合、アナログ信号５０ａは、４つのＡ／Ｄ変換器（１２ａ〜１２ｄ）から得られるサンプル値を用いてインターリーブ処理される。従って、１つのＡ／Ｄ変換器１２ａ（１２ｂ、１２ｃ又は１２ｄ）のサンプリングレートの４倍のサンプリングレートでサンプリングされたサンプル値を得られる。この時、残りのアナログ信号５０ｂ、５０ｃ、５０ｄは、Ａ／Ｄ変換器に分配されない。
【００５６】
また、モード指定信号５８により平均化処理モードが指定されている場合、アナログ信号入力部１０ａから入力されたアナログ信号５０ａは、４つのＡ／Ｄ変換器（１２ａ〜１２ｄ）から得られるサンプル値を用いて平均化処理される。従って、１つのＡ／Ｄ変換器１２ａ（１２ｂ、１２ｃ又は１２ｄ）の量子化分解能の４倍の分解能を得られる。この時、残りのアナログ信号５０ｂ、５０ｃ、５０ｄは、どのＡ／Ｄ変換器へも分配されない。
【００５７】
また、分配制御信号６０が、１対１分配を指定する場合、アナログ信号（５０ａ〜５０ｄ）は、４つのＡ／Ｄ変換器（１２ａ〜１２ｄ）の各々に分配される。この分配により、各々１つのＡ／Ｄ変換器（１２ａ〜１２ｄ）が、アナログ信号（５０ａ〜５０ｄ）をサンプリングすることができる。
【００５８】
また、サンプリングクロック信号発生器１４は、基準クロック信号発生器１６から供給される基準クロック信号５４と、モード指定信号発生器２２から供給されるモード指定信号５８とに基づいてサンプリングクロック信号（５６ａ〜５６ｄ）を発生する。モード指定信号５８が、平均化処理モードを指定する場合に、サンプリングクロック信号発生器１４は、４つのＡ／Ｄ変換器（１２ａ〜１２ｄ）を同時にサンプリング動作させる、平均化処理用サンプリングクロック信号をＡ／Ｄ変換器（１２ａ〜１２ｄ）の各々へ供給する。
【００５９】
モード指定信号５８が、インターリーブ処理モードを指定する場合に、サンプリングクロック信号発生器１４は、４つのＡ／Ｄ変換器（１２ａ〜１２ｄ）を交互に動作させるインターリーブ処理用サンプリングクロック信号をＡ／Ｄ変換器（１２ａ〜１２ｄ）の各々へ供給する。
【００６０】
Ａ／Ｄ変換器（１２ａ〜１２ｄ）へ分配されたアナログ信号（５０ａ〜５０ｄ）は、サンプリングクロック信号（５６ａ〜５６ｄ）に基づいてサンプリング動作するＡ／Ｄ変換器（１２ａ〜１２ｄ）によりサンプリングされ、そのサンプル値がディジタル化される。Ａ／Ｄ変換器（１２ａ〜１２ｄ）でディジタル化されたサンプル値は、記憶部（２０ａ〜２０ｄ）の各々に格納される。
【００６１】
インターリーブ処理部１８ａは、サンプル値を交互に並び替えるインターリーブ処理をする。例えば、インターリーブ処理部１８ａは、記憶部（２０ａ〜２０ｄ）に格納されているディジタル化されたサンプル値を、ディジタル信号を電圧値に換算する電圧換算係数に基づいて電圧値に換算し、換算された各々の電圧値を交互に並び替える。従って、サンプリング周期の間隔でアナログ値の電圧値を得ることができる。また、平均化処理部１８ｂは、サンプル値を平均化する平均化処理をする。例えば、平均化処理部１８ｂは、記憶部（２０ａ〜２０ｄ）に格納されているディジタル信号を、電圧換算係数に基づいて電圧値に換算し、換算された各々の電圧値を加え合わせる。図８に示された構成により、Ａ／Ｄ変換装置１００は、入力されたアナログ信号（５０ａ〜５０ｂ）を、モード指定信号５８及び分配制御信号６０に基づいて１つまたは複数のＡ／Ｄ変換器（１２ａ〜１２ｂ）を用いて選択的に処理することができる。
【００６２】
図９は、アナログ信号分配器３２の実施形態の一例である。このアナログ信号分配器３２は、入力信号と出力信号を４対１に分配するマルチプレクサ２８ａ及び２対１に分配するマルチプレクサ２８ｂを備える。アナログ信号分配器３２は、分配制御信号６０に基づいて、アナログ信号（５０ａ〜５０ｂ）をＡ／Ｄ変換器（１２ａ〜１２ｄ）の各々へ、１対１で分配でき、または１対４で分配できる。例えば、１対１に分配することを指定する分配制御信号６０が、アナログ信号分配器３２に入力された場合、マルチプレクサ２８ｂは、入力端子Ａ群（Ａ１〜Ａ４）からの入力信号をＡ／Ｄ変換器（１２ａ〜１２ｄ）の各々へ出力する。Ａ群は、アナログ信号入力部（１０ａ〜１０ｄ）の各々と１対１に接続されているので、アナログ信号（５０ａ〜５０ｄ）は、１対１にＡ／Ｄ変換器（１２ａ〜１２ｄ）の各々へ分配される。
【００６３】
また、１対４に分配することを指定する分配制御信号６０が、アナログ信号分配器３２入力された場合、マルチプレクサ２８ｂは、入力端子Ｂ群（Ｂ１〜Ｂ４）からの入力信号をＡ／Ｄ変換器（１２ａ〜１２ｄ）の各々へ出力する。Ｂ群は、マルチプレクサ２８ａに接続されており、マルチプレクサ２８ａはアナログ信号入力部（１０ａ〜１０ｄ）の各々から入力されたアナログ信号５０ａ、５０ｂ、５０ｃ又は５０ｄのうちいずれか１つのアナログ信号を出力するので、アナログ信号（５０ａ〜５０ｄ）のいずれか１つが、Ａ／Ｄ変換器（１２ａ〜１２ｄ）の各々へ分配される。また、アナログ信号分配器３２は、マルチプレクサの数や構成を変えることで、更に任意の分配方法ができることが好ましい。
【００６４】
図１０（ａ）は、アナログ信号を１対１にＡ／Ｄ変換器へ分配する分配方法を示す。（図９を図１０と併せて参照）分配制御信号６０が１対１分配を指定する信号の場合、マルチプレクサ２８ｂの入力端子Ａ群（Ａ１〜Ａ４）が選択され、アナログ信号入力部（１０ａ〜１０ｄ）から入力されたアナログ信号（５０ａ〜５０ｄ）が、１対１にＡ／Ｄ変換器（１２ａ〜１２ｄ）へ分配される。
【００６５】
図１０（ｂ）は、アナログ信号を１対４にＡ／Ｄ変換器へ分配する分配方法を示す。（図９を図１０と併せて参照）分配制御信号６０が１対４分配を指定する信号の場合、マルチプレクサ２８ｂの入力端子Ｂ群（Ｂ１〜Ｂ４）が選択され、マルチプレクサ２８ａが４つの入力端子の内１つを選択することで、アナログ信号入力部（１０ａ〜１０ｄ）から入力されたアナログ信号５０ａ、５０ｂ、５０ｃ及び５０ｄの内いずれか１つのアナログ信号が、４つのＡ／Ｄ変換器（１２ａ〜１２ｄ）へ分配される。例えば、図１０（ｂ）に示す例では、マルチプレクサ２８ａの入力端子Ａが選択され、マルチプレクサ２８ｂの入力端子Ｂ群（Ｂ１〜Ｂ４）が選択されている。このとき、アナログ信号５０ａがＡ／Ｄ変換器（１２ａ〜１２ｄ）へ分配される。また、マルチプレクサ２８ａの入力端子Ｂ、Ｃ、Ｄの各々が選択されることで、対応するアナログ信号５０ｂ、５０ｃ、５０ｄのいずれか１つがＡ／Ｄ変換器（１２ａ〜１２ｄ）へ分配される。また、他の実施形態では、図１０（ｃ）に示すように１対２の分配など所望の分配ができることが好ましい。
【００６６】
図１１（ａ）は、サンプリングクロック信号発生器１４から出力される平均化処理用サンプリングクロック信号のタイミングチャートを示す。ここで、この実施形態において、モード指定信号５８は、Ｈｉ（論理値“１”）とＬｏ（論理値“０”）の２つの電圧値で表現される、２値の信号である。Ｈｉがインターリーブ処理用サンプリングクロック信号の発生を指定し、Ｌｏが平均化処理用サンプリングクロック信号の発生を指定する。モード指定信号５８がＬｏの時、サンプリングクロック信号（５６ａ〜５６ｄ）は、基準クロック信号５４に同期して出力される。Ａ／Ｄ変換器（１２ａ及び１２ｂ）は、サンプリングクロック信号（５６ａ及び５６ｂ）に基づいてサンプリング動作する。このサンプリング動作のサンプリングタイミングは、基準クロック信号５４と同期している。
【００６７】
図１１（ｂ）は、サンプリングクロック信号発生器１４から出力されるインターリーブ処理用サンプリングクロック信号のタイミングチャートを示す。モード指定信号５８がＨｉの時、サンプリングクロック信号５６ａは、基準クロック信号５４を１／４分周して出力され、サンプリングクロック信号５６ｂ、５６ｃ及び５６ｄは、基準クロック信号５４を１／４分周して得られたサンプリングクロック信号５６ａの位相を更に１／４位相づつずらして出力される。Ａ／Ｄ変換器（１２ａ及び１２ｂ）は、サンプリングクロック信号（５６ａ及び５６ｂ）に基づいてサンプリング動作する。このサンプリング動作のサンプリングタイミングは、基準クロック信号５４と同期している。
【００６８】
一般的にＡ／Ｄ変換器が、アナログ信号をディジタル信号に変換するためには、一定の時間（以下サンプリング時間とする）を必要とする。従って、１つのＡ／Ｄ変換器が一定時間にサンプリングできる最大サンプリングレートは決まってしまう。そこで、複数のＡ／Ｄ変換器を交互に動作させるインターリーブ処理が有効になる。以上の構成により、インターリーブ処理する場合に、サンプリングレートに応じて使用するＡ／Ｄ変換器を選択できる。例えば、サンプリングレートが高速の半導体デバイスを試験する場合、４つのＡ／Ｄ変換器を使用して試験する。例えば、サンプリングレートが低速の半導体デバイスを試験する場合に、１つのＡ／Ｄ変換器を使用する。この場合、同時に複数の半導体デバイスを試験することができる。従って、半導体デバイスの特性に応じて、使用するＡ／Ｄ変換器を選択できるので、効率よく半導体デバイスの試験をすることができる。
【００６９】
また、平均化処理する場合に、測定に必要な分解能に応じてＡ／Ｄ変換器を選択することができる。例えば、アナログ信号を高分解能で測定する必要がある半導体デバイスを試験する場合に、４つのＡ／Ｄ変換器を使用して試験する。例えば、分解能は低くてよい半導体デバイスを試験する場合に、１つのＡ／Ｄ変換器を使用する。この場合、同時に複数の半導体デバイスを試験することができる。従って、半導体デバイスの特性に応じて、使用するＡ／Ｄ変換器を選択できるので、効率よく半導体デバイスの試験をすることができる。従って、被試験半導体デバイスの試験に必要な処理内容に応じてＡ／Ｄ変換器を選択できる。
【００７０】
次に、複数のＡ／Ｄ変換器間に生じる時間誤差などの誤差を校正するキャリブレーション装置について説明する。一般的に、複数のＡ／Ｄ変換器を用いてサンプリング動作させると、各々のＡ／Ｄ変換器の特性の違いや、サンプリングクロック信号の伝達経路の特性の違いにより所望のサンプリングタイミングに対して時間誤差が生じてしまう。
【００７１】
図１２は、第１Ａ／Ｄ変換器と第２Ａ／Ｄ変換器の２つのＡ／Ｄ変換器間に生じるサンプリングタイミングの時間誤差を示す。一般的に複数のＡ／Ｄ変換器を用いて、所望の時間間隔でＡ／Ｄ変換器を交互にサンプリング動作させた場合、各々のＡ／Ｄ変換器の特性の違いにより、サンプリングクロック信号が、Ａ／Ｄ変換器に入力されてから、実際にサンプリングするまでの時間にずれが生じてしまう。このずれを時間誤差τとする。この図では、２つのＡ／Ｄ変換器を用いてインターリーブ処理を行っているが、サンプリングクロック信号を入力して、実際にサンプリング動作するまでに掛かる時間が、各々のＡ／Ｄ変換器の特性により異なるので、時間誤差τが生じている。複数のＡ／Ｄ変換器を交互にサンプリング動作させて得られたサンプル値を用いて被測定信号の処理をする場合、サンプリングタイミングが等間隔でなければ正確に被測定信号を再現できない。そこで時間誤差τを校正する必要がある。
【００７２】
図１３は、第３の実施形態におけるＡ／Ｄ変換装置１３０を示す。本実施形態におけるインターリーブ処理部１８ａは、キャリブレーション装置７０を有する。図４と同一の符号を付した機能ブロックは、図４で説明した機能ブロックと同一の機能を有するので説明を省略する。キャリブレーション装置７０は、複数のＡ／Ｄ変換器間に生じる誤差を校正して出力信号９０を出力する。例えば、キャリブレーション装置７０は、時間誤差、ゲイン誤差、オフセット誤差を校正する。従って、Ａ／Ｄ変換装置１００は、複数のＡ／Ｄ変換器間に生じる誤差の校正された出力信号９０を出力することができる。
【００７３】
図１４は、キャリブレーション装置７０の詳細な構成を示す。このキャリブレーション装置７０は、校正値算出部７０ａ、誤差校正部７０ｂ、及び読み出し部７６を備える。校正値算出部７０ａは、誤差算出部７２、誤差校正値算出部７４を有する。誤差校正値算出部７４は、時間誤差校正値算出部７４ａ、ゲイン校正値算出部７４ｂ、オフセット校正値算出部７４ｃを含む。誤差校正部７０ｂは、ゲイン・オフセット校正部７８、及び時間誤差校正部８０を有する。
【００７４】
読み出し部７６は、記憶部２０ａまたは記憶部２０ｂに格納されているサンプル値を読み込んで、校正値算出部７０ａまたは誤差校正部７０ｂのいずれかに出力する。誤差算出部７２は、読み出し部７６から供給されるサンプル値に基づいて、複数のＡ／Ｄ変換器間に生じる誤差を算出する。例えば、誤差算出部７２は、複数のＡ／Ｄ変換器間に生じる時間誤差、ゲイン誤差及びオフセット誤差を算出して誤差校正値算出部７４に出力する。例えば、誤差算出部７２は、誤差校正値を算出するのに用いる試験信号のサンプル値に基づいて誤差校正値を算出してもよい。例えば、試験信号は、正弦波、余弦波などの既知の波形であることが好ましい。また、例えば誤差算出部７２は、サンプル値をフーリエ変換して得られる変換値に基づいて誤差校正値を算出してもよい。
【００７５】
誤差校正値算出部７４は、誤差算出部７２から供給される誤差に基づいて、誤差校正値を算出して校正値算出部７０ａに出力する。例えば、誤差校正値算出部７４は、誤差算出部７２から供給される時間誤差、ゲイン誤差及びオフセット誤差に基づいて、それぞれの誤差を校正するのに用いる誤差校正値を誤差校正部７０ｂに出力する。時間誤差校正値算出部７４ａは、誤差算出部７２から供給される時間誤差に基づいて、時間誤差を校正する演算に用いる時間誤差校正値８８ａを算出する。ゲイン校正値算出部７４ｂは、誤差算出部７２から供給されるゲイン誤差に基づいて、ゲイン誤差を校正する演算に用いるゲイン誤差校正値８８ｂを算出する。オフセット校正値算出部７４ｃは、誤差算出部７２から供給されるオフセット誤差に基づいて、オフセット誤差を校正する演算に用いるオフセット誤差校正値８８ｃを算出する。従って、校正値算出部７０ａは、複数のＡ／Ｄ変換器間に生じる誤差を校正する演算に用いる誤差校正値を算出することができる。
【００７６】
誤差校正部７０ｂは、校正値算出部７０ａから供給される誤差校正値に基づいて複数のＡ／Ｄ変換器間に生じる誤差を校正して出力信号９０を出力する。ゲイン・オフセット校正部７８は、ゲイン誤差校正値８８ｂに基づいて、ゲイン誤差を校正する。また、ゲイン・オフセット校正部７８は、オフセット誤差校正値８８ｃに基づいてオフセット誤差を校正する。時間誤差校正部８０は、時間誤差校正値８８ａに基づいて時間誤差を校正する。従って、誤差算出部７０ｂは、複数のＡ／Ｄ変換器間に生じる誤差を校正することができる。キャリブレーション装置７０は、複数のＡ／Ｄ変換器間に生じる誤差を演算により校正することができるので、精度よく誤差の校正ができる。
【００７７】
モード指定信号５８によりインターリーブ処理部１８ａが選択されている場合、ゲイン・オフセット校正部７８はサンプル値のゲイン誤差及びオフセット誤差を校正して、時間誤差校正部８０に出力する。時間誤差校正部８０は、時間誤差を校正して出力信号９０を出力する。モード指定信号５８により平均化処理部１８ｂが選択されている場合、ゲイン・オフセット校正部７８は、ゲイン誤差及びオフセット誤差を校正して、平均化処理部１８ｂに出力する。平均化処理部は、ゲイン誤差及びオフセット誤差の校正された被測定信号のサンプル値（８４ａ及び８４ｂ）を平均化する。
【００７８】
校正値算出部７０ａにおける、誤差校正値の算出方法の一例を次に示す。複数のＡ／Ｄ変換器間の誤差に基づいて誤差校正値を算出するために、誤差校正されるべき２つのＡ／Ｄ変換器１２ａ及び１２ｂに、試験信号を入力し、サンプリング動作を行わせる。例えば、試験信号は正弦波ｓｉｎ（２π・ｆ・ｔ）である。
ここで、ｆは任意の周波数を示し、ｔは時間を示す。
【００７９】
各々のＡ／Ｄ変換器でサンプリングされ、ディジタル化された試験信号のサンプル値（８２ａ及び８２ｂ）が、記憶部（２０ａ及び２０ｂ）に格納される。読み出し部７６は、試験信号のサンプル値（８２ａ及び８２ｂ）を記憶部（２０ａ及び２０ｂ）から読み出し、誤差算出部７２に出力する。誤差算出部７２は、入力された試験信号のサンプル値（８２ａ及び８２ｂ）を、各々離散フーリエ変換する。この離散フーリエ変換から得られた結果はそれぞれ、
【数１】
【数２】
【数３】
【００８０】
時間誤差校正値算出部７４ａは、誤差算出部７２から供給された時間誤差τに基づいて時間誤差校正値８８ａを算出する。例えば、時間誤差校正値算出部７４ａは、次の手法により時間誤差校正値８８ａを算出する。
【００８１】
２つのサンプリングタイミングをevenとoddの添字を付けて表すとする。サンプリングタイミングoddの位相は、サンプリングタイミングevenの位相に対してＴｓ＋τ時間ずれているとし、各々のサンプリングタイミングをフーリエ変換したものをＰｅｖｅｎ、Ｐｏｄｄとすれば次式が成り立つ。
【数４】
【数５】
【数６】
【００８２】
２つのＡ／Ｄ変換器（１２ａ及び１２ｂ）間に、時間誤差τが生じている場合、フーリエ変換におけるサンプリング周波数（１／２Ｔｓ）と同一の周波数の項は、時間誤差τが生じて無い場合のサンプリング周波数（１／２Ｔｓ）と同一の周波数の項と異なる。時間誤差校正値算出部７４ａは、フーリエ変換におけるサンプリング周波数と同一の周波数の項が、時間誤差τが生じない場合の周波数の項と一致するように時間誤差を校正する。
【００８３】
ここで、時間誤差τが生じている場合の、サンプリング周波数（１／２Ｔｓ）の項の値は、ｋ＝１を（５）式に代入すればよく
【数７】
【００８４】
また２つのＡ／Ｄ変換器（１２ａ及び１２ｂ）のサンプリングタイミングに、時間誤差τが生じていない場合のサンプリング周波数（１／２Ｔｓ）の項は、
【数８】
【数９】
【００８５】
また、ゲイン校正値算出部７４ｂは、入力されたゲイン８６ｂに基づいてゲイン校正値８８ｂを算出する。このゲイン校正値８８ｂの算出方法として幾つかの手法があるが、例えば、ゲイン８６ｂの逆数でよい。ゲイン８６ｂが「Ａ１」ならば、ゲイン校正値８８ｂは「１／Ａ１」である。
【００８６】
オフセット校正値算出部７４ｃは、入力されたオフセット８６ｃに基づいてオフセット校正値８８ｃを算出する。このオフセット校正値８８ｃの算出方法として幾つかの手法があるが、例えば、本実施形態では、オフセット校正値８８ｃは、誤差算出部７２で算出されたオフセット８６ｃの符号を変えた値である。例えば、オフセット８６ｃが「Ｂ１」ならば、オフセット校正値８８ｃは「−Ｂ１」である。以上の方法により、校正値算出部７０ａは、時間誤差校正値８８ａ、ゲイン校正値８８ｂ及びオフセット校正値８８ｃを算出する。
【００８７】
次に、半導体デバイス９８から出力される被測定信号をサンプリングして得られたサンプル値（８４ａ及び８４ｂ）と、校正値算出部７０ａで予め算出されている時間誤差校正値８８ａ、ゲイン校正値８８ｂ及びオフセット校正値８８ｃに基づいて、誤差を校正する誤差校正部７０ｂについて説明する。
【００８８】
読み出し部７６は、被測定信号をサンプリングして得られた被測定信号のサンプル値（８４ａ及び８４ｂ）を、記憶部（２０ａ及び２０ｂ）から読み出して、ゲイン・オフセット校正部７８に出力する。ゲイン・オフセット校正部７８は、読み出し部７６から供給された被測定信号のサンプル値（８４ａ及び８４ｂ）と、ゲイン校正値８８ｂ及びオフセット校正値８８ｃとに基づいて、入力された被測定信号のサンプル値（８４ａ及び８４ｂ）のゲイン及びオフセットの校正をする。この校正手法は幾つかあるが、例えば、本実施形態では次に述べる手法を用いた。
【００８９】
サンプル値をＤ（ｔ）とし、ゲインおよびオフセットの校正がされた値をＤ'（ｔ）、ゲイン校正値８８ｂを「Ｇ」、オフセット校正値８８ｃを「Ｏ」とすれば、次が成り立つ。
【００９０】
Ｄ'（ｔ）＝Ｇ・Ｄ（ｔ）＋Ｏ
この演算を被測定信号のサンプル値（８４ａ及び８４ｂ）に対して行うことで、各々のサンプル値が含んでいるゲインおよびオフセットの校正ができる。ゲイン・オフセット校正部７８において、ゲインおよびオフセットの校正がされた被測定信号のサンプル値（８４ａ及び８４ｂ）は、時間誤差校正部８０に入力される。
【００９１】
時間誤差校正部８０は、入力したゲインおよびオフセットの校正された被測定信号のサンプル値（８４ａ及び８４ｂ）に時間成分を加える変換を行う。この変換は、被測定信号のサンプル値（８４ａ及び８４ｂ）に時間成分を加え、入力したアナログ信号を再現する変換である。Ａ／Ｄ変換器から出力されるサンプル値には、時間成分が含まれていないため、サンプル値から波形を再現するためには、時間成分を含ませる必要がある。例えば、この変換は、フーリエ変換であり、本実施形態においては、離散フーリエ変換を用いた。
【００９２】
離散フーリエ変換した結果と、時間誤差校正値８８ａとに基づいて、時間誤差の校正を行う。この時間誤差校正手法は、幾つかあるが、例えば、本実施形態では、次に述べる手法を用いた。
【数１０】
従って、時間誤差校正部８０は、この演算により、ゲイン、オフセットおよび時間誤差の校正された出力信号９０を出力することができる。前述したゲイン、オフセットおよび時間誤差を校正するキャリブレーション装置７０は、プログラムにより所定の処理をする演算装置によって実現されることが好ましい。例えば、演算装置は、プログラムにより所定の処理をするワークステーションなどのコンピュータであってよい。本キャリブレーション装置７０を演算装置を用いて実現することで、誤差の校正に可変抵抗や遅延回路などのハードウエアを設ける必要がなくなる。演算によりキャリブレーションするので遅延回路などの素子の特性に依存しないので、精度の高いキャリブレーションを行うことができる。従って、本キャリブレーション装置７０を、演算装置を用いて実現するプログラムを記憶した記録媒体を提供する。また、サンプル値に基づいて誤差を校正するので、従来のアナログ信号をディジタル信号に変換するＡ／Ｄ変換装置で測定されたサンプル値に含まれる誤差を校正することもできる。以上の構成により、時間誤差、ゲイン、及びオフセットの校正手段として、遅延回路や可変抵抗などの素子を設ける必要が無くなり、誤差の校正が容易にできる。また、誤差を校正できる範囲が、遅延回路など素子の性能に依存しないので、精度の高い校正ができる。
【００９４】
図１５は、第４の実施形態である、アナログ信号を出力する半導体デバイスを試験する半導体デバイス試験装置を示す。この半導体デバイス試験装置は、演算装置９７及びＡ／Ｄ変換装置１００を有する波形ディジタイザ９５、記録媒体３８、パターン発生器９１、波形整形器９２、比較器９３、及び半導体デバイス接触部９４を有するパフォーマンスボード９６を備える。この実施形態において、キャリブレーション装置７０は、記録媒体３８に記録されているプログラムに基づいて演算装置９７を用いて実現される。ここで、演算装置９７は、ワークステーションなどの汎用コンピュータが好ましい。
【００９５】
試験されるべきアナログ信号を出力する半導体デバイス９８が、半導体デバイス接触部９４に載置される。例えば、半導体デバイス接触部９４は、半導体デバイス９８の入出力端子と電気的に接続するソケットであってよい。パターン発生器９１は、半導体デバイス９８に供給する半導体デバイス入力信号４２を生成し、波形整形器９２に出力する。また、パターン発生器９１は、半導体デバイス９８から出力されるべき理論値を比較器９３に出力する。波形整形器９２は、半導体デバイス９８の特性に応じて、半導体デバイス入力信号４２を整形して、半導体デバイス接触部９４に出力する。半導体デバイス接触部９４は、波形整形器９２から供給される半導体デバイス入力信号４０を半導体デバイス９８に出力する。半導体デバイス９８は、入力した半導体デバイス入力信号４０に基づいてアナログ信号５０を半導体デバイス接触部９４に出力する。半導体デバイス接触部９４は、被測定信号であるアナログ信号５０をＡ／Ｄ変換装置１００に出力する。
Ａ／Ｄ変換装置１００は、半導体デバイス接触部９４から供給されたアナログ信号５０をディジタル信号に変換する。
【００９６】
Ａ／Ｄ変換装置１００は、図４を用いて説明した第１の実施形態のＡ／Ｄ変換装置１００であり、入力したアナログ信号５０を平均化処理とインターリーブ処理のいずれか一方で処理する。更に、Ａ／Ｄ変換装置１００は、第３の実施形態で示した複数のＡ／Ｄ変換器の間に生じる時間誤差の校正をするキャリブレーション装置７０を備えることにより誤差の校正された出力信号９０を出力できる。
比較器９３は、誤差の校正された出力信号９０と、パターン発生器９１から供給される理論値とに基づいて半導体デバイス９８の良否を判定し、判定信号５２を出力する。この構成により、１つの試験装置で平均化処理およびインターリーブ処理の２つの処理ができる。また、複数のＡ／Ｄ変換器間に生じる時間誤差の校正が容易な半導体デバイス試験装置を実現できる。
【００９７】
図１６は、第５の実施形態である、アナログ信号を出力する複数の半導体デバイスを同時に試験する半導体デバイス試験装置を示す。この半導体デバイス試験装置は、演算装置９７及びＡ／Ｄ変換装置１００を有する波形ディジタイザ９５、記録媒体３８、パターン発生器９１、波形整形器９２、比較器９３、及び半導体デバイス接触部（９４ａ〜９４ｄ）を有するパフォーマンスボード９６を備える。この実施形態において、キャリブレーション装置７０は、記録媒体３８に記録されているプログラムに基づいて演算装置９７を用いて実現される。ここで、演算装置９７は、ワークステーションなどの汎用コンピュータが好ましい。
【００９８】
パターン発生器９１は、半導体デバイス（９８ａ〜９８ｄ）に供給する半導体デバイス入力信号４２を生成し、波形整形器９２に出力する。また、パターン発生器９１は、半導体デバイス（９８ａ〜９８ｄ）から出力されるべき理論値を比較器９３に出力する。波形整形器９２は、半導体デバイス（９８ａ〜９８ｄ）の特性に応じて、パターン発生器９１から供給される半導体デバイス入力信号４２を整形し、半導体デバイス接触部（９４ａ〜９４ｄ）に出力する。半導体デバイス接触部（９４ａ〜９４ｄ）は、波形整形器９２から供給される半導体デバイス入力信号４０を半導体デバイス（９８ａ〜９８ｄ）の各々へ供給する。半導体デバイス（９８ａ〜９８ｄ）は、入力した半導体デバイス入力信号４０に基づいてアナログ信号（５０ａ〜５０ｄ）を半導体デバイス接触部（９４ａ〜９４ｄ）に出力する。半導体デバイス接触部（９４ａ〜９４ｄ）は、アナログ信号（５０ａ〜５０ｄ）を、Ａ／Ｄ変換装置１００に出力する。
【００９９】
Ａ／Ｄ変換装置１２０は、図８を用いて説明した第２の実施形態のＡ／Ｄ変換装置１２０であり、入力したアナログ信号（５０ａ〜５０ｄ）を平均化処理とインターリーブ処理のいずれか一方で処理する。更に、Ａ／Ｄ変換装置１２０は、第３の実施形態で示した複数のＡ／Ｄ変換器の間に生じる時間誤差の校正をするキャリブレーション装置７０を備えることにより誤差の校正された出力信号（９０ａ〜９０ｄ）を出力できる。比較器９３は、誤差の校正された出力信号（９０ａ〜９０ｄ）とパターン発生器９１から供給される理論値とに基づいて半導体デバイス９８の良否を判定し、判定信号（５２ａ〜５２ｄ）を出力する。図８を用いて説明したＡ／Ｄ変換装置１２０は、アナログ信号分配器３２を有するので、アナログ信号の処理の内容に応じて、処理に用いる１つ又は複数のＡ／Ｄ変換器を選択して利用することができる。また、１つの試験装置で平均化処理およびインターリーブ処理の２つの処理ができる。また、複数のＡ／Ｄ変換器間に生じる時間誤差の校正が容易な半導体デバイス試験装置を実現できる。
【０１００】
上記説明から明らかなように、複数のＡ／Ｄ変換器を同時にサンプリング動作させる平均化処理と、複数のＡ／Ｄ変換器を交互にサンプリング動作させるインターリーブ処理を１つのＡ／Ｄ変換装置１２０で実現できる。また、アナログ信号の処理内容に応じて、処理に用いるＡ／Ｄ変換器を選択的に変更できる。また、複数のＡ／Ｄ変換器間に生じる時間誤差の校正を、演算装置を用いて行うことができる。従って、遅延回路を用いずに時間誤差の校正ができる。
【０１０１】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることができることが当業者に明らかである。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【０１０２】
【発明の効果】
上記説明から明らかなように、本発明によれば、複数のＡ／Ｄ変換器を効率よく使用するＡ／Ｄ変換装置を提供することができる。
【図面の簡単な説明】
【図１】従来のＡ／Ｄ変換装置を示す。
【図２】従来の複数のアナログ信号入力部を備えるＡ／Ｄ変換装置を示す。
【図３】インターリーブ処理を示すブロック図。
【図４】第１の実施形態である、Ａ／Ｄ変換装置を示す。
【図５】サンプリングクロック信号発生器を示す。
【図６】Ａ／Ｄ変換器がそなえるサンプリングクロック信号発生器が発生するサンプリングクロック信号のタイミングチャートを示す。
【図７】Ａ／Ｄ変換器の他の実施形態を示す。
【図８】第２の実施形態である、複数のアナログ信号入力部を備えるＡ／Ｄ変換装置を示す。
【図９】複数のアナログ信号入力部を備えるＡ／Ｄ変換装置が備える、アナログ信号分配器の１つの形態を示す。
【図１０】アナログ信号分配器の分配形態を示す。
【図１１】第２の実施形態であるＡ／Ｄ変換装置が備えるサンプリングクロック信号発生器が発生するサンプリングクロック信号のタイミングチャートを示す。
【図１２】２つのＡ／Ｄ変換器間に生じるサンプリングタイミングの時間誤差を示す。
【図１３】第３の実施形態であるキャリブレーション装置を備える、Ａ／Ｄ変換装置を示す。
【図１４】キャリブレーション装置のブロック図を示す。
【図１５】第１の実施形態であるＡ／Ｄ変換装置と第３の実施形態であるキャリブレーション装置を備えるアナログ信号を出力する半導体デバイスを試験する半導体デバイス試験装置を示す。
【図１６】第２の実施形態であるＡ／Ｄ変換装置と第３の実施形態であるキャリブレーション装置を備えるアナログ信号を出力する半導体デバイスを試験する半導体デバイス試験装置を示す。
【符号の説明】
１０（１０ａ、１０ｂ、１０ｃ、１０ｄ）…アナログ信号入力部
１２（１２ａ、１２ｂ、１２ｃ、１２ｄ）…Ａ／Ｄ変換器
１４…サンプリングクロック信号発生器
１６…基準クロック信号発生器
１８…処理部
１８ａ…インターリーブ処理部
１８ｂ…平均化処理部
２０（２０ａ、２０ｂ、２０ｃ、２０ｄ）…記憶部
２２…モード指定信号発生器
２４…遅延回路
２６…加算器
２８（２８ａ、２８ｂ）…マルチプレクサ
３０…セレクタ
３２…アナログ信号分配器
３４…分配制御信号発生器
３８…記録媒体
４０、４２…半導体デバイス入力信号
５０（５０ａ、５０ｂ、５０ｃ、５０ｄ）…アナログ信号
５２…判定信号
５４…基準クロック信号
５６ａ、５６ｂ、５６ｃ、５６ｄ…サンプリングクロック信号
５８…モード指定信号
６０…分配制御信号
７０…キャリブレーション装置
７０ａ…誤差算出部
７０ｂ…誤差校正部
７２…誤差算出部
７４…誤差校正値算出部
７４ａ…時間誤差校正値算出部
７４ｂ…ゲイン校正値算出部
７４ｃ…オフセット校正値算出部
７６…読み出し部
７８…ゲイン・オフセット校正部
８０…時間誤差校正部
８２ａ、８２ｂ …試験信号のサンプル値
８４ａ、８４ｂ …被測定信号のサンプル値
８６ａ…時間誤差τ
８６ｂ…ゲイン
８６ｃ…オフセット
８８ａ…時間誤差校正値
８８ｂ…ゲイン校正値
８８ｃ…オフセット校正値
９０（９０ａ、９０ｂ、９０ｃ、９０ｄ）…出力信号
９１…パターン発生器
９２…波形整形器
９３…比較器
９４…半導体デバイス接触部
９５…波形ディジタイザ
９６…パフォーマンスボード
９７…演算装置
９８…半導体デバイス
１００ Ａ／Ｄ変換装置
Claims (12)
- アナログ信号をサンプリングして、ディジタル信号に変換するＡ／Ｄ変換装置であって、
前記アナログ信号を入力するアナログ信号入力部と、
前記アナログ信号入力部が入力した前記アナログ信号をサンプリングして前記ディジタル信号に変換する複数のＡ／Ｄ変換器と、
前記複数のＡ／Ｄ変換器の各々から出力されるディジタル信号を記憶する複数の記憶部と、
前記複数のＡ／Ｄ変換器を同期してサンプリング動作させる平均化処理用サンプリングクロック信号と、前記複数のＡ／Ｄ変換器を交互にサンプリング動作させるインターリーブ処理用サンプリングクロック信号のいずれか一方を前記複数のＡ／Ｄ変換器へ供給するサンプリングクロック信号発生器と、
前記平均化処理用サンプリングクロック信号に基づいてサンプリング動作した前記Ａ／Ｄ変換器から出力されて前記記憶部に記憶された前記ディジタル信号を平均化処理する平均化処理部と、
前記インターリーブ処理用サンプリングクロック信号に基づいてサンプリング動作した前記Ａ／Ｄ変換器から出力されて前記記憶部に記憶された前記ディジタル信号をインターリーブ処理するインターリーブ処理部と、
前記複数のＡ／Ｄ変換器が、第１Ａ／Ｄ変換器及び第２Ａ／Ｄ変換器を含み、前記第１Ａ／Ｄ変換器がサンプリングしたタイミングに対して前記第２Ａ／Ｄ変換器がサンプリングするべき所定のタイミングと、前記第２Ａ／Ｄ変換器が実際にサンプリングしたタイミングとの時間のずれである時間誤差を算出する誤差算出部と、
算出された前記時間誤差に基づいて、前記第２Ａ／Ｄ変換器の前記時間誤差を校正する演算に用いる時間誤差校正値を算出する誤差校正値算出部と、
測定されるべきアナログ信号である被測定信号をサンプリングして得られたディジタル信号が格納されている前記記憶部から前記ディジタル信号を読み出す読み出し部と、
前記読み出し部により、前記記憶部から読み出された前記ディジタル信号と前記時間誤差校正値に基づいて、前記被測定信号をサンプリングしたときに前記第２Ａ／Ｄ変換器に生じる前記時間誤差を校正する演算を行う誤差校正部と、
を備えることを特徴とするＡ／Ｄ変換装置。 - 前記平均化処理または前記インターリーブ処理のいずれか一方の処理モードを指定するモード指定信号を発生するモード指定信号発生器を更に備え、
前記モード指定信号に基づいて、前記平均化処理部または前記インターリーブ処理部のいずれか一方が選択されることを特徴とする請求項１に記載のＡ／Ｄ変換装置。 - 基準クロック信号を発生する基準クロック信号発生器を更に備え、
前記モード指定信号により平均化処理が指定される場合に、前記サンプリングクロック信号発生器は、前記基準クロック信号に同期した前記平均化処理用サンプリングクロック信号を前記複数のＡ／Ｄ変換器の各々に供給し、
前記モード指定信号によりインターリーブ処理が指定される場合に、前記サンプリングクロック信号発生器は、前記基準クロック信号に基づいて、互いに位相が異なる前記インターリーブ処理用サンプリングクロック信号を前記複数のＡ／Ｄ変換器の各々に供給する
ことを特徴とする請求項２に記載のＡ／Ｄ変換装置。 - アナログ信号をサンプリングしてディジタル信号に変換する第１Ａ／Ｄ変換器の出力と、アナログ信号をサンプリングしてディジタル信号に変換する第２Ａ／Ｄ変換器の出力とを受けとって、前記第１Ａ／Ｄおよび前記第２Ａ／Ｄとの間に生じる誤差を校正するキャリブレーション装置であって、
前記第１Ａ／Ｄ変換器がサンプリングしたタイミングに対して、前記第２Ａ／Ｄ変換器がサンプリングするべき所定のタイミングと、前記第２Ａ／Ｄ変換器が実際にサンプリングしたタイミングとの時間のずれである時間誤差を算出するのに用いる試験信号をサンプリングして得たサンプル値に基づいて、前記時間誤差を算出する誤差算出部と、
算出された前記時間誤差に基づいて、前記第２Ａ／Ｄ変換器の前記時間誤差を校正する演算に用いる時間誤差校正値を算出する誤差校正値算出部と、
測定されるべきアナログ信号である被測定信号をサンプリングして得られたサンプル値が格納されている記憶部から前記サンプル値を読み出す読み出し部と、
前記読み出し部により、前記記憶部から読み出された前記サンプル値と前記時間誤差校正値に基づいて、前記被測定信号をサンプリングしたときに第２Ａ／Ｄ変換器に生じる前記時間誤差を校正する演算を行って校正後のディジタル信号を出力する誤差校正部と
を備えることを特徴とするキャリブレーション装置。 - 前記誤差校正部は、前記読み出し部により前記記憶部から読み出される前記被測定信号のサンプル値を離散フーリエ変換し、前記離散フーリエ変換により得られた離散フーリエ変換値と、前記時間誤差校正値とに基づいて演算して前記時間誤差を校正することを特徴とする請求項４に記載のキャリブレーション装置。
- 前記誤差算出部は、前記第１Ａ／Ｄ変換器および前記第２Ａ／Ｄ変換器のゲインおよびオフセットを算出し、
前記誤差校正値算出部は、
前記ゲインに基づいて前記第１Ａ／Ｄ変換器および前記第２Ａ／Ｄ変換器のゲイン校正値を算出するゲイン校正値算出部と、
前記オフセットに基づいて前記第１Ａ／Ｄ変換器および前記第２Ａ／Ｄ変換器のオフセット校正値を算出するオフセット校正値算出部とを有し、
前記誤差校正部は、前記読み出し部により前記記憶部から読み出された前記被測定信号のサンプル値と、前記ゲイン校正値および前記オフセット校正値に基づいて、前記第１Ａ／Ｄ変換器および前記第２Ａ／Ｄ変換器の前記ゲインおよび前記オフセットを校正するゲイン・オフセット校正部
を有することを特徴とする請求項４または５に記載のキャリブレーション装置。 - 前記ゲイン・オフセット校正部は、前記第２Ａ／Ｄ変換器によりサンプリングされた前記被測定信号のサンプル値に前記ゲイン校正値を乗じた値に、オフセット校正値を加える演算をすることを特徴とする請求項６に記載のキャリブレーション装置。
- アナログ信号をサンプリングしてディジタル信号に変換する第１Ａ／Ｄ変換器の出力と、アナログ信号をサンプリングしてディジタル信号に変換する第２Ａ／Ｄ変換器の出力とを受けとって、前記第１Ａ／Ｄおよび前記第２Ａ／Ｄとの間に生じる誤差を校正する誤差校正方法であって、
前記第１Ａ／Ｄ変換器がサンプリングしたタイミングに対して前記第２Ａ／Ｄ変換器がサンプリングするべき所定のタイミングと、前記第２Ａ／Ｄ変換器が実際にサンプリングしたタイミングとの時間のずれである時間誤差を算出するステップと、
前記時間誤差に基づいて前記時間誤差を校正する演算に用いる時間誤差校正値を算出するステップと、
測定されるべき被測定信号をサンプリングして得たサンプル値と、前記時間誤差校正値とに基づいて、前記時間誤差を校正する演算を行って校正後のディジタル信号を出力するステップと
を備えることを特徴とする誤差校正方法。 - 前記誤差校正方法は、
前記第１Ａ／Ｄ変換器と前記第２Ａ／Ｄ変換器のゲインおよびオフセットを算出するステップと、
算出された前記ゲインおよび前記オフセットに基づいて、ゲインおよびオフセットを校正する演算に用いるゲイン校正値およびオフセット校正値を算出するステップと、
前記被測定信号をサンプリングして得られたサンプル値と、前記ゲイン校正値および前記オフセット校正値とに基づいて、前記第１Ａ／Ｄ変換器および前記第２Ａ／Ｄ変換器の前記ゲインおよび前記オフセットを校正するステップと
を更に備えることを特徴とする請求項８に記載の誤差校正方法。 - 演算装置を用いて、第１Ａ／Ｄ変換器がサンプリングしたタイミングに対して第２Ａ／Ｄ変換器がサンプリングするべき所定のタイミングと、前記第２Ａ／Ｄ変換器が実際にサンプリングしたタイミングとの時間のずれである時間誤差を、前記第２Ａ／Ｄ変換器の出力において校正するプログラムを記録した記録媒体であって、前記プログラムは、
前記演算装置に前記時間誤差を算出させるモジュールと、
算出された前記時間誤差に基づいて、前記第２Ａ／Ｄ変換器の前記時間誤差を校正する演算に用いる時間誤差校正値を算出させるモジュールと、
測定されるべき被測定信号をサンプリングして得たサンプル値と、前記時間誤差校正値に基づいて、前記時間誤差を校正する演算を行って校正後のディジタル信号を出力させるモジュールと
を備えることを特徴とする前記時間誤差を校正するプログラムを記録した演算装置で読み取り可能な記録媒体。 - 前記プログラムは、
前記演算装置にゲインおよびオフセットを算出させるモジュールと、
算出された前記ゲインおよび前記オフセットに基づいて、ゲインおよびオフセットを校正する演算に用いるゲイン校正値およびオフセット校正値を算出させるモジュールと、
前記被測定信号をサンプリングして得られたサンプル値と、前記ゲイン校正値および前記オフセット校正値に基づいて、前記第１Ａ／Ｄ変換器および前記第２Ａ／Ｄ変換器の前記ゲインおよび前記オフセットを校正させるモジュールと
を更に備えることを特徴とする請求項１０に記載の記録媒体。 - アナログ信号を出力する半導体デバイスを試験する半導体デバイス試験装置であって、
前記半導体デバイスを試験するための半導体デバイス入力信号を生成するパターン発生器と、
前記パターン発生器から出力される前記半導体デバイス入力信号を前記半導体デバイスに与えるパフォーマンスボードと、
前記半導体デバイスから出力される前記アナログ信号を入力するアナログ信号入力部と、
前記アナログ信号入力部から入力される前記アナログ信号をサンプリングしてディジタル信号に変換する複数のＡ／Ｄ変換器と、
前記複数のＡ／Ｄ変換器を同期してサンプリング動作させる平均化処理用サンプリングクロック信号と、前記複数のＡ／Ｄ変換器を交互にサンプリング動作させるインターリーブ処理用サンプリングクロック信号のいずれか一方のサンプリングクロック信号を前記複数のＡ／Ｄ変換器へ供給するサンプリングクロック信号発生器と、
前記平均化処理用サンプリングクロック信号に基づいてサンプリング動作したＡ／Ｄ変換器から出力されたディジタル信号を平均化処理する平均化処理部と、
前記インターリーブ処理用サンプリングクロック信号に基づいてサンプリング動作したＡ／Ｄ変換器から出力されたディジタル信号をインターリーブ処理するインターリーブ処理部と、
前記複数のＡ／Ｄ変換器が、第１Ａ／Ｄ変換器および第２Ａ／Ｄ変換器を含み、前記第１Ａ／Ｄ変換器がサンプリングしたタイミングに対して前記第２Ａ／Ｄ変換器がサンプリングするべき所定のタイミングと、前記第２Ａ／Ｄ変換器が実際にサンプリングしたタイミングとの時間のずれである時間誤差を算出する誤差算出部と、
算出された前記時間誤差に基づいて、前記第２Ａ／Ｄ変換器の前記時間誤差を校正する演算に用いる時間誤差校正値を算出する誤差校正値算出部と、
測定されるべきアナログ信号である被測定信号をサンプリングして得られたサンプル値が格納されている記憶部から前記サンプル値を読み出す読み出し部と、
前記読み出し部により、前記記憶部から読み出された前記サンプル値と前記時間誤差校正値に基づいて、前記被測定信号をサンプリングしたときに前記第２Ａ／Ｄ変換器に生じる前記時間誤差を校正する演算を行う誤差校正部と、
を備えることを特徴とする半導体デバイス試験装置。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000054335A JP4547064B2 (ja) | 1999-03-24 | 2000-02-29 | Ａ／ｄ変換装置およびキャリブレーション装置 |
| DE10015384A DE10015384B4 (de) | 1999-03-24 | 2000-03-24 | A/D-Umwandlungsvorrichtung, Eicheinheit und Verfahren hierfür |
| CN2008100958848A CN101267207B (zh) | 1999-03-24 | 2000-03-24 | A-d转换装置和校准单元 |
| CNB001083252A CN100397785C (zh) | 1999-03-24 | 2000-03-24 | A-d转换装置和校准单元 |
| KR1020000015135A KR100341130B1 (ko) | 1999-03-24 | 2000-03-24 | 아날로그-디지털 변환장치, 및 교정장치와 교정방법 |
| US09/534,322 US6452518B1 (en) | 1999-03-24 | 2000-03-24 | A-D converting apparatus, and calibration unit and method therefor |
| TW089105305A TW456108B (en) | 1999-03-24 | 2000-03-28 | Analog-to-digital conversion device and correction units and method thereof |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8011899 | 1999-03-24 | ||
| JP11-80118 | 1999-03-24 | ||
| JP2000054335A JP4547064B2 (ja) | 1999-03-24 | 2000-02-29 | Ａ／ｄ変換装置およびキャリブレーション装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2009173644A Division JP2009290885A (ja) | 1999-03-24 | 2009-07-24 | Ａ／ｄ変換装置およびキャリブレーション装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000341123A JP2000341123A (ja) | 2000-12-08 |
| JP4547064B2 true JP4547064B2 (ja) | 2010-09-22 |
Family
ID=26421167
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000054335A Expired - Fee Related JP4547064B2 (ja) | 1999-03-24 | 2000-02-29 | Ａ／ｄ変換装置およびキャリブレーション装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6452518B1 (ja) |
| JP (1) | JP4547064B2 (ja) |
| KR (1) | KR100341130B1 (ja) |
| CN (1) | CN100397785C (ja) |
| DE (1) | DE10015384B4 (ja) |
| TW (1) | TW456108B (ja) |
Families Citing this family (58)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4475784B2 (ja) * | 2000-09-26 | 2010-06-09 | 株式会社アドバンテスト | Ａ／ｄ変換入力遅延補正装置、方法、記録媒体 |
| JP3745962B2 (ja) * | 2001-01-24 | 2006-02-15 | 株式会社アドバンテスト | インターリーブａｄ変換方式波形ディジタイザ装置、及び試験装置 |
| JP4871458B2 (ja) * | 2001-06-13 | 2012-02-08 | 株式会社高見沢サイバネティックス | データ変換装置及びテレメータ装置 |
| JP3939122B2 (ja) * | 2001-07-19 | 2007-07-04 | 富士通株式会社 | レシーバ回路 |
| JP2003133954A (ja) * | 2001-10-26 | 2003-05-09 | Agilent Technologies Japan Ltd | インターリーブａ／ｄ変換器の校正方法 |
| KR100806536B1 (ko) * | 2002-01-11 | 2008-02-25 | 에이저 시스템즈 (아일랜드) 리서치 리미티드 | 데이터 수신기들 및 전송기들에서의 타이밍 제어 |
| JP2003273735A (ja) * | 2002-03-12 | 2003-09-26 | Denso Corp | Ａ／ｄ変換方法及び装置 |
| US6836227B2 (en) * | 2003-02-25 | 2004-12-28 | Advantest Corporation | Digitizer module, a waveform generating module, a converting method, a waveform generating method and a recording medium for recording a program thereof |
| DE102004009613B4 (de) * | 2004-02-27 | 2010-05-12 | Infineon Technologies Ag | Schaltungsanordnung zum Kompensieren von Nichtlinearitäten von zeitversetzt arbeitenden Analog-Digital-Wandlern |
| JP4519509B2 (ja) * | 2004-04-22 | 2010-08-04 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置及びその動作方法 |
| KR100688520B1 (ko) | 2005-01-17 | 2007-03-02 | 삼성전자주식회사 | 아날로그 디지털 컨버터의 캘리브레이션 방법 |
| US7312734B2 (en) * | 2005-02-07 | 2007-12-25 | Analog Devices, Inc. | Calibratable analog-to-digital converter system |
| US7183953B2 (en) * | 2005-03-31 | 2007-02-27 | Teradyne, Inc. | Calibrating automatic test equipment containing interleaved analog-to-digital converters |
| TWI282216B (en) * | 2005-04-13 | 2007-06-01 | Realtek Semiconductor Corp | Correlation circuit for time-interleaved ADC and method thereof |
| US7274313B2 (en) * | 2005-05-13 | 2007-09-25 | Texas Instruments Incorporated | High speed data recording with input duty cycle distortion |
| US7064700B1 (en) * | 2005-06-15 | 2006-06-20 | Freescale Semiconductor, Inc. | Multi-channel analog to digital converter |
| US20070036255A1 (en) * | 2005-08-09 | 2007-02-15 | Wolfe Robert T | Synchronization of data streams from data acquisition processors using a common signal |
| US7649957B2 (en) * | 2006-03-22 | 2010-01-19 | Freescale Semiconductor, Inc. | Non-overlapping multi-stage clock generator system |
| JP4714067B2 (ja) * | 2006-04-13 | 2011-06-29 | 株式会社アドバンテスト | キャリブレーション回路、キャリブレーション方法、及び試験装置 |
| CN101212434B (zh) * | 2006-12-29 | 2010-12-01 | 大唐移动通信设备有限公司 | 一种校正并行交替采样信号误差的方法及系统 |
| US7541958B2 (en) * | 2006-12-30 | 2009-06-02 | Teradyne, Inc. | Error reduction for parallel, time-interleaved analog-to-digital converter |
| US8255188B2 (en) * | 2007-11-07 | 2012-08-28 | Guidetech, Inc. | Fast low frequency jitter rejection methodology |
| US7602325B2 (en) * | 2007-12-28 | 2009-10-13 | General Electric Company | Sigma delta analog to digital converter with internal synchronous demodulation |
| TW200943732A (en) * | 2008-04-15 | 2009-10-16 | Novatek Microelectronics Corp | Time interleaved analog to digital convert apparatus |
| JP5018680B2 (ja) * | 2008-08-01 | 2012-09-05 | 株式会社Ｊｖｃケンウッド | Ａｄ変換装置 |
| US7808408B2 (en) * | 2008-09-08 | 2010-10-05 | Moblus Semiconductor, Inc. | Minimizing adverse effects of skew between two analog-to-digital converters |
| US7839323B2 (en) | 2008-12-29 | 2010-11-23 | Intersil Americas, Inc. | Error estimation and correction in a two-channel time-interleaved analog-to-digital converter |
| ATE543259T1 (de) | 2009-01-26 | 2012-02-15 | Fujitsu Semiconductor Ltd | Abtastung |
| KR101209987B1 (ko) * | 2009-05-29 | 2012-12-07 | 미쓰비시덴키 가부시키가이샤 | 아날로그 유니트 |
| CN101908924A (zh) * | 2009-06-02 | 2010-12-08 | 中兴通讯股份有限公司 | 一种光信号的性能数据采集方法及其系统 |
| US7898446B2 (en) * | 2009-06-03 | 2011-03-01 | Texas Instruments Incorporated | Correction of sampling mismatch in time-interleaved analog-to-digital converters |
| US8362937B2 (en) * | 2009-06-12 | 2013-01-29 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integrated circuits for converting analog signals to digital signals, systems, and operating methods thereof |
| JP4897015B2 (ja) * | 2009-06-24 | 2012-03-14 | 株式会社東芝 | アナログディジタル変換装置 |
| US8269657B2 (en) * | 2009-06-26 | 2012-09-18 | Intersil Americas Inc. | Background calibration of offsets in interleaved analog to digital converters |
| US7961123B2 (en) * | 2009-07-09 | 2011-06-14 | Texas Instruments Incorporated | Time-interleaved analog-to-digital converter |
| US8749419B2 (en) * | 2009-08-11 | 2014-06-10 | Hittite Microwave Corporation | ADC with enhanced and/or adjustable accuracy |
| JP5560989B2 (ja) * | 2010-07-21 | 2014-07-30 | 富士通株式会社 | 受信回路 |
| US8339302B2 (en) * | 2010-07-29 | 2012-12-25 | Freescale Semiconductor, Inc. | Analog-to-digital converter having a comparator for a multi-stage sampling circuit and method therefor |
| US8451152B2 (en) | 2011-02-22 | 2013-05-28 | Texas Instruments Incorporated | Pipelined ADC inter-stage error calibration |
| KR101129290B1 (ko) * | 2011-03-11 | 2012-03-27 | 경보전기 주식회사 | 디지털 변환기 및 그 제어방법 |
| KR101129291B1 (ko) * | 2011-03-11 | 2012-03-26 | 경보전기 주식회사 | 디지털 변환기 및 그 제어방법 |
| US9239343B2 (en) * | 2011-06-06 | 2016-01-19 | Tektronix, Inc. | Interleaved digital down-conversion on a test and measurement instrument |
| CN104579342A (zh) * | 2014-12-22 | 2015-04-29 | 北京航天测控技术有限公司 | 一种多a/d转换器的采样时钟相位自动快速校准方法 |
| CN104698369B (zh) * | 2015-03-19 | 2017-10-17 | 西电通用电气自动化有限公司 | 一种模拟链路硬件失效检测电路及方法 |
| US10254160B2 (en) * | 2016-05-16 | 2019-04-09 | Apple Inc. | Color ambient light sensor circuitry for electronic devices |
| ES2904453T3 (es) * | 2017-01-24 | 2022-04-05 | Alcon Inc | Conmutación de modo dinámico para tomografía de coherencia óptica oftálmica multimodo |
| JP7065336B2 (ja) * | 2017-02-08 | 2022-05-12 | パナソニックＩｐマネジメント株式会社 | 信号処理システム及び信号処理方法 |
| CN107359873B (zh) * | 2017-07-27 | 2024-02-23 | 中国电力科学研究院 | 一种基于锁相及移相校准合并单元测试仪时钟误差的装置和方法 |
| CN110061742B (zh) * | 2018-01-19 | 2023-03-10 | 创意电子股份有限公司 | 模拟数字转换器校准系统 |
| CN108932923B (zh) * | 2018-07-03 | 2020-09-01 | 深圳市华星光电半导体显示技术有限公司 | Amoled的侦测系统及侦测方法 |
| CN109327222B (zh) * | 2018-09-21 | 2021-06-04 | 电子科技大学 | 基于时间误差自适应消除的时间交替采样系统 |
| EP3923481A4 (en) | 2019-03-04 | 2022-02-16 | Mitsubishi Electric Corporation | RECEIVER DEVICE AND RECEIPT METHOD |
| CN112087232B (zh) * | 2019-06-14 | 2024-08-20 | 北京新岸线移动多媒体技术有限公司 | 一种tiadc系统直流偏置和增益误差校准方法及装置 |
| TWI745945B (zh) * | 2020-04-29 | 2021-11-11 | 創意電子股份有限公司 | 類比數位轉換系統、時脈偏斜校準方法與相關的電腦程式產品 |
| KR102362737B1 (ko) * | 2020-09-03 | 2022-02-15 | 고려대학교 산학협력단 | 파이프라인 아날로그-디지털 변환기의 내부 시간영역 보간 아날로그-디지털 변환기 |
| CN114326901B (zh) * | 2021-12-31 | 2023-04-07 | 浙江浙大西投脑机智能科技有限公司 | 一种用于神经调控的参数精准可调电流刺激系统 |
| TWI793003B (zh) | 2022-05-05 | 2023-02-11 | 創意電子股份有限公司 | 消除相位雜訊之影響的校正系統與包含其的類比至數位轉換裝置 |
| CN118041318A (zh) * | 2022-11-07 | 2024-05-14 | 长鑫存储技术有限公司 | 校准电路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63502789A (ja) * | 1986-01-30 | 1988-10-13 | プレッシー セミコンダクターズ リミテッド | アナログ／ディジタル変換：その方法および装置 |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56115026A (en) * | 1980-02-18 | 1981-09-10 | Sony Tektronix Corp | Analog-digital converter |
| JPH0628340B2 (ja) * | 1985-12-24 | 1994-04-13 | ソニ−・テクトロニクス株式会社 | アナログ・デジタル変換装置用校正方法 |
| US4763105A (en) * | 1987-07-08 | 1988-08-09 | Tektronix, Inc. | Interleaved digitizer array with calibrated sample timing |
| JP3012887B2 (ja) * | 1989-03-13 | 2000-02-28 | 日本テキサス・インスツルメンツ株式会社 | 信号変換装置 |
| US4962380A (en) * | 1989-09-21 | 1990-10-09 | Tektronix, Inc. | Method and apparatus for calibrating an interleaved digitizer |
| US5247300A (en) * | 1990-09-27 | 1993-09-21 | Goldstar Co., Ltd. | Automatic audio/video signal combination apparatus |
| JPH04255113A (ja) * | 1991-02-07 | 1992-09-10 | Sharp Corp | アナログ／デジタル変換装置 |
| JPH04267628A (ja) * | 1991-02-21 | 1992-09-24 | Iwatsu Electric Co Ltd | インターリーブ・デジタイズ方法と装置 |
| US5352976A (en) * | 1992-01-31 | 1994-10-04 | Tektronix, Inc. | Multi-channel trigger dejitter |
| JPH05218867A (ja) * | 1992-02-03 | 1993-08-27 | Advantest Corp | ２個のアナログ・ディジタル・コンバータをインターリーブ動作させる高速波形ディジタイザ |
| JP3202793B2 (ja) * | 1992-05-28 | 2001-08-27 | 能美防災株式会社 | 火災感知器の感度測定装置 |
| DE69326528T2 (de) | 1992-06-17 | 2000-03-09 | Advantest Corp. | Wellenform-a/d-wandler und d/a-wandler |
| JPH0685670A (ja) * | 1992-09-03 | 1994-03-25 | Hitachi Ltd | サンプリング方法及びサンプリング・システム |
| JPH06152410A (ja) * | 1992-11-09 | 1994-05-31 | Advantest Corp | インターリーブ方式を採用したアナログディジタルコンバータの補正方法 |
| JP3417719B2 (ja) * | 1995-03-23 | 2003-06-16 | ソニー株式会社 | アナログデイジタル変換方法 |
| US6310571B1 (en) * | 2001-03-30 | 2001-10-30 | Pixim, Incorporated | Multiplexed multi-channel bit serial analog-to-digital converter |
-
2000
- 2000-02-29 JP JP2000054335A patent/JP4547064B2/ja not_active Expired - Fee Related
- 2000-03-24 CN CNB001083252A patent/CN100397785C/zh not_active Expired - Fee Related
- 2000-03-24 DE DE10015384A patent/DE10015384B4/de not_active Expired - Fee Related
- 2000-03-24 US US09/534,322 patent/US6452518B1/en not_active Expired - Fee Related
- 2000-03-24 KR KR1020000015135A patent/KR100341130B1/ko not_active IP Right Cessation
- 2000-03-28 TW TW089105305A patent/TW456108B/zh active
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63502789A (ja) * | 1986-01-30 | 1988-10-13 | プレッシー セミコンダクターズ リミテッド | アナログ／ディジタル変換：その方法および装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000341123A (ja) | 2000-12-08 |
| DE10015384A1 (de) | 2000-10-05 |
| US6452518B1 (en) | 2002-09-17 |
| CN100397785C (zh) | 2008-06-25 |
| KR100341130B1 (ko) | 2002-06-20 |
| TW456108B (en) | 2001-09-21 |
| KR20010006867A (ko) | 2001-01-26 |
| CN1268671A (zh) | 2000-10-04 |
| DE10015384B4 (de) | 2004-02-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4547064B2 (ja) | Ａ／ｄ変換装置およびキャリブレーション装置 | |
| JP2009290885A (ja) | Ａ／ｄ変換装置およびキャリブレーション装置 | |
| US7161514B2 (en) | Calibration method for interleaving an A/D converter | |
| US7327816B2 (en) | High resolution synthesizer with improved signal purity | |
| JP2002246910A (ja) | インターリーブａｄ変換方式波形ディジタイザ装置 | |
| JPS62149224A (ja) | アナログ・デジタル変換装置用校正方法 | |
| JP3745962B2 (ja) | インターリーブａｄ変換方式波形ディジタイザ装置、及び試験装置 | |
| JP2007506091A (ja) | 複素インピーダンス素子のインピーダンスの特性を決定してそのインピーダンスの特性付けを容易にするための測定回路および方法 | |
| JP5080349B2 (ja) | アナログデジタル変換装置、アナログデジタル変換方法、試験装置、および、プログラム | |
| JP4953714B2 (ja) | エンコーダ出力の内挿方法及び内挿回路 | |
| JPH04229703A (ja) | 位相相関波形の発生方法 | |
| JP2004328436A (ja) | Ａ／ｄ変換装置 | |
| GB2145888A (en) | Testing the transfer function linearity of analogue input circuits | |
| US7209937B2 (en) | Method and apparatus for generation of arbitrary mono-cycle waveforms | |
| JP2004239754A (ja) | 複数サンプリングデジタイザのチャンネル間スキュー補正装置及び補正方法 | |
| US7912667B2 (en) | Electrical circuit and method for testing electronic component | |
| CN115097897B (zh) | 一种信号发生器的错相交织输出方法 | |
| EP0945987B1 (en) | Process for the linearization of the transfer characteristic of an analog-to-digital converter and a respective circuit | |
| JP2902338B2 (ja) | 半導体試験装置 | |
| JP4526891B2 (ja) | 遅延量測定方法、及び測定装置 | |
| JPH0710411Y2 (ja) | 信号発生器 | |
| JP2002217728A (ja) | Ａ／ｄ変換回路 | |
| KR101659402B1 (ko) | 다중 채널 아날로그-디지털 변환기의 채널 응답 측정 방법 및 채널 왜곡 보상 방법 | |
| CN115704837A (zh) | 测定器和测定方法 | |
| WO2001004789A1 (fr) | Dispositif de generation de donnees sur forme d'onde a fonction d'echantillonnage |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070125 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090522 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090526 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090724 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100202 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100219 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100622 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100705 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130709 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130709 Year of fee payment: 3 |
|
| LAPS | Cancellation because of no payment of annual fees |