JP2902338B2

JP2902338B2 - 半導体試験装置

Info

Publication number: JP2902338B2
Application number: JP7286691A
Authority: JP
Inventors: 清司西井
Original assignee: ADOBANTESUTO KK
Current assignee: ADOBANTESUTO KK
Priority date: 1995-10-06
Filing date: 1995-10-06
Publication date: 1999-06-07
Anticipated expiration: 2015-10-06
Also published as: JPH09101349A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体試験装置
において、複数多数チャンネル有するアナログ設定対象
（例えばＶＩＯ装置）の回路において、個々のばらつき
を補正演算するデータ補正演算装置に関する。

【０００２】

【従来の技術】従来技術の一例を図４、図５に示して、
ＶＩＯ（Voltage input output）装置が有しているデー
タ補正回路の具体例にて以下に説明する。一般に複数多
数チャンネル有するドライバ回路１１０やコンパレータ
回路１２０やＤＡコンバータ９０には、各々に個々の特
性ばらつき（リニアリティやオフセットや温度依存性）
を有している。この為ＶＩＯ装置では、目的とする観測
点で理想のハイ／ローレベルとなるようにデータ補正演
算処理した後の被補正設定データ２３０を供給すること
で、所定の高精度を維持したＤＵＴ試験を可能にしてい
る。

【０００３】半導体試験装置では、図５の半導体試験装
置のＶＩＯ装置の要部構成図に示すように、複数のドラ
イバ回路１１０やコンパレータ回路１２０に所定のハイ
／ロー電圧レベルを供給設定してから被試験デバイス
（ＤＵＴ）の試験に供する。この図の構成例では、ＶＩ
Ｏ装置が２分割された構成例であり、一方のテストヘッ
ド側１００にはデジタルコードデータをアナログの電圧
信号に変換する複数のＤＡコンバータを有し、他方の本
体側３００には、前記デジタルコードデータ（被補正設
定データ２３０）を供給するデータ補正回路２００があ
る。

【０００４】半導体試験装置自身は、測定器であるか
ら、所定の精度に維持してＤＵＴとインターフェースす
る様々な補正機能を搭載している。データ補正回路２０
０でも、この精度維持の為の補正手段が搭載されてい
る。即ち、ＤＡコンバータを通じて各ドライバ／コンパ
レータに印加される電圧特性（リニアリティ・ゲイン・
オフセット電圧）を予めキャリブレーション実施により
得て、これを目的の電圧レベルに補正する校正値を算出
して内部の補正メモリに格納した後使用に供している。

【０００５】ＶＩＯ装置における電圧レベルの補正とし
ては二次補正演算式で行っていて、補正データＨとして
は、三種類の補正パラメータＡ、Ｂ、Ｃを使用する。こ
の補正演算式は、Ｙ＝Ａｘ²＋Ｂｘ＋Ｃである。ここ
で、ｘは理論設定データであり、ＡとＢはゲイン補正係
数であり、Ｃはオフセット補正係数である。よってこの
補正演算では、１つの設定データメモリと、３つの補正
メモリが必要になる。

【０００６】図４に、前記二次補正演算式に対応したデ
ータ補正回路例を示し、これについて以下に説明する。
データ補正回路２００の回路構成は、設定値データメモ
リ６０と、第１ゲイン補正メモリ６２と、第２ゲイン補
正メモリ６４と、オフセット補正メモリ６６と、カウン
タ７０と、パイプラインＦＦ７２、７４、７６と、第１
乗算器８２と、第１加算器８４と、第２乗算器８６と、
第２加算器８８とで成る。

【０００７】本回路は、カウンタ７０の動作形態により
一括設定動作と単一設定動作の２つの動作がある。第１
は、全ＤＡコンバータを一括高速に補正演算出力して設
定する場合であり、この場合、カウンタ７０は、初期値
から最終値迄順次＋１しながら動作する。第２は、単一
のＤＡコンバータへの補正演算出力して設定する場合で
あり、この場合カウンタ７０は、レジスタとして機能
し、１回の動作で終了する。

【０００８】以下には一括設定動作の場合で説明する。
本回路は、パイプライン演算処理構成になっている。カ
ウンタ７０の出力アドレス信号７０adrは、各メモリへ
のアドレス信号であると共に複数ＤＡコンバータを指定
するアドレス情報としても使用される。このカウンタ７
０はクロックＣＬＫ毎に順次＋１カウントしてアドレス
信号を発生する。このアドレス信号７０adr出力は設定
値データメモリ６０と第１ゲイン補正メモリ６２とパイ
プラインＦＦ７２に供給する。

【０００９】設定値データメモリ６０は、このアドレス
の理論の設定データ”ｘ”を第１乗算器８２とパイプラ
インＦＦ７６に供給する。第１乗算器８２では、この理
論設定データ”ｘ”と第１ゲイン補正メモリ６２からの
ゲイン補正データ”Ａ”を乗算したデータ”Ａｘ”を第
１加算器８４に供給する。第１加算器８４では、前記”
Ａｘ”を受け、パイプライン後のアドレス値でアクセス
された第２ゲイン補正メモリ６４からのゲイン補正係
数”Ｂ”とを加算したデータ”Ａｘ＋Ｂ”を第２乗算器
８６に供給する。

【００１０】第２乗算器８６では、このデータ”Ａｘ＋
Ｂ”を受け、パイプライン後の設定データ”ｘ”を受け
て、両者を乗算したデータ”Ａｘ²＋Ｂｘ”を第２加算
器８８に供給する。第２加算器８８では、このデータ”
Ａｘ²＋Ｂｘ”を受け、２段パイプライン後のアドレス
内容でアクセスされたオフセットデータ”Ｃ”を加算し
た結果の被補正設定データ２３０即ち”Ｙ＝Ａｘ²＋Ｂ
ｘ＋Ｃ”を外部のＤＡコンバータ９０へ供給している。
上記説明のようにして、パイプライン演算を順次実施し
て連続的に全ＤＡコンバータ９０へ補正処理された被補
正設定データ２３０を生成出力している。

【００１１】

【発明が解決しようとする課題】上記説明のように、デ
ータ補正回路２００内には、設定値データメモリ６０と
３つの補正データ格納用メモリを使用している。ここ
で、これら補正メモリの容量としては１０Ｋワード程度
であり比較的小容量のメモリである。また、図には示し
ていないが外部ＣＰＵから任意にこれらメモリ内容を読
み書きする切り替え回路も個々に設けられている。これ
らの為、この回路を集積してＬＳＩ化しようとした場合
外部に各々メモリと接続信号端子を設ける必要があり、
これら複数個の補正メモリを設けるのは基板スペース的
にもコスト的にも好ましく無い。

【００１２】そこで、本発明が解決しようとする課題
は、複数多数チャンネル有するアナログ設定対象回路の
ばらつきを補正して所定の精度を確保する補正演算装置
において、使用メモリを共通化してメモリ使用個数を低
減して安価な回路を実現することを目的とする。

【課題を解決するための手段】上記課題を解決するため
に、本発明の構成では、各チャンネル個別の理論設定デ
ータｘを格納する第１補正メモリ６０を設け、補正デー
タＨを配列格納する第２補正メモリ６１を設け、第１補
正メモリ６０からの理論設定データｘと、第２補正メモ
リ６１からの補正データ（Ｈ）を順次読みだして、所定
の補正演算回路で補正演算して、設定対象回路へ被補正
設定データ２３０を出力する構成手段にする。これによ
り、リニアリティやオフセット個々の特性ばらつきを有
する複数チャンネルアナログ設定対象回路（例えばＤＡ
コンバータ９０やＤＡコンバータ９０を含む周辺回路）
を有して、各チャンネル個々の理論設定データｘを受け
て、これに設定対象回路個々の特性ばらつきを補正する
少なくとも二種類の補正パラメータである補正データＨ
（例えばゲイン補正データ”Ａ”、”Ｂ”と、オフセッ
ト補正データ”Ｃ”）で所定の補正演算（例えば二次補
正演算式）した被補正設定データ２３０を出力する装置
において、２個のメモリで実現でき、使用するメモリ使
用個数の低減を実現する。

【００１３】また、各チャンネル個別の理論設定データ
ｘと、補正データＨを一つのメモリに配列格納する補正
メモリ６０を設け、補正メモリ６０からの理論設定デー
タｘ及び補正データＨを順次読みだして、所定の補正演
算回路で補正演算して、設定対象回路へ被補正設定デー
タ２３０を出力する構成手段では、１個のメモリで実現
できる。

【００１４】より具体的には、ＶＩＯ装置において、各
チャンネル個別の理論設定データｘを格納する第１補正
メモリ６０を設け、三種類の補正パラメータＡ、Ｂ、Ｃ
の補正データＨを配列格納する第２補正メモリ６１を設
け、第１補正メモリ６０からの理論設定データｘと、第
２補正メモリ６１からの補正データＨを順次読みだし
て、所定の補正演算回路で補正演算して、設定対象回路
へ被補正設定データ２３０を出力する構成手段がある。
これにより、リニアリティやオフセット個々の特性ばら
つきを有する複数チャンネルＤＡコンバータ９０有し
て、各チャンネル個々の理論設定データｘを受けて、こ
れを補正する三種類の補正パラメータである補正データ
Ｈ（例えばゲイン補正データ”Ａ”、”Ｂ”と、オフセ
ット補正データ”Ｃ”）で所定の二次補正演算式Ａｘ２
＋Ｂｘ＋Ｃの補正演算を実施した被補正設定データ２３
０をＤＡコンバータ９０に出力するＶＩＯ装置におい
て、２個のメモリで実現でき、使用するメモリ使用個数
の低減を実現できる。

【００１５】又、より具体的には、ＶＩＯ装置におい
て、各チャンネル個別の理論設定データｘと三種類の補
正パラメータＡ、Ｂ、Ｃの補正データＨとを一個のメモ
リに配列格納する補正メモリ６０を設け、補正メモリ６
０からの理論設定データｘと補正データＨを順次読みだ
して、所定の二次補正演算回路で補正演算して、ＤＡコ
ンバータ９０へ被補正設定データ２３０を出力する構成
手段があり、この場合は一個のメモリで実現できる。

【００１６】

【発明の実施の形態】以下に本発明の実施の形態を実施
例と共に詳細に説明する。

【００１７】

【実施例】

（実施例１）本実施例１では、従来のクロックＣＬＫに
対して４倍のクロックを使用する。この為、回路全体は
４倍の速度で動作可能なメモリ素子演算素子を使用する
回路部分がある。そして、３つの補正データＡ、Ｂ、Ｃ
を一個のメモリに配列格納し、時分割で順次読みだして
補正演算実施する手段としている。本発明の一実施例に
ついて図１、図２、図３を示して、３つの補正メモリを
１個のメモリに置き換えたデータ補正回路２００の場合
で以下に説明する。

【００１８】図１に示すように、本発明のデータ補正回
路２００の構成は、設定値データメモリ６０と、補正メ
モリ６１と、カウンタ７１と、ラッチデコーダ部２０
と、パイプラインＦＦ２２、２４、２６と、第１乗算器
８２と、第１加算器８４と、第２乗算器８６と、第２加
算器８８とで成る。ここで、設定値データメモリ６０と
第１乗算器８２と第１加算器８４と第２乗算器８６と第
２加算器８８は従来と同じものである。

【００１９】カウンタ７１は、従来のカウンタに対して
下位２ビットを追加したものであり、４倍速クロックＣ
ＬＫで動作する。このカウンタ出力の下位２ビットを使
用して時分割読みだしと演算を制御する。この為、ラッ
チデコーダ部２０にはこのアドレス信号７１adrの下位
２ビットを供給し、設定値データメモリ６０には下位２
ビットを除いたアドレス信号７１adrを供給し、補正メ
モリ６１には全アドレス信号７１adrを供給する。

【００２０】補正メモリ６１は、図３のメモリマップに
示すように、４ワードを単位とした順に各ＤＡコンバー
タのゲイン補正係数”Ａ”とゲイン補正係数”Ｂ”と、
オフセット補正係数”Ｃ”の補正データＨが配列格納さ
れている。そして４倍速のアドレス信号を受けて、３つ
の補正係数を順次読みだす。他方、設定値データメモリ
６０では、従来と同じ速度で読みだしが行われる。

【００２１】図１のラッチデコーダ部２０は、下位２ビ
ットのアドレス信号７１adrと、４倍速のクロック信号
を受けて、各演算レジスタのラッチクロックを生成し供
給する。即ち、図２のタイミング図に示すように演算が
推移していく。４倍速クロックの最初のクロックＣＬＫ
３０は第２加算器８８とパイプラインＦＦ２６に供給
し、ＣＬＫ３１は第１乗算器８２に供給し、ＣＬＫ３２
はパイプラインＦＦ２２に供給し、ＣＬＫ３３はパイプ
ラインＦＦ２４と第２乗算器８６に供給する。

【００２２】これによって、第１乗算器８２では、設定
値データメモリ６０からの理論設定データ”ｘ”と補正
メモリ６１からのゲイン補正係数”Ａ”を受けて、図２
に示すように、ＣＬＫ３１により、両者を乗算した”Ａ
ｘ”をラッチ出力する。また、パイプラインＦＦ２２
は、補正メモリ６１からのゲイン補正データ”Ｂ”を受
けて、図２に示すように、ＣＬＫ３２により、次段へ”
Ｂ’”をラッチ出力する。同様に、パイプラインＦＦ２
４は、補正メモリ６１からのゲイン補正データ”Ｃ”を
受けて、ＣＬＫ３３により、次段へ”Ｃ’”をラッチ出
力する。パイプラインＦＦ２６は、カウンタ７１の下位
２ビットを除いたアドレス信号７１adrを受けて、複数
ＤＡコンバータへ出力する被補正設定データ２３０に対
応したアドレス情報として、この出力データのタイミン
グに同期してラッチ供給する。

【００２３】第２乗算器８６では、第１加算器８４で、
前記説明の”Ａｘ”と”Ｂ’”を加算したデータ”Ａｘ
＋Ｂ’”を受け、設定値データメモリ６０からの理論設
定データ”ｘ”を受けて、両者を乗算したデータ”Ａｘ
²＋Ｂ’ｘ”をラッチして第２加算器８８に供給する。
そして第２加算器８８では、このデータと、パイプライ
ンＦＦ２４からのオフセットデータ”Ｃ’”を加算した
被補正設定データ２３０即ち”Ｙ＝Ａｘ²＋Ｂ’ｘ＋
Ｃ’”をラッチ出力する。

【００２４】上記説明のように、４倍速のクロックと、
ゲイン補正係数”Ａ”、”Ｂ”と、オフセット補正係
数”Ｃ”とを配列格納した１つの補正メモリ６１を使用
して、従来と同様のＤＡコンバータへの補正設定デー
タ”Ｙ＝Ａｘ²＋Ｂｘ＋Ｃ”を演算出力できる。

【００２５】（実施例２）本実施例２では、従来のクロ
ックＣＬＫに対して４倍のクロックを使用し、実施例１
において、設定値データメモリ６０と補正メモリ６１の
２個のメモリを使用したものを１つのメモリに格納し、
これを時分割で順次読みだして補正演算実施する手段と
した場合である。

【００２６】本発明の例について図６、図７を示して以
下に説明する。図６に示すように、本発明のデータ補正
回路２００の構成は、実施例１の構成に対して、補正メ
モリ６１を削除し、パイプラインＦＦ２７、２８を追加
し、ラッチデコーダ部２０の接続を替えた構成で成る。

【００２７】設定値データメモリ６０は、図７のメモリ
マップに示すように、４ワードを単位とした順に各ＤＡ
コンバータの、理論設定データ”ｘ”と、ゲイン補正係
数”Ａ”と、ゲイン補正係数”Ｂ”と、オフセット補正
係数”Ｃ”とを配列格納しておく。これによりカウンタ
７１からの全アドレス信号７１adrを受けて、４倍速で
４つの各データを順次読みだして使用に供する。

【００２８】設定値データメモリ６０配列の最初の理論
設定データ”ｘ”は、ラッチデコーダ部２０からのＣＬ
Ｋ３１により、パイプラインＦＦ２８でラッチすること
で、第１乗算器８２と第２乗算器８６に供給して実施例
１と同様使用に供される。設定値データメモリ６０配列
の次の設定データ”Ａ”は、そのまま第１乗算器８２に
供給されて”Ａｘ”乗算されてＣＬＫ３２により、ラッ
チして実施例１同様に次段の第１加算器８４に供給され
る。設定値データメモリ６０配列の次の設定データ”
Ｂ”は、ラッチデコーダ部２０からのＣＬＫ３３によ
り、実施例１と同様にパイプラインＦＦ２２でラッチし
て使用に供される。また、設定値データメモリ６０配列
の次の設定データ”Ｃ”も同様に、ラッチデコーダ部２
０からのＣＬＫ３０により、実施例１と同様にパイプラ
インＦＦ２４でラッチして使用に供される。

【００２９】第２乗算器８６は、ＣＬＫ３０により、実
施例１同様の”Ａｘ²＋Ｂ’ｘ”乗算したデータをラッ
チ出力する。そして第２加算器８８では、ＣＬＫ３１に
より”Ｃ”を加算して、実施例１同様の被補正設定デー
タ２３０即ち”Ｙ＝Ａｘ²＋Ｂ’ｘ＋Ｃ’”をラッチ出
力する。

【００３０】パイプラインＦＦ２７は、パイプラインＦ
Ｆ２６と共に使用することで、カウンタ７１の下位２ビ
ットを除いたアドレス信号７１adrを、複数ＤＡコンバ
ータへ出力する被補正設定データ２３０出力タイミング
に同期したアドレス情報をラッチ出力する。

【００３１】上記説明のように、４倍速のクロックを使
用して、１つのメモリ内に理論設定データ”ｘ”と、ゲ
イン補正係数”Ａ”、”Ｂ”と、オフセット補正係数”
Ｃ”とを配列格納して使用することで、実施例１同様の
ＤＡコンバータへの被補正設定データ２３０を演算出力
できることとなる。

【００３２】（応用例）上記実施例１、２の説明では、
二次補正演算式である”Ｙ＝Ａｘ²＋Ｂｘ＋Ｃ”による
補正演算の一例で説明していたが、他の補正演算式の場
合でも良く、複数補正パラメータを共通のメモリに配列
格納することで、上記実施例の手法により実施可能であ
る。無論、上記実施例１、２において、補正演算式の演
算順序を入れ替えた補正演算手順でも良く、これに対応
した回路及びメモリマップとすることで実施可能であ
る。

【００３３】また、上記実施例では、ＶＩＯ装置におけ
るＤＡコンバータへの設定データを二次補正演算式で補
正する一例で説明していたが、他の装置でも補正手段が
必要とされる装置にも同様に適用できる。

【００３４】また上記実施例１、２の説明では、補正演
算全てを回路で実現した例で説明していたが、所望によ
り、これら演算回路（乗算手段、加算手段）の替わりに
高速のＤＳＰ（Digital Signal Processor）に置き換え
て実施する手段としても良い。

【００３５】

【発明の効果】本発明は、以上説明したように構成され
ているので、下記に記載されるような効果を奏する。実
施例１の構成のように、従来のクロックの４倍のクロッ
クを使用し、３つの補正データＡ、Ｂ、Ｃを１個の補正
メモリ６１に配列格納し、時分割で順次読みだして補正
演算することで、従来３個を使用していたものが１個の
メモリで済む効果が得られる。

【００３６】実施例２の構成では、従来のクロックの４
倍のクロックを使用し、設定値データ”ｘ”と３つの補
正データＡ、Ｂ、Ｃを１個のメモリ６０に配列格納し、
時分割で順次読みだして補正演算することで、従来４個
を使用していたものが１個のメモリで済む効果が得られ
る。

【００３７】このように、使用メモリを共通化してメモ
リ使用個数を低減でき、一層安価に回路を実現できる。
特にメモリ素子を除く周辺回路をＬＳＩ化した時には、
複数メモリ使用時の接続ピン数を大幅に低減できる利点
も得られる。

【図面の簡単な説明】

【図１】本発明の実施例１の、ＶＩＯ装置のデータ補正
回路２００の構成図である。

【図２】本発明の実施例１の、パイプライン演算のタイ
ミング図である。

【図３】本発明の実施例１の、メモリマップ図である。

【図４】従来の、ＶＩＯ装置のデータ補正回路２００の
構成図の一例である。

【図５】従来の、半導体試験装置のＶＩＯ装置の要部構
成図例である。

【図６】本発明の実施例２の、ＶＩＯ装置のデータ補正
回路２００の構成図である。

【図７】本発明の実施例２の、メモリマップ図である。

【符号の説明】

２０ラッチデコーダ部２２、７２、７４、７６、２４、２６、２７、２８パ
イプラインＦＦ３０、３１、３２、３３ＣＬＫ６０メモリ６１補正メモリ６２第１ゲイン補正メモリ６４第２ゲイン補正メモリ６６オフセット補正メモリ７０、７１カウンタ７０adr、７１adr アドレス信号８２第１乗算器８４第１加算器８６第２乗算器８８第２加算器９０ＤＡコンバータ１００テストヘッド側１１０ドライバ回路１２０コンパレータ回路２００データ補正回路２３０被補正設定データ３００本体側

Claims

(57)【特許請求の範囲】

【請求項１】リニアリティ（直線性）やオフセット
（offset）個々の特性ばらつきを有する複数チャンネル
アナログ設定対象回路を有して、各チャンネル個々の理
論設定データ（ｘ）を受けて、これを補正する少なくと
も二種類の補正パラメータである補正データ（Ｈ）で所
定の補正演算した被補正設定データを出力する装置にお
いて、各チャンネル個別の該理論設定データ（ｘ）を格納する
第１補正メモリを設け、補正データ（Ｈ）を配列格納する第２補正メモリを設
け、該第１補正メモリからの該理論設定データ（ｘ）と、該
第２補正メモリからの補正データ（Ｈ）を順次読みだし
て、所定の補正演算回路で補正演算して、該設定対象回
路へ該被補正設定データを出力することを特徴とした半
導体試験装置。
【請求項２】リニアリティやオフセット個々の特性ば
らつきを有する複数チャンネルアナログ設定対象回路
に、各チャンネル個々の理論設定データ（ｘ）を受けて、こ
れを補正する補正パラメータである補正データ（Ｈ）で
所定の補正演算した被補正設定データを出力する装置に
おいて、各チャンネル個別の該理論設定データ（ｘ）と、補正デ
ータ（Ｈ）とを一つのメモリに配列格納する補正メモリ
を設け、該補正メモリからの該理論設定データ（ｘ）及び補正デ
ータ（Ｈ）を順次読みだして、所定の補正演算回路で補
正演算して、該被補正設定データを出力することを特徴
とした半導体試験装置。
【請求項３】リニアリティやオフセット個々の特性ば
らつきを有する複数チャンネルＤＡコンバータ（９０）
有して、各チャンネル個々の理論設定データ（ｘ）を受
けて、これを補正する三種類の補正パラメータである補
正データ（Ｈ）で所定の二次補正演算式（Ａｘ２＋Ｂｘ
＋Ｃ）の補正演算を実施した被補正設定データ（２３
０）を該ＤＡコンバータ（９０）に出力するＶＩＯ装置
において、各チャンネル個別の該理論設定データ（ｘ）を格納する
第１補正メモリを設け、三種類の補正パラメータ（Ａ、Ｂ、Ｃ）の補正データ
（Ｈ）を配列格納する第２補正メモリ（６１）を設け、該第１補正メモリからの該理論設定データ（ｘ）と、該
第２補正メモリからの補正データ（Ｈ）を順次読みだし
て、所定の補正演算回路で補正演算して、該設定対象回
路へ該被補正設定データ（２３０）を出力することを特
徴とした半導体試験装置。
【請求項４】リニアリティやオフセット個々の特性ば
らつきを有する複数チャンネルＤＡコンバータ（９０）
有して、各チャンネル個々の理論設定データ（ｘ）を受
けて、これを補正する三種類の補正パラメータである補
正データ（Ｈ）で所定の二次補正演算式（Ａｘ２＋Ｂｘ
＋Ｃ）の補正演算を実施した被補正設定データ（２３
０）を該ＤＡコンバータ（９０）に出力するＶＩＯ装置
において、各チャンネル個別の該理論設定データ（ｘ）と三種類の
補正パラメータ（Ａ、Ｂ、Ｃ）の補正データ（Ｈ）とを
一個のメモリに配列格納する補正メモリ（６０）を設
け、該補正メモリ（６０）からの該理論設定データ（ｘ）と
補正データ（Ｈ）を順次読みだして、所定の二次補正演
算回路で補正演算して、該ＤＡコンバータ（９０）へ該
被補正設定データ（２３０）を出力することを特徴とし
た半導体試験装置。